CN110244093B - 低电压检测电路与包括该低电压检测电路的存储器装置 - Google Patents

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Abstract

低电压检测电路与包括该低电压检测电路的存储器装置。在具有改进的检测性能的低电压检测电路中，低电压检测电路包括：比较电压发生器，其用于通过对电源电压进行分压而生成第一比较电压和第二比较电压，第二比较电压的电平高于第一比较电压的电平；第一比较器，其用于通过比较第一比较电压和参考电压而输出低电压检测使能信号；第二比较器，其用于在低电压检测使能信号正在被输入的同时通过比较第二比较电压和参考电压而输出检测信号；检测信号保持器，其用于根据检测信号而向输出端子提供低电压检测信号；以及输出信号放电器，其用于根据低电压检测使能信号来对低电压检测信号进行放电。

Description

低电压检测电路与包括该低电压检测电路的存储器装置
技术领域
本公开的各个实施方式总体上涉及一种电子装置。具体地，这些实施方式涉及低电压检测电路和包括该低电压检测电路的存储器装置。
背景技术
存储装置在例如计算机、智能电话或平板PC之类的主机装置的控制下存储数据。存储装置可以包括用于存储数据的存储器装置和用于控制存储器装置的存储器控制器。存储器装置可以是易失性存储器装置或非易失性存储器装置。
在易失性存储器装置中，当电源中断供电时，存储的数据不会保留。易失性存储器的示例为静态随机存储器(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)等。
在非易失性存储器装置中，即使当电源中断供电时，存储的数据也会得到保留。非易失性存储器的示例为只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存存储器、相变RAM(PRAM)、磁RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)等。非易失性存储器装置可以包括用于感测由外部电源输入的电源电压的压降的低电压检测电路。
发明内容
实施方式提供一种具有更加精确的检测性能的低电压检测电路以及包括该低电压检测电路的存储器装置。
根据本公开的一个方面，提供一种低电压检测电路，其包括：比较电压发生器，其被配置为通过对电源电压进行分压而生成第一比较电压和第二比较电压，第二比较电压的电平高于所述第一比较电压的电平；第一比较器，其被配置为通过比较第一比较电压和参考电压而输出低电压检测使能信号；第二比较器，其被配置为在低电压检测使能信号正在被输入的同时，通过比较第二比较电压和参考电压而输出检测信号；检测信号保持器，其被配置为根据检测信号来向输出端子提供低电压检测信号；以及输出信号放电器，其被配置为根据低电压检测使能信号来对低电压检测信号进行放电。
根据本公开的另一方面，提供了一种存储器装置，其包括：存储器单元阵列，其包括多个存储器单元；电压发生器，其被配置为生成要供应至所述多个存储器单元的操作电压；以及控制逻辑，其被配置为将操作电压提供至所述多个存储器单元，或者将所提供的操作电压放电，其中，所述电压发生器还包括低电压检测电路，所述低电压检测电路被配置为当从外部输入的电源电压对应于低电压状态时，将低电压检测信号输出至控制逻辑，其中，所述低电压检测电路包括：比较电压发生器，其被配置为通过对电源电压进行分压而生成第一比较电压和第二比较电压，所述第二比较电压的电平高于所述第一比较电压的电平；第一比较器，其被配置为通过比较第一比较电压和参考电压而输出低电压检测使能信号；第二比较器，其被配置为在低电压检测使能信号正在输入的情况下，通过比较第二比较电压和参考电压而输出检测信号；检测信号保持器，其被配置为根据检测信号而将低电压检测信号提供至输出端子；以及输出信号放电器，其被配置为根据低电压检测使能信号来对低电压检测信号进行放电。
根据本公开的又一方面，提供了一种存储器装置，其包括：存储器单元阵列；低电压检测器，其被配置为在第一比较电压低于参考电压的同时，当第二比较电压变为低于参考电压时或者当第二比较电压随后变为高于参考电压时，生成检测信号；以及控制逻辑，其被配置为根据检测信号对到存储器单元阵列的操作电压进行放电，其中，第一比较电压和第二比较电压是从电源电压分压得到的，并且其中，第一比较电压低于第二比较电压。
附图说明
现在将参考附图而更加全面地对各个实施方式进行描述；然而，实施方式中的元件和特征可以通过与所例示和描述的方式不同的方式而进行配置或布置。因此，本发明并不限于本文所阐述的实施方式。相反，提供这些实施方式是为了使本公开是透彻和完整的，并且将实施方式的范围完全传达给本领域技术人员。
在附图中，可能为了例示的清楚而对尺寸进行夸大。应当理解，当元件被称作处于两个元件“之间”时，该元件可以是这两个元件之间的唯一元件，或者，也可以存在一个或更多个中间元件。相似的附图标记通篇指代相似的元件。
图1是例示根据本公开的实施方式的存储装置的示图。
图2是常规低电压检测电路的电路图。
图3是例示图2的低电压检测电路的操作的波形图。
图4是例示根据本公开的实施方式的低电压检测电路的电路图。
图5是例示图4的低电压检测电路的操作的波形图。
图6是例示根据本公开的另一实施方式的低电压检测电路的电路图。
图7是例示图1的存储器装置的结构的示图。
图8是例示图7的存储器单元阵列的实施方式的示图。
图9是例示图8的存储块当中的任意一个存储块的电路图。
图10是例示图8的存储块当中的一个存储块的另一实施方式的电路图。
图11是例示包括图7的存储器装置的存储器***的框图。
图12是例示图11的存储器***的示例性应用的框图。
图13是例示包括参考图12所描述的存储器***的计算***的框图。
具体实施方式
本文中的具体结构性和功能性的描述仅出于对本公开的实施方式进行描述的目的。可以通过其它各种方式来实现实施方式，并且因此，本发明并不限于本文阐述的实施方式。
可以通过各种方式对于所公开的实施方式的元件和特征的各个方面进行修改。因此，本公开的实施方式不应被理解为限于指定的公开内容，而是应包括不脱离本公开的精神和技术范围的所有的改变、等同物或替换物。
虽然可使用诸如“第一”和“第二”之类的术语来区分各个组件，但是这些组件并不受到上述术语的限制。上述术语仅用于区分一个组件和另一个组件(否则它们将具有相同或相似的名称)。例如，第一组件可以被称作第二组件，而不会脱离本公开的范围，并且类似的，第二组件也可以被称作第一组件。
应当理解，当元件被称作“连接”或者“联接”至另一元件时，该元件可以直接地连接或者联接至另一元件，或者也可以存在中间元件。相比而言，当元件被称作“直接地连接”或“直接地联接”至另一元件时，不存在中间元件。诸如“之间”、“紧接着位于……之间”或者“相邻”和“直接相邻”之类的描述组件之间的关系的其它表述应被类似地进行解释。
本申请所使用的术语仅用于描述特定的实施方式，而不旨在限制本公开。本公开中的单数形式旨在包括复数形式，反之亦然，除非上下文另外有清楚的指示。还应当理解，诸如“包括”或“具有”等的术语旨在指示存在所述及的特征、数量、操作、动作、组件、部件或其组合，但是并不旨在排除一个或更多个其它特征、数量、操作、动作、组件、部件或其组合的存在或添加。
除非进行了不同的限定，否则本文所使用的所有术语(包括技术术语或科学术语)具有本公开所属技术领域的技术人员所通常理解的含义。普通的字典定义的术语应该与相关技术的背景相一致来进行理解。除非在本申请中进行了清楚的限定，否则不应以理想的或者过分正式的方式来理解或解释术语。
省略了对于本公开所属技术领域而言是公知的、并且不直接涉及本公开的技术的描述，从而避免不必要地使本发明的方面和特征变得模糊。
将参考附图来详细地描述本公开的各个实施方式，以便本领域技术人员能够容易地实现本发明。应当注意，在整个说明书中，对“一实施方式”等的引用并不必然仅涉及一个实施方式，并且对于“一实施方式”等的不同的引用也并不必然涉及同一实施方式。
图1是例示根据本公开的实施方式的存储装置的示图。
参考图1，存储装置可以包括存储器装置100、存储器控制器200和电源管理集成电路(PMIC)300。
存储装置50可以在主机400(诸如移动电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、平板PC或车载信息娱乐***)的控制下存储数据。
存储装置50可以是根据用于与主机400进行通信的主机接口协议的各种类型的存储装置的任意一种。例如，存储装置50可以利用各种类型的存储装置中的任意一种来实现，各种类型的存储装置诸如是固态硬盘(SSD)、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、小型化多媒体卡(RS-MMC)和微型多媒体卡(micro-MMC)类型的多媒体卡，安全数字(SD)、迷你安全数字(mini-SD)和微型安全数字(micro-SD)类型的安全数字(SD)卡，通用存储总线(USB)存储装置，通用闪存存储(UFS)装置，个人计算机存储器卡国际协会(PCMCIA)卡类型的存储装置，***组件互连(PCI)卡类型的存储装置，高速PCI(PCI-E)卡类型的存储装置，紧凑型闪存(CF)卡，智能媒体卡和记忆棒。
存储装置50可以按照诸如堆叠式封装(POP)、***级封装(SIP)、片上***(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶片级制造封装(WFP)和晶片级堆叠封装(WSP)之类的各种封装类型中的任意一种进行制造。
存储器装置100可以存储数据。存储器装置100在存储器控制器200的控制下操作。存储器装置100可以包括存储器单元阵列(未显示)，所述存储器单元阵列包括多个用于存储数据的存储器单元。在实施方式中，存储器装置100可以是双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功耗双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SRAM、低功耗DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪存存储器、垂直NAND闪存存储器、NOR闪存存储器、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或自旋转移力矩随机存取存储器(STT-RAM)等。
存储器装置100被配置为从存储器控制器200接收指令和地址，并且访问存储器单元阵列中由地址所选择的区域。也就是说，存储器装置100可以对由地址所选择的区域执行对应于指令的操作。例如，存储器装置100可以执行编程操作、读取操作和擦除操作。在编程操作中，存储器装置100可以将数据编程到由地址所选择的区域中。在读取操作中，存储器装置100可以从由地址所选择的区域中读取数据。在擦除操作中，存储器装置100可以对由地址所选择的区域中存储的数据进行擦除。
在实施方式中，编程操作和读取操作可以以页为单位来执行，而擦除操作可以以块为单位来执行。
存储器装置100可以从PMIC 300接受电源电压VCCE。为了确保存储器装置100的可靠性，存储器装置100可以根据电源电压VCCE的电平的变化来执行各种管理操作。
例如，当由于来自PMIC 300的电源电压的供应的突然切断而导致发生突然断电(SPO)时，可能会产生故障，诸如存储器装置100中正在进行编程的数据的丢失。因此，存储器装置100可以监控电源电压VCCE的电平，从而在突然断电的情况下安全地保存数据。
当通过下降至某一电平或更低电平的电源电压VCCE而预测到突然断电时，存储器装置100可以执行将供应至与包括在存储器装置100中的存储器单元联接的字线WL和位线BL的电压放电的操作。可以将电源电压VCCE处于某一低电平或者更低电平的状态定义为低电压状态。存储器装置100还可以包括用于检测低电压状态的低电压检测电路140。
在实施方式中，低电压检测电路140可以将电源电压VCCE与预设参考电压VREF进行比较，并且当电源电压VCCE的电平低于所述参考电压VREF时输出检测信号。在另一实施方式中，低电压检测电路140不将电源电压VCCE与参考电压VREF进行比较，而是可以基于电源电压VCCE而生成与参考电压VREF进行比较的比较电压VDIV。在这种情况下，低电压检测电路140可以将比较电压VDIV与参考电压VREF进行比较，并且当比较电压VDIV低于参考电压VREF时输出低电压检测信号。
在实施方式中，存储器装置100可以包括上电复位(POR)电路，以防止当电源电压VCCE被供应时发生故障。当电源电压VCCE施加至存储器装置100并且随后达到设定或预定电平时，POR电路可以提供用于初始化构成存储器装置100的触发器、锁存器、计数器、寄存器等的复位信号。例如，在电源电压VCCE在上电过程中达到设定或预定电平时，存储器装置100输出激活的复位信号。随后，当电源电压VCCE达到正常操作电压时，复位信号被无效。存储器装置100的内部组件可以响应于激活的复位信号而复位至初始状态。在实施方式中，POR电路和低电压检测电路140是分离的电路，并且可以检测电源电压VCCE的电平。
存储器控制器200可以控制存储器装置100的总体操作。存储器控制器200可以响应于来自主机400的请求或者无关于来自主机400的请求而控制存储器装置100的操作。
例如，存储器控制器200可以响应于来自主机400的请求而控制存储器装置100来执行编程操作、读取操作或擦除操作等。在编程操作中，存储器控制器200可以将编程指令、地址和数据提供至存储器装置100。在读取操作中，存储器控制器100可以将读取指令和地址提供至存储器装置100。在擦除操作中，存储器控制器200可以将擦除指令和地址提供至存储器装置100。
在实施方式中，存储器控制器200可以无需来自主机400的请求而自主地生成编程指令、地址和数据，并且将编程指令、地址和数据传输至存储器装置100。例如，存储器控制器200可以将指令、地址和数据提供至存储器装置100来执行后台操作，后台操作诸如为用于磨损均衡的编程操作和用于垃圾收集的编程操作。
存储器控制器200可以执行用于控制存储器装置100的固件(FW)。当存储器装置100是闪存存储器装置时，存储器控制器200可以被配置为操作诸如闪存转换层(FTL)之类用于控制主机400和存储器控制器100之间的通信的固件。具体而言，存储器控制器200可以将包括于来自主机400的请求中的逻辑地址转换为要提供至存储器装置100的物理地址。
PMIC 300可以提供操作存储器装置100和存储器控制器200所需的电源电压。在实施方式中，PMIC 300提供的电压可以为3.3V和1.8V。
主机400可以利用各种通信协议中的至少一种来与存储装置50进行通信，各种通信协议诸如为通用串行总线(USB)、串行AT附件(SATA)、高速芯片间互连(HSIC)、小型计算机***接口(SCSI)、火线、***组件互连(PCI)，高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存存储(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、带寄存器的DIMM(RDIMM)和低负载DIMM(LRDIMM)。
图2是常规的低电压检测电路的电路图。
参考图2，低电压检测电路20可以包括电压输入21、比较电压发生器22以及电压比较器23。
电压输入21可以串联联接至电源电压端子T20和比较电压发生器22。电压输入21可以响应于从输入信号端子T21输入的使能信号EN而将通过电源电压端子T20输入的电源电压VCCE提供至比较电压发生器22。在实施方式中，电压输入21可以包括P型晶体管。使能信号EN可以被提供至P型晶体管的栅极。
比较电压发生器22可以串联联接在电压输入21和接地电压GND之间。比较电压发生器22可以生成通过对从电压输入21输入的电源电压VCCE进行分压而获得的比较电压VDIV。比较电压发生器22可以将生成的比较电压VDIV输出至电压比较器23。在实施方式中，比较电压发生器22可以包括多个电阻器R。比较电压发生器22可以将多个电阻器当中所选择的节点的电压作为比较电压VDIV输出。
电压比较器23可以包括运算放大器(OP AMP)。电压比较器23可以通过反相端子接收从比较电压发生器22输出的比较电压VDIV，并且通过非反相端子接收参考电压VREF。
当比较电压VDIV的电压电平低于参考电压VREF时，电压比较器23可以通过输出端子T22输出低电压检测信号LVCC DETECT。
当参考图1描述的存储装置50为诸如移动电话或平板PC之类的移动装置时，当移动装置的电池电力下降时，PMIC 300的供应性能可下降。可发生这样的情形：施加至存储器装置100的电源电压VCCE下降至低电压状态并且然后返回至原始状态。另外，还可发生这样的情形：当电源电压VCCE处于低电压状态时，输入至低电压检测电路20的参考电压VREF也下降或者为低电压。当下降的参考电压VREF低于比较电压VDIV时，由于即使电源电压VCCE处于其已经降低至低电压状态的状态中参考电压VREF仍低于比较电压VDIV，所以不再输出低电压检测信号LVCC DETECT。因此，可在存储器装置100中造成故障。
图3是例示图2的低电压检测电路20的操作的波形图。
参考图2和图3，在t0之前，电源电压VCCE的电平保持正常电平。
在t0处，电源电压VCCE的电压电平下降。电源电压VCCE的电压电平的下降可由于各种原因而发生。由于比较电压VDIV是通过对电源电压VCCE进行分压而获得的，所以比较电压VDIV可在电源电压VCCE下降时下降。然而，由于各种因素的影响，比较电压VDIV下降的时间和斜率可不同于电源电压VCCE下降的时间和斜率。
在时间t1处，比较电压VDIV的电平开始变得低于参考电压VREF，并且因此，输入的电源电压VCCE对应于低电压状态。因此，低电压检测电路20可以输出低电压检测信号LVCCDETECT。
可能出现这样的情形：当电源电压VCCE处于低电压状态时，输入至低电压检测电路20的参考电压VREF也降低。
在时间t1和t2之间，参考电压VREF的电平也下降。
当参考电压VREF的电平从时间t2开始下降至低于比较电压VDIV的电压电平时，低电压检测电路20的电压比较器23可不输出低电压检测信号LVCC DETECT。
紧接在时间t3之前以及时间t3和t4之间，参考电压VREF的电平可再次开始升高。
在时间t3处，参考电压VREF的电平开始具有高于比较电压VDIV的电压电平的电压电平，并且因此，可以再次输出低电压检测信号LVCC DETECT。
在时间t3和t4之间，比较电压VDIV的电平可再次升高。
在时间t4处，比较电压VDIV的电平开始具有高于参考电压VREF的电压电平的电压电平，并且因此输入的电源电压VCCE不再为低电压状态。因此，低电压检测信号LVCC DETECT不输出。
在时间t5处，电源电压VCCE的电平恢复至在时间t0之前的状态。
在图3中，电源电压VCCE实际上处于低电压状态的时间段为从时间t1至时间t4。在参考图2所描述的低电压检测电路20中，当下降的参考电压VREF低于比较电压VDIV时，即使电源电压VCCE已经降低至低电压状态，但由于参考电压VREF低于比较电压VDIV，所以低电压检测信号LVCC DETECT不再输出。因此，可能会发生这样的问题：尽管电源电压VCCE实际上处于低电压状态，但是不输出低电压检测信号LVCC DETECT。
图4是例示根据本公开的实施方式的低电压检测电路140的电路图。
参考图4，低电压检测电路140可以包括电压提供器141、比较电压发生器142、第一比较器143、第二比较器144、检测信号保持器145和输出信号放电器146。
电压提供器141可以串联联接至电源电压端子T1和比较电压发生器142。电压提供器141可以响应于从输入信号端子T2输入的操作使能信号ENABLE_N而将通过电源电压端子T1输入的电源电压VCCE提供至比较电压发生器142。在实施方式中，电压提供器141可以包括第一P型晶体管P1。操作使能信号ENABLE_N可以提供至第一P型晶体管P1的栅极。
比较电压发生器142可以串联联接在电压提供器141和接地电压GND之间。比较电压发生器142可以通过对从电压提供器141输入的电源电压VCCE进行分压而生成第一比较电压VDIV_ENABLE和第二比较电压VDIV。比较电压发生器142可以将生成的第一比较电压VDIV_ENABLE提供至第一比较器143，并且将生成的第二比较电压VDIV提供至第二比较器144。在实施方式中，第一比较电压VDIV_ENABLE的电平可以低于第二比较电压VDIV的电平。
在实施方式中，比较电压发生器142可以包括多个电阻器R。比较电压发生器142可以将电源电压VCCE作为第一比较电压VDIV_ENABLE或第二比较电压VDIV输出。
第一比较器143可以包括运算放大器(OP AMP)。第一比较器143可以通过反相端子接收从比较电压发生器142输出的第一比较电压VDIV_ENABLE，并且通过非反相端子接收参考电压VREF。
第一比较器143可以比较第一比较电压VDIV_ENABLE和参考电压VREF的电平。第一比较器143可以将通过比较第一比较电压VDIV_ENABLE和参考电压VREF的电平而获得的结果输出至第一节点Node1。具体而言，当第一比较电压VDIV_ENABLE的电平低于参考电压VREF的电平时，第一比较器143可以输出低电压检测使能信号LVCC_DETECT_ENABLE。当第一比较电压VDIV_ENABLE的电平高于或等于参考电压VREF的电平时，第一比较器143可以不输出低电压检测使能信号LVCC_DETECT_ENABLE。
在实施方式中，当第一比较电压VDIV_ENABLE的电平低于参考电压VREF的电平时，第一比较器143可以输出具有逻辑高电平的低电压检测使能信号LVCC_DETECT_ENABLE。另选地，当第一比较电压VDIV_ENABLE的电平高于或等于参考电压VREF的电平时，第一比较器143可以输出具有逻辑低电平的低电压检测使能信号LVCC_DETECT_ENABLE。
第二比较器144可以包括运算放大器(OP AMP)。第二比较器144可以通过反相端子接收从比较电压发生器142输出的第二比较电压VDIV，并且通过非反相端子接收参考电压VREF。第二比较器144可以比较第二比较电压VDIV和参考电压VREF。当第二比较电压VDIV低于参考电压VREF时，第二比较器144可以将检测信号DETECT输出至第二节点Node2。
在实施方式中，第二比较器144可以响应于作为使能信号从第一比较器143输出的低电压检测使能信号LVCC_DETECT_ENABLE而操作。例如，第二比较器144可以仅在从第一比较器143输出的低电压检测使能信号LVCC_DETECT_ENABLE正在被输入的同时输出通过比较第二比较电压VDIV和参考电压VREF而获得的结果。
具体而言，在从第一比较器143输出的低电压检测使能信号LVCC_DETECT_ENABLE正在被输入的同时，第二比较器144可以在第二比较电压VDIV低于参考电压VREF时输出检测信号DETECT，并且在第二比较电压VDIV高于或等于参考电压VREF时可以不输出检测信号DETECT。在实施方式中，当低电压检测使能信号LVCC_DETECT_ENABLE不被输入时，第二比较器144可以不输出任何信号。
检测信号保持器145可以联接在第二节点Node2和输出端子T3之间。检测信号保持器145可以响应于第二节点Node2的检测信号DETECT而将低电压检测信号LVCC DETECT输出至输出端子T3。检测信号保持器145可以保持输出至输出端子T3的低电压检测信号LVCCDETECT。具体而言，检测信号保持器145可以包括第一N型晶体管N1、第一反相器IV1和第二反相器IV2。第一N型晶体管N1可以联接在第二节点Node2和第三节点Node3之间。第一N型晶体管N1的栅极联接至第二节点Node2。第一N型晶体管N1的源极联接至接地电压GND。第一N型晶体管N1的漏极可联接至第三节点Node3。第一反相器IV1和第二反相器IV2可以并联联接以构成一个锁存器。锁存器的一端可以联接至第三节点Node3，而锁存器的另一端可以联接至输出端子T3。
第三节点Node3可以具有逻辑高电平的电压作为初始值。当第二比较器144将检测信号DETECT输出至第二节点Node2时，第一N型晶体管接通，并且第三节点Node3可以被放电。低电压检测信号LVCC DETECT可以通过第一反相器IV1和第二反相器IV2而输出至输出端子T3。即便当第二比较器144不再输出检测信号DETECT，第三节点Node3仍然通过第一反相器IV1和第二反相器IV2而保持为具有逻辑低电平的电压，并且输出端子T3的低电压检测信号LVCC DETECT可以得到保持。
输出信号放电器146可以将输出至输出端子T3的低电压检测信号LVCC DETECT放电。输出信号放电器146可以联接在第一节点Node1和输出端子T3之间。输出信号放电器146可以接收由第一比较器143输出至第一节点Node1的低电压检测使能信号LVCC_DETECT_ENABLE。输出信号放电器146可以响应于低电压检测使能信号LVCC_DETECT_ENABLE而对输出节点T3进行放电。
输出信号放电器146可以包括第三反相器IV3和第二N型晶体管N2。第三反相器IV3的一端可以联接至第一节点Node1，而第三反相器IV3的另一端可以联接至第四节点Node4。第二N型晶体管N2的栅极可以联接至第四节点Node4。第二N型晶体管N2的源极可以联接至接地电压GND。第二N型晶体管N2的漏极可以联接至输出端子T3。
当第一比较电压VDIV_ENABLE低于参考电压VREF时，第一比较器143可以将低电压检测使能信号LVCC_DETECT_ENABLE输出至第一节点Node1。
第三反相器IV3将低电压检测使能信号LVCC_DETECT_ENABLE反相，并且将经反相的低电压检测使能信号LVCC_DETECT_ENABLE传送至第四节点Node4。当低电压检测使能信号LVCC_DETECT_ENABLE处于逻辑高电平时，第四节点Node4可以处于逻辑低电平。相反，当低电压检测使能信号LVCC_DETECT_ENABLE处于逻辑低电平时，第四节点Node4可以处于逻辑高电平。第二N型晶体管N2可以在第四节点Node处于逻辑高电平时接通，并且在第四节点Node4处于逻辑低电平时关断。因此，当低电压检测使能信号LVCC_DETECT_ENABLE处于逻辑低电平时，输出信号放电器146可以对输出至输出端子T3的低电压检测信号LVCC DETECT进行放电。
图5为例示图4的低电压检测电路140的操作的波形图。
参考图4和图5，在时间T0之前，电源电压VCCE的电平保持正常电平。
电源电压VCCE的电压电平从时间T0开始下降。电源电压VCCE的电压电平的下降可能由于各种原因而发生。由于第一比较电压VDIV_ENABLE为通过对电源电压VCCE进行分压而获得的电压，所以当电源电压VCCE下降时，第一比较电压VDIV_ENABLE也会下降。然而，第一比较电压VDIV_ENABLE和第二比较电压VDIV下降的时间和斜率可由于各种因素而不同于电源电压VCCE下降的时间和斜率。
在时间T1处，第二比较电压VDIV的电平高于参考电压VREF，但是第一比较电压VDIV_ENABLE开始变得低于参考电压VREF。因此，可以输出低电压检测使能信号LVCC_DETECT_ENABLE。
在时间T2处，第一比较电压VDIV_ENABLE可处于仍然低于参考电压VREF的状态，并且第二比较电压VDIV也可开始变得低于参考电压VREF。因此，第二比较器144可以输出检测信号DETECT，并且输出端子T3可以输出低电压检测信号LVCC DETECT。可出现这样的情形：当电源电压VCCE处于低电压状态时，输入至低电压检测电路140的参考电压VREF也可下降。
在时间点T2和T3之间，参考电压VREF的电平也下降。
当参考电压VREF的电平从时间T3开始下降至低于第二比较电压VDIV时，低电压检测电路140的第二比较器144可不输出检测信号DETECT。然而，电压比较器23可不输出低电压检测信号LVCC DETECT。然而，低电压检测信号LVCC DETECT可以由于包括在检测信号保持器145中的锁存器而得到保持。
参考电压VREF的电平可在时间点T3和T4之间再次开始升高。
在时间T4处，参考电压VREF的电压电平开始变得高于第二比较电压VDIV的电压电平，并且因此可以再次输出低电压检测信号LVCC DETECT。
在时间点T4和T5之间，第一比较电压VDIV_ENABLE和第二比较电压VDIV可再次开始升高。
在时间T5处，第二比较电压VDIV的电平开始变得高于参考电压VREF的电平，并且因此输入的电源电压VCCE不再处于低电压状态。第二比较器144可以不输出检测信号DETECT。
在时间T6处，第一比较电压VDIV_ENABLE开始具有高于参考电压VREF的电平的电平。因此，第一比较器143不输出低电压检测使能信号LVCC_DETECT_ENABLE。当低电压检测使能信号LVCC_DETECT_ENABLE改变为具有逻辑低电平时，输出信号放电器146可以对输出端子T3的低电压检测信号LVCC DETECT进行放电。
在时间T6处，电源电压VCCE的电平恢复至其在时间T0之前所具有的状态或电平。
在图5中，电源电压VCCE处于低电压状态的时间段为从时间T2至时间T5。在参考图4所描述的低电压检测电路140中，尽管下降的参考电压VREF低于第二比较电压VDIV，但输出端子的低电压检测信号LVCC DETECT在时间T3处保持为具有逻辑高电平。因此，可以避免下述问题：尽管电源电压VCCE实际上处于低电压状态，但是不输出低电压检测信号LVCCDETECT。
在参考图4和图5描述的实施方式中，将第一比较电压VDIV_ENABLE和第二比较电压VDIV中的每个与参考电压VREF进行比较。然而，本公开不限于此实施方式。
在实施方式中，可以将第一比较电压VDIV_ENABLE和第二比较电压VDIV中的每个与具有不同电平的参考电压VREF进行比较。例如，参考图4所描述的第一比较器143可以比较第一比较电压VDIV_ENABLE和第一参考电压VREF1(未显示)，而参考图4所描述的第二比较器144可以比较第二比较电压VDIV和第二参考电压VREF2(未显示)。第一参考电压VREF1可以是高于第二参考电压VREF2的电压。在这种情况下，与图4的实施方式相比，低电压检测信号LVCC DETECT的放电可以被进一步延迟。因此，可以存在使电源电压VCCE恢复至正常电平所需的足够的时间。
图6是例示根据本公开的另一实施方式的低电压检测电路140-2的电路图。
参考图6，低电压检测电路140-2可以包括电压提供器141’、比较电压发生器142’、第一比较器143’、第二比较器144’、检测信号保持器145’和输出信号放电器146’。
电压提供器141’可以串联联接至电源电压端子T1’和比较电压发生器142’。电压提供器141’可以响应于从输入信号端子T2’输入的操作使能信号ENABLE_N而将通过电源电压端子T1’输入的电源电压VCCE提供至比较电压发生器142’。在实施方式中，电压提供器141’可以包括第一P型晶体管P1’。操作使能信号ENABLE_N可以被提供至第一P型晶体管P1’的栅极。
比较电压发生器142’可以串联联接在电压提供器141’和接地电压GND之间。比较电压发生器142’可以通过对从电压提供器141’输入的电源电压VCCE进行分压来生成第一比较电压VDIV_ENABLE和第二比较电压VDIV。比较电压发生器142’可以将生成的第一比较电压VDIV_ENABLE提供至第一比较器143’，并且将生成的第二比较电压VDIV提供至第二比较器144’。在实施方式中，第一比较电压VDIV_ENABLE的电平可以低于第二比较电压VDIV的电平。
在实施方式中，比较电压发生器142’可以包括多个电阻器R。比较电压发生器142’可以将电源电压VCCE输出为第一比较电压VDIV_ENABLE或第二比较电压VDIV。
第一比较器143’可以包括运算放大器(OP AMP)。第一比较器143’可以通过反相端子接收从比较电压发生器142’输出的第一比较电压VDIV_ENABLE，并且通过非反相端子接收参考电压VREF。
第一比较器143’可以比较的第一比较电压VDIV_ENABLE和参考电压VREF的电平。第一比较器143’可以将通过比较第一比较电压VDIV_ENABLE和参考电压VREF的电平而获得的结果输出至第一节点Node1’。具体而言，当第一比较电压VDIV_ENABLE的电平低于参考电压VREF的电平时，第一比较器143’可以输出低电压检测使能信号LVCC_DETECT_ENABLE。当第一比较电压VDIV_ENABLE的电平高于或等于参考电压VREF的电平时，第一比较器143’可以不输出低电压检测使能信号LVCC_DETECT_ENABLE。
在实施方式中，当第一比较电压VDIV_ENABLE的电平低于参考电压VREF的电平时，第一比较器143’可以输出具有逻辑高电平的低电压检测使能信号LVCC_DETECT_ENABLE。另选地，当第一比较电压VDIV_ENABLE的电平高于或等于参考电压VREF的电平时，第一比较器143’可以输出具有逻辑低电平的低电压检测使能信号LVCC_DETECT_ENABLE。
第二比较器144’可以包括运算放大器(OP AMP)。第二比较器144’可以通过反相端子接收从比较电压发生器142’输出的第二比较电压VDIV，并且通过非反相端子接收参考电压VREF。第二比较器144’可以比较第二比较电压VDIV和参考电压VREF。当第二比较电压VDIV低于参考电压VREF时，第二比较器144’可以将检测信号DETECT输出至第二节点Node2’。
在实施方式中，延迟电路147’可以联接在第一节点Node1’和第二比较器144’之间。延迟电路147’可以延迟第一节点Node1’的低电压检测使能信号LVCC_DETECT_ENABLE，并且将经延迟的低电压检测使能信号LVCC_DETECT_ENABLE提供至第二比较器144’。
在实施方式中，第二比较器144’可以响应于作为使能信号而通过延迟电路147’输出的低电压检测使能信号LVCC_DETECT_ENABLE而操作。例如，第二比较器144’可以仅在通过延迟电路147’输出的低电压检测使能信号LVCC_DETECT_ENABLE正在被输入的同时输出通过比较第二比较电压VDIV和参考电压VREF而获得的结果。
具体而言，在从第一比较器143’输出的低电压检测使能信号LVCC_DETECT_ENABLE正在被输入的同时，第二比较器144’可以在第二比较电压VDIV低于参考电压VREF时输出检测信号DETECT，并且可以在第二比较电压VDIV高于或等于参考电压VREF时不输出检测信号DETECT。在实施方式中，当低电压检测使能信号LVCC_DETECT_ENABLE没有被输入时，第二比较器144’可以不输出任何信号。
检测信号保持器145’可以联接在第二节点Node2’和输出端子T3’之间。检测信号保持器145’可以响应于第二节点Node2’的检测信号DETECT而将低电压检测信号LVCCDETECT输出至输出端子T3’。检测信号保持器145’可以保持输出至输出端子T3’的低电压检测信号LVCC DETECT。具体而言，检测信号保持器145’可以包括第一N型晶体管N1’、第一反相器IV1’和第二反相器IV2’。第一N型晶体管N1’可以联接在第二节点Node2’和第三节点Node3’之间。第一N型晶体管N1’的栅极联接至第二节点Node2’。第一N型晶体管N1’的源极联接至接地电压GND。第一N型晶体管N1’的漏极可以联接至第三节点Node3’。第一反相器IV1’和第二反相器IV2’可以并联联接以构成一个锁存器。锁存器的一端可以联接至第三节点Node3’，并且锁存器的另一端可以联接至输出端子T3’。
第三节点Node3’可以具有逻辑高电平的电压作为初始值。当第二比较器144’将检测信号DETECT输出至第二节点Node2’时，第一N型晶体管N1’接通，并且第三节点Node3’可以被放电。可以通过第一反相器IV1’和第二反相器IV2’而向输出端子T3’输出低电压检测信号LVCC DETECT。即便当第二比较器144’不再输出检测信号DETECT时，第三节点Node3’通过第一反相器IV1’和第二反相器IV2’而保持为具有逻辑低电平的电压，并且输出端子T3’的低电压检测信号LVCC DETECT可以得到保持。
输出信号放电器146’可以将正输出至输出端子T3’的低电压检测信号LVCCDETECT放电。输出信号放电器146’可以联接在第一节点Node1’和输出端子T3’之间。输出信号放电器146’可以接收由第一比较器143’输出至第一节点Node1’的低电压检测使能信号LVCC_DETECT_ENABLE。输出信号放电器146’可以响应于低电压检测使能信号LVCC_DETECT_ENABLE而对输出节点T3’进行放电。
输出信号放电器146’可以包括第三反相器IV3’和第二N型晶体管N2’。第三反相器IV3’的一端可以联接至第一节点Node1’，且第三反相器IV3’的另一端可以联接至第四节点Node4’。第二N型晶体管N2’的栅极可以联接至第四节点Node4’。第二N型晶体管N2’的源极可以联接至接地电压GND。第二N型晶体管N2’的漏极可以联接至输出端子T3’。
当第一比较电压VDIV_ENABLE低于参考电压VREF时，第一比较器143’可以将低电压检测使能信号LVCC_DETECT_ENABLE输出至第一节点Node1’。
第三反相器IV3’将低电压检测使能信号LVCC_DETECT_ENABLE反相，并且将反相的低电压检测使能信号LVCC_DETECT_ENABLE传送至第四节点Node4’。当低电压检测使能信号LVCC_DETECT_ENABLE处于逻辑高电平时，第四节点Node4’可以处于逻辑低电平。相反，当低电压检测使能信号LVCC_DETECT_ENABLE处于逻辑低电平时，第四节点Node4’可以处于逻辑高电平。第二N型晶体管N2’可以在第四节点Node4’处于逻辑高电平时接通，并且在第四节点Node4’处于逻辑低电平时关断。因此，当低电压检测使能信号LVCC_DETECT_ENABLE为逻辑低电平时，输出信号放电器146’可以将正输出至输出端子T3’的低电压检测使能信号LVCC_DETECT_ENABLE放电。
图7是例示图1的存储器装置100的结构的示图。
参考图7，存储器装置100可以包括存储器单元阵列110、***电路120和控制逻辑130。
存储器单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过行线RL联接至地址解码器121。多个存储块BLK1至BLKz通过位线BL1至BLm联接至读/写电路123。多个存储块BLK1至BLKz中的每个包括多个存储器单元。在实施方式中，多个存储器单元为非易失性存储器单元。在多个存储器单元当中，将联接至相同字线的存储器单元定义为一页。也就是说，存储器单元阵列110配置有多页。在实施方式中，存储器单元阵列110中的多个存储块BLK1至BLKz中的每个可以包括多个虚拟单元。一个或更多个虚拟单元可以串联联接在漏极选择晶体管和存储器单元之间，以及源极选择晶体管和存储器单元之间。
存储器装置100的每个存储器单元可以被配置为用于存储一个数据位的单层单元(SLC)、用于存储两个数据位的多层单元(MLC)、用于存储三个数据位的三层单元(TLC)、以及用于存储四个数据位的四层单元(QLC)。
***电路120可以包括地址解码器121、电压发生器122、读/写电路123以及数据输入/输出电路124。
***电路120驱动存储器单元阵列110。例如，***电路120可以驱动存储器单元阵列110来执行编程、读取和擦除操作。
地址解码器121通过行线RL联接至存储器单元阵列110。行线RL可以包括漏极选择线、字线、源极选择线和公共源极线。在实施方式中，字线可以包括正常字线和虚拟字线。在实施方式中，行线RL还可以包括管(pipe)选择线。
地址解码器121可以响应于控制逻辑130的控制而操作。地址解码器121从控制逻辑130接收地址ADDR。
地址解码器121可以对接收的地址ADDR中的块地址进行解码。地址解码器121根据经解码的块地址而选择存储块BLK1至BLKz当中的至少一个存储块。地址解码器121可以对接收的地址ADDR中的行地址进行解码。地址解码器121可以根据经解码的行地址，通过将从电压发生器122提供的电压施加至字线WL来选择被选存储块的至少一个字线WL。
在编程操作中，地址解码器121可以将编程电压施加至被选字线，并且将具有比编程电压的电平低的电平的通过电压(pass voltage)施加至未选字线。在编程验证操作中，地址解码器121可以将验证电压施加至被选字线，并且将高于验证电压的验证通过电压施加至未选字线。
在读取操作中，地址解码器121可以将读取电压施加至被选字线，并且将高于读取电压的通过电压施加至未选字线。
在实施方式中，存储器装置100的擦除操作是以存储块为单位而执行的。在擦除操作中，输入至存储器装置100的地址ADDR包括块地址。地址解码器121可以对块地址进行解码，并且根据经解码的块地址来选择一个存储块。在擦除操作中，地址解码器121可以将接地电压施加至联接至被选存储块的字线。
在实施方式中，地址解码器121可以对传输至地址解码器的地址ADDR中的列地址进行解码。经解码的列地址可以被传输至读/写电路123。作为示例，地址解码器121可以包括诸如行解码器、列解码器和地址缓冲器之类的组件。
电压发生器122可以通过利用供应至存储器装置100的外部电源电压来生成多个电压。电压发生器122响应于控制逻辑130的控制而操作。
在实施方式中，电压发生器122可以通过调整外部电源电压而生成内部电源电压。由电压发生器122生成的内部电源电压用作存储器装置100的操作电压。
在实施方式中，电压发生器122可以通过使用外部电源电压或内部电源电压而生成多个电压。电压发生器122可以被配置为生成存储器装置100所需的各个电压。例如，电压发生器122可以生成多个擦除电源、多个编程电压、多个通过电压、多个选择读取电压以及多个未选读取电压。
为了生成具有各种电压电平的多个电压，电压发生器122可以包括多个用于接收内部电源电压的泵电容器，并且通过响应于控制逻辑130的控制而选择性地激活多个泵电容器来生成多个电压。
多个生成的电压可以通过地址解码器121而供应至存储器单元阵列110。
电压发生器122可以包括低电压检测电路140。低电压检测电路140可以在电源电压VCCE对应于低电压状态时将低电压检测信号LVCC DETECT提供至控制逻辑130。当低电压检测信号LVCC DETECT被输入时，控制逻辑130可以将施加至与存储器单元阵列110联接的字线或位线的电压放电。
在实施方式中，图7的低电压检测电路140可以如参照图4所述的那样进行配置。在其它实施方式中，图7的低电压检测电路140可以是参照图6所述的低电压检测电路140-2。
读/写电路123包括第一页缓冲器PB1至第m页缓冲器PBm。第一页缓冲器PB1至第m页缓冲器PBm通过相应的第一位线BL1至第m位线BLm而联接至存储器单元阵列110。第一页缓冲器PB1至第m页缓冲器PBm响应于控制逻辑130的控制而操作。
第一页缓冲器PB1至第m页缓冲器PBm与数据输入/输出电路124进行数据通信。在编程操作中，第一页缓冲器PB1至第m页缓冲器PBm通过数据输入/输出电路124和数据线DL而接收要存储的数据DATA。
在编程操作中，当编程脉冲施加至被选字线时，第一页缓冲器PB1至第m页缓冲器PBm可以将要存储的数据DATA(其通过数据输入/输出电路124而被接收)传输至所选择的存储器单元。所选择的页的存储器单元可以根据传输的数据DATA而进行编程。联接至编程许可电压(例如，接地电压)所施加至的位线的存储器单元可以具有增大的阈值电压。联接至编程禁止电压(例如，电源电压)所施加至的位线的存储器单元的阈值电压可以被保持。在编程验证操作中，第一页缓冲器PB1至第m页缓冲器PBm通过位线BL1至BLm而从所选择的存储器单元中读取页数据。
在读取操作中，读/写电路123可以通过位线BL而从所选择的页的存储器单元中读取数据DATA，并且将读取的数据DATA存储在第一页缓冲器PB1至第m页缓冲器PBm中。
在擦除操作中，读/写电路123可以使位线BL是浮置的。在实施方式中，读/写电路123可以包括列选择电路。
数据输入/输出电路124通过数据线DL而联接至第一页缓冲器PB1至第m页缓冲器PBm。数据输入/输出电路124响应于控制逻辑130的控制而操作。
数据输入/输出电路124可以包括接收输入数据的多个输入/输出缓冲器(未显示)。在编程操作中，数据输入/输出电路124可以从外部控制器(未显示)接收要存储的数据DATA。在读取操作中，数据输入/输出电路124将从包括在读/写电路123中的第一页缓冲器PB1至第m页缓冲器PBm传输的数据输出至外部控制器。
控制逻辑130可以联接至地址解码器121、电压发生器122、读/写电路123和数据输入/输出电路124。控制逻辑130可以被配置为控制存储器装置100的总体操作。控制逻辑130可以响应于从外部设备传输的命令CMD而操作。
图8是例示图7的存储器单元阵列的实施方式的示图。
参考图8，存储器单元阵列110可以包括多个存储块BLK1至BLKz。每个存储块可以具有三维结构。每个存储块可以包括多个堆叠在基板(未显示)上的存储器单元。多个存储器单元可以沿着+X、+Y和+Z方向布置。尽管图8示出了存储块具有三维结构，但是本公开并不限于此；存储块也可以被实施为二维结构。将参考图9至图10对每个存储块的结构进行更详细的描述。
图9是例示图8的存储块BLK1至BLKz当中的任意一个存储块BLKa的电路图。
参考图9，存储块BLKa可以包括多个单元串CS11至CS1m和CS21至CS2m。在实施方式中，多个单元串CS11至CS1m和CS21至CS2m中的每个可以形成为“U”形。在存储块BLKa中，m个单元串布置在行的方向(即，+X方向)上。尽管图9例示了在列的方向(即，+Y的方向)上布置的两个单元串，但这种例示是出于清楚的目的。本公开并不限于此。三个或更多个单元串可以布置在列的方向上。
多个单元串CS11至CS1m和CS21至CS2m中的每个可以包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管式晶体管PT以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn可以具有彼此相似的结构。在实施方式中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每个可以包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在实施方式中，用于提供沟道层的柱可以设置在每个单元串中。在实施方式中，用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱可以设置在每个单元串中。
每个单元串的源极选择晶体管SST联接在公共源极线CSL和存储器单元MC1至MCp之间。
在实施方式中，布置在相同行上的单元串的源极选择晶体管联接至在行方向上延伸的源极选择线，并且布置在不同行上的单元串的源极选择晶体管联接至不同的源极选择线。在图9中，第一行上的单元串CS11至CS1m的源极选择晶体管联接至第一源极选择线SSL1。第二行上的单元串CS21至CS2m的源极选择晶体管联接至第二源极选择线SSL2。
在另一实施方式中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同联接至一条源极选择线。
每个单元串的第一存储器单元MC1至第n存储器单元MCn联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可以划分为第一存储器单元MC1至第p存储器单元MCp以及第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp顺序地布置在-Z方向上，并且串联联接在源极选择晶体管SST和管式晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn顺序地布置在+Z方向上，并且串联联接在管式晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn通过管式晶体管PT联接。每个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极分别联接至第一字线WL1至第n字线WLn。
每个单元串的管式晶体管PT的栅极联接至管线PL。
每个单元串的漏极选择晶体管DST联接在对应的位线和存储器单元MCp+1至MCn之间。布置在行方向上的单元串联接至在行方向上延伸的漏极选择线。第一行上的单元串CS11至CS1m的漏极选择晶体管联接至第一漏极选择线DSL1。第二行上的单元串CS21至CS2m的漏极选择晶体管联接至第二漏极选择线DSL2。
布置在列方向上的单元串联接至在列方向上延伸的位线。在图9中，第一列上的单元串CS11和CS21联接至第一位线BL1。第m列上的单元串CS1m和CS2m联接至第m位线BLm。
在行方向上布置的单元串中联接至相同字线的存储器单元构成一页。例如，第一行上的单元串CS11至CS1m中联接至第一字线WL1的存储器单元构成一页。第二行上的单元串CS21至CS2m中的联接至第一字线WL1的存储器单元构成另一页。当漏极选择线DSL1和DSL2中的任意一个被选择时，在一个行的方向上布置的单元串可被选择。当字线WL1至WLn中的任意一个被选择时，可以选择所选择的单元串中的一页。
在另一实施方式中，可以设置偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。另外，布置在行方向上的单元串CS11至CS1m或者CS21至CS2m当中的偶数编号的单元串可以分别联接至偶数位线，而布置在行方向上的单元串CS11至CS1m或者CS21至CS2m当中的奇数编号的单元串可以分别联接至奇数位线。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚拟存储器单元。例如，可以设置虚拟存储器单元以减小源极选择晶体管SST和存储器单元MC1至MCP之间的电场。另选地，可以设置虚拟存储器单元以减小漏极选择晶体管DST和存储器单元MCp+1至MCn之间的电场。当设置更多数量的虚拟存储器单元时，存储块BLKa的操作的可靠性提升。另一方面，存储块BLKa的尺寸增大。当设置更少数量的虚拟存储器单元时，存储块BLKa的尺寸减小。另一方面，存储块BLKa的操作的可靠性可被劣化。
为了高效地控制虚拟存储器单元，虚拟存储器单元可以具有所需的阈值电压。在存储块BLKa的擦除操作之前或之后，可以对所有的或部分的虚拟存储器单元执行编程操作。当在编程操作执行之后执行擦除操作时，虚拟存储器单元的阈值电压控制施加至与相应虚拟存储器单元联接的虚拟字线的电压，使得虚拟存储器单元可以具有所需的阈值电压。
图10是例示图8的存储块BLK1至BLKz当中的一个存储块的另一实施方式BLKb的电路图。
参考图10，存储块BLKb可以包括多个单元串CS11’至CS1m’和CS21’至CS2m’。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每个沿着+Z方向延伸。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每个包括堆叠在存储块BLKb下方的基板(未显示)上的至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、以及至少一个漏极选择晶体管DST。
每个单元串的源极选择晶体管SST联接在公共源极线CSL和存储器单元MC1至MCn之间。布置在相同行上的单元串的源极选择晶体管联接至相同的源极选择线。布置在第一行上的单元串CS11’和CS1m’的源极选择晶体管联接至第一源极选择线SSL1。布置在第二行上的单元串CS21’至CS2m’的源极选择晶体管联接至第二源极选择线SSL2上。在另一实施方式中，单元串CS11’至CS1m’和CS21’至CS2m’的源极选择晶体管可以共同地联接至一条源极选择线。
每个单元串的第一存储器单元MC1至第n存储器单元MCn串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极分别联接至第一字线WL1至第n字线WLn。
每个单元串的漏极选择晶体管DST联接在对应的位线和存储器单元MC1至MCn之间，布置在行方向上的单元串的漏极选择晶体管联接至在行方向上延伸的漏极选择线。第一行上的单元串CS11’至CS1m’的漏极选择晶体管联接至第一漏极选择线DSL1。第二行上的单元串CS21’至CS2m’的漏极选择晶体管联接至第二漏极选择线DSL2。
因此，除了在图10中的每个单元串中不包括管式晶体管PT之外，图10的存储块BLKb与图9的存储块BLKa具有相似的电路。
在另一实施方式中，可以设置偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。另外，布置在行方向上的单元串CS11’至CS1m’或CS21’至CS2m’当中的偶数编号的单元串可以分别联接至偶数位线，而布置在行方向上的单元串CS11’至CS1m’或CS21’至CS2m’当中的奇数编号的单元串可以分别联接至奇数位线。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚拟存储器单元。例如，可以设置虚拟存储器单元来减小源极选择晶体管SST和存储器单元MC1至MCp之间的电场。另选地，可以设置虚拟存储器单元来减小漏极选择晶体管DST和存储器单元MCp+1至MCn之间的电场。当设置更多数量的虚拟存储器单元时，存储块BLK的操作的可靠性提升。另一方面，存储块BLKb的尺寸增大。当设置更少数量的虚拟存储器单元时，存储块BLKb的尺寸减小。另一方面，存储块BLKb的操作的可靠性可被劣化。
为了高效地控制虚拟存储器单元，虚拟存储器单元可以具有所需的阈值电压。在存储块BLKb的擦除操作之前或之后，可以对所有的或部分的虚拟存储器单元执行编程操作。当在编程操作执行之后执行擦除操作时，虚拟存储器单元的阈值电压控制施加至与相应虚拟存储器单元联接的虚拟字线的电压，使得虚拟存储器单元可以具有所需的阈值电压。
图11是例示包括图7的存储器装置100的存储器***1000的框图。
参考图11，存储器***1000包括存储器装置100和控制器1200。
存储器装置100可以如参考图7所述的那样进行配置和操作。因此，下文将省略重复的描述。
控制器1200联接至主机(Host)和存储器装置100。控制器1200被配置为响应于来自主机的请求而访问存储器装置100。例如，控制器1200被配置为控制存储器装置100的读取操作、写入操作、擦除操作和后台操作。控制器1200被配置为提供存储器装置100和主机之间的接口。控制器1200被配置为驱动用于控制存储器装置100的固件。
控制器1200包括随机存取存储器(RAM)1210、处理单元1220、主机接口1230、存储器接口1240和纠错块1250。
RAM 1210用作处理单元1220的工作存储器、存储器装置100和主机之间的缓存存储器以及存储器装置100和主机之间的缓冲存储器中的至少一个。
处理单元1220控制控制器1200的总体操作。
主机接口1230包括用于在主机和控制器1200之间交换数据的协议。在实施方式中，控制器1200被配置为通过各种接口协议中的至少一种与主机进行通信，各种接口协议诸如是通用串行总线(USB)协议、多媒体卡(MMC)协议、***组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议和私有协议。
存储器接口1240与存储器装置100接口连接。例如，存储器接口1240可以包括NAND接口或NOR接口。
纠错块1250被配置为通过利用纠错码(ECC)来检测和纠正从存储器装置100接收的数据的错误。
控制器1200和存储器装置100可以集成到一个半导体装置中。在实施方式中，控制器1200和存储器装置100可以集成到单个半导体装置中以构成诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型闪存(CF)卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro))、SD卡(SD、miniSD、microSD或SDHC)或通用闪存存储(UFS)之类的存储卡。
控制器1200和存储器装置100可以集成到单个半导体装置中，以构成半导体驱动器(固态硬盘(SSD))，其可以被配置为在半导体存储器中存储数据。如果存储器***100用作半导体驱动器SSD，联接至存储器***1000的主机的运行速度能够得到显著提升。
作为另一示例，存储器***1000可以被设置为电子装置的各种组件中的一种，该电子设备诸如是计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航***、黑匣子、数码相机、三维电视、数字音频记录仪、数字音频播放器、数字图像记录仪、数字图像播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成远程信息处理网络的各种电子装置之一、RFID装置或构成计算***的各种组件之一。
在实施方式中，存储器装置100或存储器***1000可以通过各种形式进行封装，诸如堆叠式封装(PoP)、球栅阵列封装(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、Waffle封装管芯(die in Waffle pack)、晶片形管芯、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩小外形封装(SSOP)、薄小外形封装(TSOP)、薄型四方扁平封装(TQFP)、***级封装(SIP)、多芯片封装(MCP)、晶片级封装(WFP)或晶片级处理堆叠封装(WSP)。
图12是例示图11的存储器***1000的应用示例2000的框图。
参考图12，存储器***2000包括存储器装置2100和控制器2200。存储器装置2100包括多个半导体存储器芯片。多个半导体存储器芯片划分为多个组。
在图12中，例示了多个组通过第一通道CH1至第k通道CHk与控制器2200通信。每个半导体存储器芯片可以等同于参考图7所述的存储器装置100而进行配置和操作。
每个组被配置为通过一个公共通道与控制器2200通信。控制器2200类似于参考图11所述的控制器1200而进行配置。控制器2200被配置为通过多个通道CH1至CHk控制存储器装置2100的多个存储器芯片。
在图12中，已经例示了多个半导体存储器芯片联接至一个通道。然而，应当理解，也可以将存储器***2000修改为使得一个半导体存储器芯片联接至一个通道。
图13是例示包括参考图12所述的存储器***2000的计算***3000的框图。
参考图13，计算***3000包括中央处理单元(CPU)3100、RAM 3200、用户接口3300、电源3400、***总线3500和存储器***2000。
存储器***2000通过***总线3500电联接至CPU 3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300供应的数据或者通过CPU 3100处理的数据存储在存储器***2000中。
在图13中，示出为半导体存储器装置2100通过控制器2200联接至***总线3500。然而，半导体存储器装置2100可以直接联接至***总线3500。在这种情况下，可以通过CPU3100和RAM 3200来执行控制器2200的功能。
在图13中，例示了设置有参考图12所述的存储器***2000。然而，存储器***2000可以是参考图11所述的存储器***1000。在实施方式中，计算***3000可以被配置为同时包括参考图11所述的存储器***1000和参考图12所述的存储器***2000两者。
根据本公开，提供了具有精确的检测性能的低电压检测电路以及包括该低电压检测电路的存储器装置。
本文已公开了各个实施方式，尽管采用了特定的术语，但是这些术语是在一般意义以及描述性的意义上使用和理解的，而并非出于进行限制的目的。在某些情况下，如在提交本申请时所属领域的技术人员而言所显而易见的那样，除非另有特别指示，否则与特定实施方式相关联地描述的特征、特性和/或要素可以单独使用或者与关联于其它实施方式而描述的特征、特性和/或要素相结合地使用。因此，本领域技术人员应当理解，可以在不脱离如所附权利要求所阐述的本公开的精神和范围的情况下在形式上和细节上进行各种修改。
相关申请的交叉引用
本申请要求于2018年3月8日提交的韩国专利申请No.:10-2018-0027536的优先权，其全部公开内容通过引用而整体并入本文。

Claims (16)

1.一种低电压检测电路，该低电压检测电路包括：
比较电压发生器，所述比较电压发生器被配置为通过对电源电压进行分压来生成第一比较电压和第二比较电压，所述第二比较电压的电平高于所述第一比较电压的电平；
第一比较器，所述第一比较器被配置为通过将所述第一比较电压与参考电压进行比较来输出低电压检测使能信号；
第二比较器，所述第二比较器被配置为通过在所述低电压检测使能信号正在被输入的同时将所述第二比较电压与所述参考电压进行比较来输出检测信号；
检测信号保持器，所述检测信号保持器被配置为根据所述检测信号的逻辑电平来输出低电压检测信号；以及
输出信号放电器，所述输出信号放电器被配置为当所述低电压检测使能信号的逻辑电平被改变时对所述低电压检测信号进行放电，
其中，所述检测信号保持器保持所述低电压检测信号的电平直到所述输出信号放电器对所述低电压检测信号进行放电为止。
2.根据权利要求1所述的低电压检测电路，该低电压检测电路还包括电压提供器，所述电压提供器被配置为将所述电源电压提供至所述比较电压发生器。
3.根据权利要求1所述的低电压检测电路，其中，所述第一比较器在所述第一比较电压低于所述参考电压时输出具有逻辑高电平的所述低电压检测使能信号，并且在所述第一比较电压高于或等于所述参考电压时输出具有逻辑低电平的所述低电压检测使能信号。
4.根据权利要求1所述的低电压检测电路，其中，所述第二比较器在所述第二比较电压低于所述参考电压时输出具有逻辑高电平的所述检测信号，并且在所述第二比较电压高于或等于所述参考电压时输出具有逻辑低电平的所述检测信号。
5.根据权利要求1所述的低电压检测电路，其中，所述检测信号保持器在所述检测信号从逻辑低电平改变为逻辑高电平时输出具有逻辑高电平的所述低电压检测信号，并且在所述检测信号从逻辑高电平改变为逻辑低电平时保持具有逻辑高电平的所述低电压检测信号。
6.根据权利要求1所述的低电压检测电路，其中，当所述低电压检测使能信号从逻辑高电平改变为逻辑低电平时，所述输出信号放电器对提供至输出端子的所述低电压检测信号进行放电。
7.根据权利要求1所述的低电压检测电路，该低电压检测电路还包括延迟电路，所述延迟电路被配置为对由所述第一比较器输出的所述低电压检测使能信号进行延迟，然后将经延迟的低电压检测使能信号提供至所述第二比较器。
8.根据权利要求1所述的低电压检测电路，其中，所述比较电压发生器包括多个电阻器，并且所述第一比较电压和所述第二比较电压分别在所述多个电阻器之间的预先选择的节点处输出。
9.一种存储器装置，该存储器装置包括：
存储器单元阵列，所述存储器单元阵列包括多个存储器单元；
电压发生器，所述电压发生器被配置为生成要供应至所述多个存储器单元的操作电压；以及
控制逻辑，所述控制逻辑被配置为将所述操作电压提供至所述多个存储器单元或者对所提供的操作电压进行放电，
其中，所述电压发生器还包括低电压检测电路，所述低电压检测电路被配置为当从外部输入的电源电压对应于低电压状态时向所述控制逻辑输出低电压检测信号，
其中，所述低电压检测电路包括：
比较电压发生器，所述比较电压发生器被配置为通过对电源电压进行分压来生成第一比较电压和第二比较电压，所述第二比较电压的电平高于所述第一比较电压的电平；
第一比较器，所述第一比较器被配置为通过将所述第一比较电压与参考电压进行比较来输出低电压检测使能信号；
第二比较器，所述第二比较器被配置为通过在所述低电压检测使能信号正在被输入的同时将所述第二比较电压与所述参考电压进行比较来输出检测信号；
检测信号保持器，所述检测信号保持器被配置为根据所述检测信号的逻辑电平来输出低电压检测信号；以及
输出信号放电器，所述输出信号放电器被配置为当所述低电压检测使能信号的逻辑电平被改变时对所述低电压检测信号进行放电，
其中，所述检测信号保持器保持所述低电压检测信号的电平直到所述输出信号放电器对所述低电压检测信号进行放电为止。
10.根据权利要求9所述的存储器装置，其中，所述低电压检测电路还包括电压提供器，所述电压提供器被配置为将所述电源电压提供至所述比较电压发生器。
11.根据权利要求9所述的存储器装置，其中，所述第一比较器在所述第一比较电压低于所述参考电压时输出具有逻辑高电平的所述低电压检测使能信号，并且在所述第一比较电压高于或等于所述参考电压时输出具有逻辑低电平的所述低电压检测使能信号。
12.根据权利要求9所述的存储器装置，其中，所述第二比较器在所述第二比较电压低于所述参考电压时输出具有逻辑高电平的所述检测信号，并且在所述第二比较电压高于或等于所述参考电压时输出具有逻辑低电平的所述检测信号。
13.根据权利要求9所述的存储器装置，其中，所述检测信号保持器在所述检测信号从逻辑低电平改变为逻辑高电平时输出具有逻辑高电平的所述低电压检测信号，并且在所述检测信号从逻辑高电平改变为逻辑低电平时保持具有逻辑高电平的所述低电压检测信号。
14.根据权利要求9所述的存储器装置，其中，当所述低电压检测使能信号从逻辑高电平改变为逻辑低电平时，所述输出信号放电器对提供至输出端子的所述低电压检测信号进行放电。
15.根据权利要求9所述的存储器装置，其中，所述低电压检测电路还包括延迟电路，所述延迟电路被配置为对由所述第一比较器输出的所述低电压检测使能信号进行延迟，然后将经延迟的低电压检测使能信号提供至所述第二比较器。
16.一种存储器装置，该存储器装置包括：
存储器单元阵列；
电压发生器，所述电压发生器被配置为生成要供应至所述存储器单元阵列的操作电压；
低电压检测器，所述低电压检测器被配置为在第一比较电压低于参考电压的同时，当第二比较电压变为低于所述参考电压时或者当所述第二比较电压然后变为高于所述参考电压时，生成检测信号；以及
控制逻辑，所述控制逻辑被配置为根据所述检测信号的逻辑电平对提供到所述存储器单元阵列的所述操作电压进行放电，
其中，所述第一比较电压和所述第二比较电压是从电源电压分压得到的，并且
其中，所述第一比较电压低于所述第二比较电压。
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