CN110224701B - 一种流水线结构adc - Google Patents

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Abstract

本申请公开了一种流水线结构ADC，包括M个依次相连的逐次逼近型ADC，各个逐次逼近型ADC的信号输出端并行作为流水线结构ADC的信号输出端；各个逐次逼近型ADC中的比较器均包括预放大电路；第i个逐次逼近型ADC中的预放大电路的输出端作为第i个逐次逼近型ADC的余差放大输出端，与第i+1个逐次逼近型ADC的信号输入端连接；其中，i为小于M的自然数。本申请基于依次相连的逐次逼近型ADC构建了流水线结构ADC，并且将逐次逼近型ADC中比较器的预放大电路复用为连接在相邻两级逐次逼近型ADC之间的余差放大器，节省了大功耗硬件，降低了电路的功耗和硬件消耗，进而提高了产品经济效益。

Description

一种流水线结构ADC
技术领域
本申请涉及电子技术领域，特别涉及一种流水线结构ADC。
背景技术
传统的流水线结构ADC如图1所示，分成M级，每一级的输出位数可以设定，通过流水线工作方式以实现高速性能。其中，最后一级即stage M具体为flash ADC，其余每级均由才采样电路S/H、Sub_ADC、DAC、以及余差放大器A构成。在传统的流水线结构ADC中，首级即stage 1的输出位数越高，越有利于减少总级数M和后级电路的设计难度，但是，却不利于首级的电路设计，因为首级中的余差放大器的增益带宽也要随着首级输出位数的增大而增大，因此无法从整体上有效减少电路的功耗。鉴于此，提供一种解决上述技术问题的方案，已经是本领域技术人员所亟需关注的。
发明内容
本申请的目的在于提供一种流水线结构ADC，以便有效地减少电路的功耗和硬件消耗，进而提高产品经济效益和用户体验。
为解决上述技术问题，本申请公开了一种流水线结构ADC，包括M个依次相连的逐次逼近型ADC，各个所述逐次逼近型ADC的信号输出端并行作为所述流水线结构ADC的信号输出端；
各个所述逐次逼近型ADC中的比较器均包括预放大电路；第i个所述逐次逼近型ADC中的所述预放大电路的输出端作为第i个所述逐次逼近型ADC的余差放大输出端，与第i+1个所述逐次逼近型ADC的信号输入端连接；其中，i为小于M的自然数。
可选地，所述预放大电路包括校准模块和运放。
可选地，所述校准模块包括与所述运放的输入端连接的可调电容。
可选地，各个所述逐次逼近型ADC中的所述比较器还包括：
与所述预放大电路的输出端连接的锁存电路。
可选地，各个所述逐次逼近型ADC还包括：
与所述比较器的输入端连接的电容模块；
与所述比较器的输出端连接的逻辑输出模块，用于逐次调节所述电容模块的输出电压，并锁存输出所述比较器逐次输出的比较结果信号。
可选地，所述电容模块包括电容阵列和开关阵列；
所述电容阵列中各个电容的第一端分别通过所述开关阵列与电源或者地线连接；各个所述电容的第二端均相互连接，并作为所述电容模块的输出端与所述比较器的输入端连接。
可选地，所述电容模块还包括连接开关；
所述连接开关的第一端与所述电容模块的输出端连接，所述连接开关的第二端作为所述逐次逼近型ADC的信号输入端。
可选地，各个所述逐次逼近型ADC为包括一个所述电容模块的单端输入逐次逼近型ADC；各个所述单端输入逐次逼近型ADC中所述电容模块的输出端与所述比较器的第一输入端连接，所述比较器的第二输入端接地。
可选地，各个所述逐次逼近型ADC为包括两个所述电容模块的差分输入逐次逼近型ADC；各个所述差分输入逐次逼近型ADC中，第一电容模块的输出端与所述比较器的第一输入端连接，第二电容模块的输出端与所述比较器的第二输入端连接。
可选地，M＝2。
本申请所提供的流水线结构ADC，包括M个依次相连的逐次逼近型ADC，各个所述逐次逼近型ADC的信号输出端并行作为所述流水线结构ADC的信号输出端；各个所述逐次逼近型ADC中的比较器均包括预放大电路；第i个所述逐次逼近型ADC中的所述预放大电路的输出端作为第i个所述逐次逼近型ADC的余差放大输出端，与第i+1个所述逐次逼近型ADC的信号输入端连接；其中，i为小于M的自然数。
可见，本申请基于M级依次相连的逐次逼近型ADC构建了流水线结构ADC，利用各级逐次逼近型ADC的并行输出实现了流水线结构的高速性能目标，并且将逐次逼近型ADC中比较器的预放大电路复用为连接在相邻两级逐次逼近型ADC之间的余差放大器，从而有效地节省了大功耗硬件模块，降低了电路的功耗和硬件消耗成本，进而提高了产品经济效益和用户体验。
附图说明
为了更清楚地说明现有技术和本申请实施例中的技术方案，下面将对现有技术和本申请实施例描述中需要使用的附图作简要的介绍。当然，下面有关本申请实施例的附图描述的仅仅是本申请中的一部分实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图，所获得的其他附图也属于本申请的保护范围。
图1为现有技术中传统的流水线结构ADC的电路结构图；
图2为本申请实施例公开的一种流水线结构ADC的电路结构图；
图3为本申请实施例公开的又一种流水线结构ADC的电路结构图；
图4为本申请实施例公开的一种运放的电路结构图；
图5为本申请实施例公开的一种锁存电路的电路结构图。
具体实施方式
本申请的核心在于提供一种流水线结构ADC，以便有效地减少电路的功耗和硬件消耗，进而提高产品经济效益和用户体验。
为了对本申请实施例中的技术方案进行更加清楚、完整地描述，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行介绍。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
当前，传统的流水线结构ADC无法真正有效地从整体上降低功耗，鉴于此，本申请提供了一种流水线结构ADC，可有效解决上述问题。
参见图2所示，图2为本申请实施例公开的一种流水线结构ADC的电路结构图。
本申请实施例所公开的流水线结构ADC，主要包括M个依次相连的逐次逼近型ADC，各个逐次逼近型ADC的信号输出端并行作为流水线结构ADC的信号输出端；
各个逐次逼近型ADC中的比较器100均包括预放大电路101；第i个逐次逼近型ADC中的预放大电路101的输出端作为第i个逐次逼近型ADC的余差放大输出端，与第i+1个逐次逼近型ADC的信号输入端连接；其中，i为小于M的自然数。
需要指出的是，本申请实施例所提供的流水线结构ADC是基于逐次逼近(Successive Approximation Register，SAR)型ADC实现的，因此可具体称为流水线结构SAR ADC。SAR型ADC是采样速率低于5Msps的中高分辨率ADC应用中的常见结构，其分辨率一般为8-16位。
本申请所提供的流水线结构ADC包括有M级，每一级均为逐次逼近型ADC，各级逐次逼近型ADC之间依次相连。进一步地，除了比较器100以外，各个逐次逼近型ADC还可以包括：
与比较器100的输入端连接的电容模块；
与比较器100的输出端连接的逻辑输出模块，用于逐次调节电容模块的输出电压，并锁存输出比较器100逐次输出的比较结果信号。
并且，进一步地，作为一种具体实施方式，电容模块可以包括电容阵列和开关阵列；电容阵列中各个电容的第一端分别通过开关阵列与电源或者地线连接；各个电容的第二端均相互连接，并作为电容模块的输出端与比较器的输入端连接。
此外，电容模块还可以包括连接开关；连接开关的第一端与电容模块的输出端连接，连接开关的第二端作为逐次逼近型ADC的信号输入端。如前所述，第i个逐次逼近型ADC中的预放大电路101的输出端，与第i+1个逐次逼近型ADC的信号输入端连接。
由此，连接开关以及开关阵列中各个开关的通断决定了对应电容的充放电过程，进而会影响电容模块的输出电压。逻辑输出模块具体可以通过向电容模块发送各个开关的通断控制信号来调节电容模块的输出电压。
输入信号经第一个逐次逼近型ADC的连接开关被采样后，基于电容模块得到的输出电压被送入比较器100进行大小比较，并由逻辑输出模块根据比较结果信号对电容模块逐次进行开关切换控制，以便逐次逼近输入信号，直至得到令逼近误差在可接受范围内的数字信号，该数字信号即为逐次逼近型ADC所输出的转换结果。
需要说明的是，图2中仅示出了M＝2的情形，本领域技术人员可类比得到M>2时的具体方案内容。
其中，需要指出的是，任意两个相邻的逐次逼近型ADC的连接方式具体是：第i个逐次逼近型ADC的比较器100中的预放大电路101的输出端，与第i+1个逐次逼近型ADC的信号输入端连接，i可为小于M的任意一个自然数。
进一步地，本申请所提供的流水线结构ADC中，各个逐次逼近型ADC中的比较器100均具体可以为包括有预放大电路101(preamp)和锁存电路102(latch)的预放大-锁存型比较器100，其中，锁存电路102的输入端与预放大电路101的输出端连接。该结构形式的比较器100可有效避免非线性失调与回踢噪声等非理想影响。至于逐次逼近型ADC中除比较器100以外的其他具体结构，本领域技术人员可自行选择设计，本申请并不进行限定。
在本申请实施例所提供的流水线结构ADC中，具体可将前一级逐次逼近型ADC的比较器100中的预放大电路101也同时复用为用于与下一级逐次逼近型ADC连接的余差放大器，则前一级逐次逼近型ADC中预放大电路101的输出端即可作为该级逐次逼近型ADC的余差放大输出端。
还需要说明的是，出于高精度要求，一般预放大电路101的放大倍数需要足够精准。因此，在上述内容的基础上，进一步地，前文中的预放大电路101可具体包括有校准模块和运放。其中，校准模块具体可为增益校准模块，用于对运放的放大倍数进行校准，以便确保预放大电路101的实际放大倍数不随电压、温度等外界干扰因素而变化。
当然，本领域技术人员也可以选用一些高精度闭环运放作为上述的预放大电路101，本申请对此并不进行限定。
进一步地，在一种具体实施方式中，校准模块可具体为与运放的输入端连接的可调电容。通过调节该可调电容的容值大小，可对运放的放大倍数进行校准。
还需要说明的是，本申请实施例所提供的流水线结构ADC具体基于M个逐次逼近型ADC实现，因此，M个逐次逼近型ADC的信号输出端将依次并行作为该流水线结构ADC的信号输出端。
此外，鉴于逐次逼近型ADC相对于传统流水线结构中Sub_ADC的输出位数优势，本申请无需较多的级数即可满足一般的应用需求。即，对于本申请，在一般的应用需求情况下，为节省硬件消耗和功耗，无需将M设置为一个较大的值，在一个具体实施方式中，可将M取为M＝2，即，只利用2个逐次逼近型ADC来实现本申请所提供的流水线结构ADC。若要求总输出位数为N，则可将首级逐次逼近型ADC的输出位数设置为N1，将次级逐次逼近型ADC的输出位数设置为N2，其中，满足条件N1+N2＝N。
还需要说明的是，在上述内容的基础上，作为一种具体实施方式，各个逐次逼近型ADC可具体为包括一个电容模块的单端输入逐次逼近型ADC。各个单端输入逐次逼近型ADC中电容模块的输出端与比较器100的第一输入端连接，比较器100的第二输入端接地，具体结构可参考图2。
当然，各个逐次逼近型ADC也可以为包括两个电容模块的差分输入逐次逼近型ADC，以便利用差分传输模式进一步提高精确度。在各个差分输入逐次逼近型ADC中，第一电容模块的输出端与比较器100的第一输入端连接，第二电容模块的输出端与比较器100的第二输入端连接。
参见图3所示，图3为本申请实施例公开的又一种流水线结构ADC的电路结构图。
其中，作为一种具体实施方式，图3所示的各个逐次逼近型ADC均为差分输入逐次逼近型ADC。类似地，图3中仅示出了M＝2的情形，本领域技术人员可类比获得M>2的具体方案，这里就不再赘述。
本申请实施例所公开的流水线结构ADC，包括M个依次相连的逐次逼近型ADC，各个逐次逼近型ADC的信号输出端并行作为流水线结构ADC的信号输出端；各个逐次逼近型ADC中的比较器均包括预放大电路；第i个逐次逼近型ADC中的预放大电路的输出端作为第i个逐次逼近型ADC的余差放大输出端，与第i+1个逐次逼近型ADC的信号输入端连接；其中，i为小于M的自然数。
可见，本申请基于M级依次相连的逐次逼近型ADC构建了流水线结构ADC，利用各级逐次逼近型ADC的并行输出实现了流水线结构的高速性能目标，并且将逐次逼近型ADC中比较器100的预放大电路101复用为连接在相邻两级逐次逼近型ADC之间的余差放大器，从而有效地节省了大功耗硬件模块，降低了电路的功耗和硬件消耗成本，进而提高了产品经济效益和用户体验。
参见图4所示，图4为本申请实施例公开的一种运放的电路结构图；该运放主要包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2和电流源ISS；
第一PMOS管P1的栅极作为运放的正相输入端，第二PMOS管P2的栅极作为运放的反相输入端；第一PMOS管P1的源极、第二PMOS管P2的源极均与电流源ISS的输入端连接，电流源ISS的输出端接地；第一PMOS管P1的漏极作为运放的正相输出端，并分别与第一NMOS管N1的漏极和栅极连接；第二PMOS管P2的漏极作为运放的反相输出端，并分别与第二NMOS管N2的漏极和栅极连接；第一NMOS管N1的源极与第二NMOS管N2的源极均与电源端VDD连接。
需要指出的是，本申请实施例所提供的运放具体是一种采用差分信号输入模式的运放，因此其适用于差分输入逐次逼近型ADC，例如，具体可应用于如图3所示的流水线结构ADC。
当然，本领域技术人员也可以采用其他具体结构的运放，配合校准模块构成放大倍数精准的预放大电路101，本申请并不做进一步限定。
参见图5所示，图5为本申请实施例公开的一种锁存电路102的电路结构图；该锁存电路102主要包括第三NMOS管N3、第四NMOS管N4、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5和第六PMOS管P6；
第三NMOS管N3的栅极作为锁存电路102的正相输入端，与运放的正相输出端连接；第四NMOS管N4的栅极作为锁存电路102的反相输入端，与运放的反相输出端连接；第三NMOS管N3的源极、第四NMOS管N4的源极均与电源端VDD连接；
第三NMOS管N3的漏极作为锁存电路102的正相输出端，并分别与第三PMOS管P3的漏极、第四PMOS管P4的栅极、第五PMOS管P5的漏极连接；第四NMOS管N4的漏极作为锁存电路102的反相输出端，并分别与第三PMOS管P3的栅极、第四PMOS管P4的漏极、第六PMOS管P6的漏极连接；第三PMOS管P3的源极、第四PMOS管P4的源极、第五PMOS管P5的源极和第六PMOS管P6的源极均接地。
其中，第五PMOS管P5的栅极和第六PMOS管P6的栅极均为复位端，由复位信号进行控制。
需要指出的是，本申请实施例所提供的锁存电路102具体是一种采用差分信号输入模式的锁存电路102，因此其适用于差分输入逐次逼近型ADC，例如，具体可应用于如图3所示的流水线结构ADC。
当然，本领域技术人员也可以采用其他具体结构的锁存电路102，配合预放大电路101构成比较器100，本申请并不做进一步限定。
本申请中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的设备而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
还需说明的是，在本申请文件中，诸如“第一”和“第二”之类的关系术语，仅仅用来将一个实体或者操作与另一个实体或者操作区分开来，而不一定要求或者暗示这些实体或者操作之间存在任何这种实际的关系或者顺序。此外，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上对本申请所提供的技术方案进行了详细介绍。本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请的保护范围内。

Claims (9)

1.一种流水线结构ADC，其特征在于，包括M个依次相连的逐次逼近型ADC，各个所述逐次逼近型ADC的信号输出端并行作为所述流水线结构ADC的信号输出端；
各个所述逐次逼近型ADC中的比较器均包括预放大电路和锁存电路；第i个所述逐次逼近型ADC中的所述预放大电路复用为第i个与第i+1个逐次逼近型ADC之间的余差放大器，其输出端与第i+1个所述逐次逼近型ADC的信号输入端和第i个所述逐次逼近型ADC中的锁存电路连接，第i个所述逐次逼近型ADC中的锁存电路与第i个所述逐次逼近型ADC中的逻辑输出模块连接；其中，i为小于M的自然数，M为大于等于2的整数。
2.根据权利要求1所述的流水线结构ADC，其特征在于，所述预放大电路包括校准模块和运放。
3.根据权利要求2所述的流水线结构ADC，其特征在于，所述校准模块包括与所述运放的输入端连接的可调电容。
4.根据权利要求1所述的流水线结构ADC，其特征在于，各个所述逐次逼近型ADC还包括：
与所述比较器的输入端连接的电容模块；
与所述比较器的输出端连接的逻辑输出模块，用于逐次调节所述电容模块的输出电压，并锁存输出所述比较器逐次输出的比较结果信号。
5.根据权利要求4所述的流水线结构ADC，其特征在于，所述电容模块包括电容阵列和开关阵列；
所述电容阵列中各个电容的第一端分别通过所述开关阵列与电源或者地线连接；各个所述电容的第二端均相互连接，并作为所述电容模块的输出端与所述比较器的输入端连接。
6.根据权利要求5所述的流水线结构ADC，其特征在于，所述电容模块还包括连接开关；
所述连接开关的第一端与所述电容模块的输出端连接，所述连接开关的第二端作为所述逐次逼近型ADC的信号输入端。
7.根据权利要求6所述的流水线结构ADC，其特征在于，各个所述逐次逼近型ADC为包括一个所述电容模块的单端输入逐次逼近型ADC；各个所述单端输入逐次逼近型ADC中所述电容模块的输出端与所述比较器的第一输入端连接，所述比较器的第二输入端接地。
8.根据权利要求6所述的流水线结构ADC，其特征在于，各个所述逐次逼近型ADC为包括两个所述电容模块的差分输入逐次逼近型ADC；各个所述差分输入逐次逼近型ADC中，第一电容模块的输出端与所述比较器的第一输入端连接，第二电容模块的输出端与所述比较器的第二输入端连接。
9.根据权利要求1至8任一项所述的流水线结构ADC，其特征在于，M=2。
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