CN114978165A - 时间交织流水线逐次逼近模数转换器 - Google Patents

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Abstract

一种时间交织流水线逐次逼近模数转换器，包括：流水线逐次逼近模数转换器单元、片上集成的输入缓冲器单元、时钟产生模块单元和数字重构滤波器单元，本发明具备GHz以上的采样频率和宽信号带宽，可以对射频***中的信号进行高速转换的同时，利用片上模拟与数字校准技术解决时间交织模数转换器的通道间失配问题，此外，本发明采用流水线逐次逼近混合型架构(PSAR)的子模数转换器，实现低功耗设计。

Description

时间交织流水线逐次逼近模数转换器
技术领域
本发明涉及的是一种无线通信领域的技术，具体是一种时间交织流水线逐次逼近模数转换器。
背景技术
时间交织模数转换器通过N路单核模数转换器交替工作，可以达到单核模数转换器难以达到的采样速率，因此常被应用在高速场合。流水线逐次逼近模数转换器结合了流水线ADC的高速特性与逐次逼近ADC的低功耗优点，十分适合于高速低功耗中高精度的模数转换器设计。但时间交织模数转换器的通道间失配问题，包括：通道间失调失配、增益失配、以及采样时刻偏差的不同导致的失配，都会对时间交织模数转换器的性能产生很大的影响。同时，流水线逐次逼近混合型模数转换器的级间增益失配、模块电路的失调等也会恶化整体ADC的性能，除此之外，级间残差放大器也是其设计难点。
发明内容
本发明针对现有高速时间交织模数转换器的输入缓冲器整体的功耗和面积消耗较大的缺陷，提出一种时间交织流水线逐次逼近模数转换器，具备GHz以上的采样频率和宽信号带宽，可以对射频***中的信号进行高速转换的同时，利用片上模拟与数字校准技术解决时间交织模数转换器的通道间失配问题，此外，本发明采用流水线逐次逼近混合型架构(PSAR)的子模数转换器，实现低功耗设计。
本发明是通过以下技术方案实现的：
本发明涉及一种时间交织流水线逐次逼近模数转换器，包括：流水线逐次逼近模数转换器单元、片上集成的输入缓冲器单元、时钟产生模块单元和数字重构滤波器单元，其中：输入缓冲器单元接收时间交织流水线逐次逼近模数转换器的输入信号，为输入提供50欧姆的阻抗匹配；流水线逐次逼近模数转换器单元根据输入缓冲器的模拟输出信息，进行模数转换处理，得到模拟输入信号对应的数字码值；时钟产生模块单元根据时钟输入信号，进行分频和相位处理，为流水线逐次逼近模数转换器单元提供采样时钟，控制时间交织流水线逐次逼近模数转换器整体工作时序；数字重构滤波器单元根据流水线逐次逼近模数转换器单元输出的数据进行交织重构，得到时间交织流水线逐次逼近模数转换器的数字输出码值。
所述的流水线逐次逼近模数转换器单元为四通道结构，每个通道均包括：三级子逐次逼近寄存器型模拟数字转换器(SAR ADC)、两个级间残差放大器、一个自举开关、一个单核数字校准模块以及一个数字纠错逻辑DEC，其中：自举开关工作在Fs/4的频率下对输入进行采样，第一级SAR ADC对输入进行量化并得到残差，残差放大器将残差电压放大至后一级SAR ADC；三级SAR ADC分辨率分别为5bit、5bit和6bit，两级级间残差放大器增益为8x；单核数字校准模块完成三级SAR ADC的比较器失调校准、残差放大器失调校准以及级间残差放大器的增益校准；DEC对三级子SAR ADC的输出进行逻辑运算，得到输出数据。
所述的级间残差放大器包括：一个主体电路、一个共模检测电路以及一个增益补偿电路，其中：动态放大器工作在三个相位，复位、放大和保持，实现残差电压放大。共模检测电路控制输出共模并控制残差放大器放大过程，增益补偿电路根据不同的工作环境和PVT调整残差放大器的放大倍数。
所述的输入缓冲器包括：一个源级跟随器(Source Follower)架构的缓冲器和一个片上负压产生器，其中：缓冲器为模数转换器的输入提供驱动能力并为前一级提供50欧姆的阻抗匹配，片上负压产生器为输入缓冲器提供负压供电，提高输入缓冲器的线性度。
技术效果
本发明通过四通道时间交织流水线逐次逼近模数转换器整体架构设计方法及其通道间失配校准方案、流水线逐次逼近模数转换器单元及其校准方案、基于动态放大器的级间残差放大器的增益补偿技术，可以实现12bit的分辨率和接近GHz的信号带宽，同时具备低功耗的特点。时间交织带来的通道间失配和子逐次逼近寄存器型模拟数字转换器ADC本身的非理想因素被数字校准***校正。
附图说明
图1为四通道时间交织流水线逐次逼近模数转换器的结构示意图；
图2为四通道时间交织流水线逐次逼近模数转换器通道间定时误差校准模块的示意图；
图3为四通道时间交织流水线逐次逼近模数转换器的工作时序图；
图4为流水线逐次逼近模数转换器单元的结构示意图；
图5为三级子逐次逼近寄存器型模拟数字转换器的工作时序图；
图6为基于动态放大器的残差放大器电路图；
图7为片上集成输入缓冲器电路图。
具体实施方式
如图1所示，为本实施例涉及一种四通道时间交织流水线逐次逼近模数转换器，包括：时钟产生模块、可控延时链、依次相连的输入缓冲器、流水线逐次逼近模数转换器单元、数字重构滤波器和校准模块，其中：时钟产生模块与可控延时链用于构成通道间定时误差校准模块，输入缓冲器接收信号电压Vin与四路子模数转换器的自举开关相连，时钟产生模块与流水线逐次逼近模数转换器单元相连，接收时间交织逐次逼近模数转换器的主频时钟CLKS，主频时钟的频率为时间交织模数转换器的采样频率，时钟产生模块输出四个降频时钟，即CLK0、CLK1、CLK2和CLK3，它们的频率为时间交织逐次逼近模数转换器采样频率的1/4，且他们的相位两两相差90°。分别控制流水线逐次逼近模数转换器单元中的四个通道中的三级子逐次逼近寄存器型模拟数字转换器和自举开关，从而实现四通道时间交织，四个通道中的三级子逐次逼近寄存器型模拟数字转换器ADC0～3以时间交织流水线逐次逼近模数转换器采样频率1/4的速度交替工作并输出12bit的数据D0<11:0>、D1<11:0>、D2<11:0>、D3<11:0>，经数字重构滤波器重构后输出未校准数据Dch<11:0>至校准模块，校准模块输出校准后的输出Dout<11:0>。
如图2所示，所述的通道间定时误差校准模块包括：时钟产生模块、分频器以及并联的四路可控延时链，其中：时钟产生模块接收时间交织逐次逼近模数转换器的主频时钟CLKS，经过片上时钟缓冲器后被分频器4分频，产生CLK0、CLK1、CLK2、CLK3等四相时钟。四相时钟分别控制四个通道中的三级子逐次逼近寄存器型模拟数字转换器ADC0～3进行采样。
由于寄生、布线以及制造工艺的偏差，四相时钟之间的相位会有所偏差，并不能做到准确的1/4相位间隔，从而导致定时误差的产生。
本实施例中通过可控延时链调整四相时间之间的相位间隔，每个可控延时链被8bit数字输入码值调控，分别为Dtune0<7:0>、Dtune1<7:0>、Dtune2<7:0>和Dtune3<7:0>，从而实现定时误差的校准，消除由于定时误差造成的谐波，提高时间交织流水线逐次逼近模数转换器的线性度和无杂散动态范围。
如图3所示，为四通道时间交织流水线逐次逼近模数转换器的时序图。CLKS、CLK0、CLK1、CLK2、CLK3为图1中所示的时钟产生模块输入信号与四个通道中的三级子逐次逼近寄存器型模拟数字转换器ADC的控制信号,D0<11:0>、D1<11:0>、D2<11:0>、D3<11:0>为四个通道中的三级子逐次逼近寄存器型模拟数字转换器ADC输出数据。[n-1]、[n]、[n+1]…代表第n-1、n、n+1…个采样时刻输入信号的数字输出码值。参见时序图，CLKS、CLK0、CLK1、CLK2、CLK3之间相隔1/4个相位，当CLK0信号为高时，通道0的自举开关闭合，ADC0开始采样，经过一次采样时间后，采样结束，自举开关断开，第一三级子逐次逼近寄存器型模拟数字转换器ADC0开始进行转换，经过一次转换时间后完成转换，得到输出结果D0<11:0>的第n个周期数据。而后第二至第四三级子逐次逼近寄存器型模拟数字转换器ADC1～3依次开始采样和转换，得到D1<11:0>、D2<11:0>、D3<11:0>的第n个周期数据，然后进入第n+1个周期，周而复始。
如图4所示，所述的三级子逐次逼近寄存器型模拟数字转换器包括：三个级间残差放大器SAR1、SAR2和SAR3、两级残差放大器RA1和RA2，其中：第一级间残差放大器SAR1与第一级残差放大器RA1相连，第一级残差放大器RA1与第二级间残差放大器SAR2相连，第二级间残差放大器SAR2与第二级残差放大器RA2相连，第二级残差放大器RA2与第三级间残差放大器SAR3相连，第一级间残差放大器接收自举采样开关信号SW_p与SW_m(SamplingSwitch)。
所述的三级子逐次逼近寄存器型模拟数字转换器分别为第一级5bit、第二级5bit和第三级6bit SAR ADC。
图4中，φs为采样时钟。CDAC_p与CDAC_m(Capacitor Digital-to-AnalogConverter)为第一级采样电容。φc1为第一级比较器比较时钟，φc2为第二级比较器比较时钟，φc3为第三级比较器比较时钟。D<15:0>为16bit未经过校准和数字误差逻辑的流水线模数转换器原始输出数据，其中，D<15:11>为第一级SAR ADC输出数据，D<10:6>为第二级SARADC输出数据，D<5:0>为第三级SAR ADC的输出数据。Dout<11:0>为各级子SAR ADC原始输出数据经过失调、增益校准和数字纠错逻辑DEC(Digital Error Correction)后的实际输出数据。
与现有的流水线逐次逼近模数转换器不同，本装置没有使用闭环放大器作为级间残差放大器，而是使用动态放大器作为级间残差放大器的架构，从而降低功耗，节省面积。本实施例通过模拟增益补偿技术，降低了动态放大器在不同PVT情况下的增益变化。
本实施例中所使用的CDAC在Main DAC的基础上增加PN CAP以及Cali DAC，其中：Main DAC与传统CDAC相同，采用的是上极板采样以提高采样速度，同时采用***式单调的置位方法，保证CDAC上极板的共模电压在比较和置位中保持不变；PN Cap用于伪随机PN(Pseudorandom)信号注入以及级间残差放大器的增益校准。Cali DAC用于完成比较器和残差放大器的失调校准。
当SAR ADC处于采样和结束阶段时，PN Cap处于Reset状态，CDAC_p上的PN Cap下极板接正参考电压VREFP，CDAC_m上的PN Cap下极板接负参考电压VREFM。当SAR ADC结束转换阶段进入残差放大阶段时，PN Cap根据输入的伪差分随机信号pn，下极板电压发生翻转。若“pn＝1”，则CDAC_p上的PN Cap下极板电压保持正参考电压不变，CDAC_m上的PN Cap下极板电压由负参考电压翻转至正参考电压；若“pn＝0”，则CDAC_p下的PN Cap下极板电压保持负参考电压不变，CDAC_m上的PN Cap上极板电压由正参考电压翻转至负参考电压。注入的pn信号在校准模块中与ADC的输出信号相乘，累加并平均，即可得到级间残差放大器增益。Cali DAC用于校准比较器和残差放大器的失调。当SAR ADC在采样阶段时，Cali DAC处于复位阶段，CDAC_p中的Cali DAC下极板接正参考电压，CDAC_m中的Cali DAC下极板接负参考电压。当SAR ADC处于比较阶段时，Cali DAC处于比较器失调校准模式，Cali DAC下极板根据比较器的失调校准码分别接至正参考电压和负参考电压，完成比较器的失调校准。当SARADC处于残差放大阶段，Cali DAC下极板根据残差放大器的失调校准码分别接至正参考电压和负参考电压，完成残差放大器的失调校准。
如图5所示，φs控制自举开关的打开和关断，为采样时钟，其采样频率为1/fsub。fsub为三级流水线逐次ADC的采样频率，其值为1/4Fs，Fs为时间交织ADC的整体采样频率。φc1、φc2、φc3分别为第一级SAR ADC、第二级SAR ADC和第三级SAR ADC的比较器的比较时钟。级间残差放大器使用的是基于动态放大器的架构，因此需要一个复位信号。φRA1、φRST1分别为第一级残差放大器的放大相位和复位相位。φRA2、φRST2分别为第二级残差放大器的放大相位和复位相位。D<15:0>为三级流水线输出的原始数据，其中：D<15:11>为第一级输出数据，D<10:6>为第二级输出数据，D<5:0>为第三级输出数据，D<15:0>的时序图上，灰色阴影部分为不稳定状态，白色为稳定状态。参见时序图，当第n个转换周期到来时，首先φs被拉高，进入三级流水线逐次逼近ADC的采样阶段，在采样阶段后，φs被拉低。第一级比较器开始工作，进入第一级SAR ADC的转换阶段，SAR逻辑为1b/1cycle的架构，在经过5次比较后，完成比较，D<15:11>由不稳定状态转为稳定状态，得到D<15:11>的第[n]个周期转换值，与此同时，φRA1被拉高，第一级残差放大器开始工作并进入放大阶段，将第一级SAR ADC的残差电压放大至第二级SAR ADC。第二级比较器开始工作，进入第二级SAR ADC的转换阶段，在经过5次比较后，完成比较阶段，D<10:6>由不稳定状态转为稳定状态，得到D<10:6>的第[n]个周期转换值。与此同时，φRA2被拉高，第一级残差放大器开始工作并进入放大阶段，将第二级SAR ADC的残差电压放大至第三级SAR ADC。第三级比较器开始工作，进入第三级SARADC的转换阶段，在经过6次比较后，完成比较，D<5:0>由不稳定状态转为稳定状态，得到D<5:0>的第[n]个周期转换值。在经过时序对准和数字校准以及DEC后，得到Dout<11:0>的第n个周期输出。值得注意的时，整个转换过程是流水线工作的，当第一级完成第n个周期的数据转换并将残差电压放大至第二级且第二级开始进行第n个周期的数据转换器时，第一级又开始接收第n+1个周期的采样信号并开始转换。
如图6所示，所述的级间残差放大器，包括：主体电路、共模检测电路和模拟增益补偿电路，其中：共模检测电路分别输出CMD信号至主体电路和模拟增益补偿电路，图中VIP、VIM为输入差分信号，CLK_RA为残差放大器放大信号，CLK_RST为残差放大器复位信号，VOP、VOM为残差放大器差分输出信号，CMD为共模检测输出信号。
如图6a所示，所述的主体电路包括：尾电流控制管M0、M1、输入差分对管M2、M3、控制放大电路与输出电容的连接管M4、M5、复位对管M6、M7以及后一级负载电容CL。
如图6b所示，所述的共模检测电路中：C0、C1用于检测VOP、VOM的输出共模电压，M8～M18检测输出共模电压并产生CMD信号控制残差放大器工作，当输出共模电压达到VCM时，CMD被拉低至地电平，从而关断残差放大器，结束放大过程。参考电压产生器控制共模检测电路的起始电压，参考电压产生器的输出电压会根据PVT(Process,Voltage,Temperature)发生变化，当PVT导致残差放大器的增益降低时，参考电压产生器的输出电压抬高，从而增大残差放大器的放大时间，提高残差放大器的增益。反之，当PVT导致残差放大器的增益增大时，参考电压产生器的输出电压降低，从而减小残差放大器的放大时间，降低残差放大器的增益，从而使得残差放大器的增益保持稳定。值得注意的，参考电压产生器的构成电路并不是唯一的，只要能够产出与残差放大器本体增益随PVT变化趋势相反的输出电压，即可作为参考电压产生器的实施电路。
如图7所示，所述的输入缓冲器根据时间交织流水线逐次逼近模数转换器的输入信号，经过缓冲后输出至四个流水线逐次逼近模数转换器，该输入缓冲器采用基于源级跟随器架构，具体包括：源级跟随器M0～M3、耦合隔直电路R0～R3、C0～C3和自举开关S0～S4，其中：源级跟随器和耦合隔直电路构成主体电路，自举开关连接流水线逐次逼近模数转换器单元。
所述的源级跟随器M0～M3尺寸较大，为输出提供足够的驱动能力。
图中：VIN为输入缓冲器输入电压，VOUT为输入缓冲器输出电压，Vb1、Vb2、Vb3、Vb4为输入缓冲器的四个直流偏置电压。VDD(1.8V)为输入缓冲器的正电源电压。VSS(-0.5V)为输入缓冲器的负电源电压，Vb1、Vb2、Vb3、Vb4为电阻分压产生，EN<3:0>为四个偏置电路的使能信号，当EN<3:0>为高电平时，四个偏置电路正常输出偏置电压。当EN<3:0>为低电平时，四个偏置电路被关闭，Vb1、Vb2、Vb3、Vb4被置位到VDD(1.8V)上，输入缓冲器被关断。Vb1、Vb2、Vb3、Vb4可以被8bit控制字调控。Rtune0<7:0>、Rtune1<7:0>、Rtune2<7:0>、Rtune3<7:0>分别可以调控四个偏置电路中电阻的比例，从而调控Vb1、Vb2、Vb3、Vb4的电压。负电源电压VSS(-0.5V)通过片上集成的Negative Charge Pump进行供电，与传统片外供电相比，具有更高的集成度、更小的电源纹波和更好的性能。
经过具体实际实验，在28nm的工艺下，所实现的四通道的流水线逐次逼近模数转换器单元可以达到2GHz的采样频率和800MHz的信号带宽，所能达到的信噪失真比为61.3dB，无杂散动态范围为73dB。
与现有技术相比，本装置实现了2GHz采样，800MHz信号带宽的高速高性能模数转换器，信噪失真比达到61.3dB，无杂散动态范围为73dB。
上述具体实施可由本领域技术人员在不背离本发明原理和宗旨的前提下以不同的方式对其进行局部调整，本发明的保护范围以权利要求书为准且不由上述具体实施所限，在其范围内的各个实现方案均受本发明之约束。

Claims (6)

1.一种时间交织流水线逐次逼近模数转换器，其特征在于，包括：流水线逐次逼近模数转换器单元、片上集成的输入缓冲器单元、时钟产生模块单元和数字重构滤波器单元，其中：输入缓冲器单元接收时间交织流水线逐次逼近模数转换器的输入信号，为输入提供50欧姆的阻抗匹配；流水线逐次逼近模数转换器单元根据输入缓冲器的模拟输出信息，进行模数转换处理，得到模拟输入信号对应的数字码值；时钟产生模块单元根据时钟输入信号，进行分频和相位处理，为流水线逐次逼近模数转换器单元提供采样时钟，控制时间交织流水线逐次逼近模数转换器整体工作时序；数字重构滤波器单元根据流水线逐次逼近模数转换器单元输出的数据进行交织重构，得到时间交织流水线逐次逼近模数转换器的数字输出码值。
2.根据权利要求1所述的时间交织流水线逐次逼近模数转换器，其特征是，所述的流水线逐次逼近模数转换器单元为四通道结构，每个通道均包括：三级子逐次逼近寄存器型模拟数字转换器、两个级间残差放大器、一个自举开关、一个单核数字校准模块以及一个数字纠错逻辑DEC，其中：自举开关工作在Fs/4的频率下对输入进行采样，第一级SAR ADC对输入进行量化并得到残差，残差放大器将残差电压放大至后一级SAR ADC；三级SAR ADC分辨率分别为5bit、5bit和6bit，两级级间残差放大器增益为8x；单核数字校准模块完成三级SARADC的比较器失调校准、残差放大器失调校准以及级间残差放大器的增益校准；DEC对三级子SAR ADC的输出进行逻辑运算，得到输出数据。
3.根据权利要求1所述的时间交织流水线逐次逼近模数转换器，其特征是，所述的级间残差放大器包括：一个主体电路、一个共模检测电路以及一个增益补偿电路，其中：动态放大器工作在三个相位，复位、放大和保持，实现残差电压放大。共模检测电路控制输出共模并控制残差放大器放大过程，增益补偿电路根据不同的工作环境和PVT调整残差放大器的放大倍数。
4.根据权利要求1所述的时间交织流水线逐次逼近模数转换器，其特征是，所述的输入缓冲器包括：一个源级跟随器架构的缓冲器和一个片上负压产生器，其中：缓冲器为模数转换器的输入提供驱动能力并为前一级提供50欧姆的阻抗匹配，片上负压产生器为输入缓冲器提供负压供电，提高输入缓冲器的线性度。
5.根据权利要求2所述的时间交织流水线逐次逼近模数转换器，其特征是，所述的三级子逐次逼近寄存器型模拟数字转换器包括：三个级间残差放大器SAR1、SAR2和SAR3、两级残差放大器RA1和RA2，其中：第一级间残差放大器SAR1与第一级残差放大器RA1相连，第一级残差放大器RA1与第二级间残差放大器SAR2相连，第二级间残差放大器SAR2与第二级残差放大器RA2相连，第二级残差放大器RA2与第三级间残差放大器SAR3相连，第一级间残差放大器接收自举采样开关信号SW_p与SW_m。
6.根据权利要求2或5所述的时间交织流水线逐次逼近模数转换器，其特征是，所述的三级子逐次逼近寄存器型模拟数字转换器分别为第一级5bit、第二级5bit和第三级6bitSAR ADC。
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