KR101168047B1 - 파이프라인 아날로그-디지털 컨버터 및 그의 구동 방법 - Google Patents

파이프라인 아날로그-디지털 컨버터 및 그의 구동 방법 Download PDF

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Abstract

파이프라인 아날로그-디지털 컨버터 및 그의 구동 방법이 제공된다. 상기 파이프라인 아날로그-디지털 컨버터는 아날로그 형태의 입력 신호를 제공받고, 입력 신호를 양자화하여 양자화된 값들에 대응되는 다수의 디지털 신호를 제공하는 컨버터부로서, 컨버터부는 다수의 디지털 신호를 각각 출력하는 다수의 스테이지를 포함하고, 다수의 스테이지는 캐스케이드 형태로 연결되고, 각 스테이지는 이전 스테이지로부터 레지듀(residue) 아날로그 신호를 제공받고, 첫번째 스테이지는 아날로그 형태의 입력 신호를 제공받는 컨버터부, 및 다수의 디지털 신호를 제공받아, 에러를 보정하여 입력 신호에 대응되는 디지털 형태의 출력 신호를 제공하는 디지털 보정부를 포함하되, 다수의 스테이지는 제1 기준 전압을 동일하게 제공받고, 다수의 스테이지 중 적어도 하나는 제1 기준 전압과 다른 제2 기준 전압을 제공받고, 다수의 스테이지 중 적어도 하나는 레지듀 아날로그 신호를 샘플링하는 다수의 유닛 커패시터를 포함하되, 다수의 유닛 커패시터 중 적어도 하나는 제2 기준 전압과 커플링된다.
Figure R1020070098146
파이프라인 아날로그-디지털 컨버터, MDAC

Description

파이프라인 아날로그-디지털 컨버터 및 그의 구동 방법{Pipeline analog-digital converter and operating method the same}
본 발명은 파이프라인 아날로그-디지털 컨버터 및 그의 구동 방법에 관한 것이다.
최근, 디지털 기술이 발전함에 따라, 아날로그-디지털 컨버터(Analog Digital Converter; ADC)가 고화질 TV, 모바일 멀티미디어, 무선 통신 장치 등에서 광범위하게 사용되고 있다. 이에 따라, 플래시 아날로그-디지털 컨버터, 파이프라인 아날로그-디지털 컨버터(pipeline ADC) 등 다양한 아날로그-디지털 컨버터가 사용되고 있다. 특히 여러 스테이지가 직렬로 연결된 파이프라인 아날로그-디지털 컨버터는 높은 처리량, 면적 감소, 낮은 전력 소모 등의 이유로 많이 사용되고 있다.
그러나 디자인 룰(design rule)이 감소함에 따라, 증폭기에서 필요로 하는 높은 이득(high gain) 등의 이유로 고해상도(high resolution)를 가지는 파이프라인 아날로그-디지털 컨버터를 디자인하기가 어렵다.
본 발명이 해결하고자 하는 과제는, 저전력 고해상도를 가지는 파이프라인 아날로그-디지털 컨버터를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 저전력 고해상도를 가지는 파이프라인 아날로그-디지털 컨버터의 구동 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 태양에 따른 파이프라인 아날로그-디지털 컨버터는 컨버터는 아날로그 형태의 입력 신호를 제공받고, 입력 신호를 양자화하여 양자화된 값들에 대응되는 다수의 디지털 신호를 제공하는 컨버터부로서, 컨버터부는 다수의 디지털 신호를 각각 출력하는 다수의 스테이지를 포함하고, 다수의 스테이지는 캐스케이드 형태로 연결되고, 각 스테이지는 이전 스테이지로부터 레지듀(residue) 아날로그 신호를 제공받고, 첫번째 스테이지는 아날로그 형태의 입력 신호를 제공받는 컨버터부, 및 다수의 디지털 신호를 제공받아, 에러를 보정 하여 입력 신호에 대응되는 디지털 형태의 출력 신호를 제공하는 디지털 보정부를 포함하되, 다수의 스테이지는 제1 기준 전압을 동일하게 제공받고, 다수의 스테이지 중 적어도 하나는 제1 기준 전압과 다른 제2 기준 전압을 제공받고, 다수의 스테이지 중 적어도 하나는 레지듀 아날로그 신호를 샘플링하는 다수의 유닛 커패시터를 포함하되, 다수의 유닛 커패시터 중 적어도 하나는 제2 기준 전압과 커플링된다.
상기 과제를 달성하기 위한 본 발명의 다른 태양에 따른 파이프라인 아날로그-디지털 컨버터는 캐스케이드 형태로 연결된 제1 내지 제n 스테이지(n은 자연수)를 포함하되, 제2 내지 제n-1 스테이지 각각은 이전 스테이지에서 제공된 이전 레지듀 아날로그 신호에 응답하여, 양자화된 값에 대응하는 디지털 신호를 제공하는 서브 아날로그-디지털 컨버터와, 이전 레지듀 아날로그 신호와 디지털 신호를 이용하여, 현재 레지듀 아날로그 신호를 제공하는 MDAC를 포함하고, 현재 레지듀 아날로그 신호의 스윙 범위는 이전 레지듀 아날로그 신호의 스윙 범위 이하이다.
상기 다른 과제를 달성하기 위한 본 발명의 일 태양에 따른 파이프라인 아날로그-디지털 컨버터의 구동 방법은 컨버터부에서 아날로그 형태의 입력 신호를 제공받아, 상기 입력 신호를 양자화하여 양자화된 값들에 대응되는 다수의 디지털 신호를 제공하고, 디지털 보정부에서 상기 다수의 디지털 신호를 제공받아, 에러를 보정하여 상기 입력 신호에 대응되는 디지털 형태의 출력 신호를 제공하는 것을 포함하되, 컨버터부는 캐스케이드 형태로 연결된 제1 내지 제n 스테이지(n은 자연수)를 포함하고, 제2 내지 제n-1 스테이지 각각은 이전 스테이지에서 제공된 이전 레 지듀 아날로그 신호에 응답하여, 양자화된 값에 대응하는 디지털 신호를 제공하는 서브 아날로그-디지털 컨버터와, 이전 레지듀 아날로그 신호와 디지털 신호를 이용하여, 현재 레지듀 아날로그 신호를 제공하는 MDAC를 포함하고, 현재 레지듀 아날로그 신호의 스윙 범위는 이전 레지듀 아날로그 신호의 스윙 범위 이하이다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상기한 바와 같은 파이프라인 아날로그-디지털 컨버터 및 그의 구동 방법은 저전력 고해상도를 가지는 파이프라인 아날로그-디지털 컨버터 및 그의 구동 방법을 제공할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 7을 참조하여, 본 발명의 일 실시예에 따른 파이프라인 아날로그-디지털 컨버터에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 파이프라인 아날로그-디지털 컨버터의 블록도이다. 본 발명의 일 실시예에서는 설명의 편의를 위하여, 아날로그 형태의 입력 신호에 응답하여 12 비트(bit)의 디지털 형태의 출력 신호를 제공하는 5개의 스테이지를 포함하는 파이프라인 아날로그-디지털 컨버터를 예로 드나, 이에 제한되는 것은 아니다.
도 1을 참조하면, 본 발명의 실시예에 따른 파이프라인 아날로그-디지털 컨버터는 아날로그 형태의 입력 신호(Ain)에 응답하여 디지털 형태의 출력 신호(Dout)를 제공하며, 컨버터부(100) 및 디지털 보정부(200)를 포함한다.
컨버터부(100)는 입력 신호(Ain)에 응답하여 다수의 디지털 신호(D1~D5)를 디지털 보정부(200)에 제공할 수 있다. 여기서 컨버터부(100)는 다수의 스테이지(1st STAGE~5th STAGE)를 포함하며, 각 스테이지(1st STAGE~5th STAGE)에는 동일한 제1 기준 전압이 제공될 수 있다.
마지막 스테이지(5th STAGE)를 제외한 각 스테이지(1st STAGE~4th STAGE)는 MDAC(Multiplying Digital to Analog Converter) 및 서브 아날로그-디지털 컨버터(sub analog-digital converter)를 포함한다.
제1 스테이지(1st STAGE)는 입력 신호(Ain)를 제공받아, m비트의 제1 디지털 신호(D1) 및 제1 레지듀(residue) 아날로그 신호(A1)를 제공하며, 제1 서브 아날로그-디지털 컨버터(SUB ADC1) 및 제1 MDAC(MDAC1)를 포함한다.
제1 서브 아날로그-디지털 컨버터(SUB ADC1)는 입력 신호(Ain)에 응답하여 양자화된 값에 대응되는 m비트의 제1 디지털 신호(D1)를 제1 MDAC(MDAC1) 및 디지털 보정부(200)에 제공할 수 있다. 제1 서브 아날로그-디지털 컨버터(SUB ADC1)는 예컨대 2m-1개의 비교기(comparator)를 포함하는 플래시 아날로그-디지털 컨버터(flash ADC)일 수 있다.
제1 MDAC(MDAC1)은 제1 디지털 신호(D1)가 컨버팅된 아날로그 신호와 입력 신호(Ain)를 비교하고, 그 차를 증폭하여 제1 레지듀 아날로그 신호(A1)로 제2 스테이지(2nd STAGE)에 제공할 수 있다.
이하 도 2 내지 도 4를 참조하여, 본 발명의 일 실시예에 따른 제1 MDAC의 구체적인 회로를 설명한다.
도 2는 본 발명의 일 실시예에 따른 파이프라인 아날로그-디지털 컨버터의 제1 MDAC의 예시적인 회로도이다. 도 3은 본 발명의 일 실시예에 따른 파이프라인 아날로그-디지털 컨버터의 제1 MDAC의 예시적인 유닛 커패시터의 배열을 나타내는 도면이다. 본 발명의 일 실시예에서는 설명의 편의를 위하여, 3비트의 디지털 신호를 제공받는 제1 MDAC을 예로 드나, 이에 제한되는 것은 아니다.
도 2를 참조하면, 제1 MDAC(MDAC1)은 제1 스위치부(11), 제2 스위치부(13), 다수의 유닛 커패시터(C1~C9), 증폭기(AMP) 및 컨트롤 로직(15)을 포함한다. 제1 MDAC(MDAC1)은 예컨대, 하이 레벨의 제1 클럭 신호(CLK1)를 제공받아 입력 신호(Ain)를 샘플링하고, 예컨대, 하이 레벨의 제2 클럭 신호(CLK2)를 제공받아 제1 디지털 신호(D1)가 컨버팅된 아날로그 신호와 입력 신호(Ain)를 비교하고 그 차를 증폭하여 제1 레지듀 아날로그 신호(A1)로 제공할 수 있다. 여기서 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 중첩되지 않는 신호일 수 있다.
제1 MDAC(MDAC1)은 예컨대, 하이 레벨의 제1 클럭 신호(CLK1)를 제공받아 입력 신호(Ain)를 샘플링할 수 있다. 구체적으로 하이 레벨의 제1 클럭 신호(CLK1)를 제공받아 제1 스위치가 인에이블(enable)되어, 8개의 유닛 커패시터(C1~C8)가 입력 신호(Ain)를 샘플링할 수 있다. 여기서 입력 신호(Ain)를 샘플링할 경우, 스위치(Q1)이 인에이블되어 그라운드(GND)에 커플링될 수 있다.
제1 MDAC(MDAC1)은 예컨대, 하이 레벨의 제2 클럭 신호(CLK2)을 제공받아, 제1 디지털 신호(D1)가 컨버팅된 아날로그 신호와 입력 신호(Ain)를 비교하고 그 차를 증폭하여 제1 레지듀 아날로그 신호(A1)로 제공할 수 있다. 여기서, 증폭된 제1 레지듀 아날로그 신호(A1)를 제공할 경우, 스위치(Q1)는 제2 클럭 신호(CLK2)에 응답하여 디스에이블될 수 있다.
구체적으로 제1 MDAC(MDAC1)의 컨트롤 로직(15)이 제1 디지털 신호(D1)에 응답하여 제2 스위치부(13)를 선택적으로 인에이블시켜, 다수의 유닛 커패시터를 제1 기준 전압(Vref), 그라운드(GND) 또는 피드백(F/B)에 커플링시킬 수 있다.
도 3을 참조하면, 하나의 유닛 커패시터(C9)는 예컨대, 고정된 피드백 유닛 커패시터로서, 항상 피드백(F/B)에 커플링될 수 있으며, 나머지 유닛 커패시터(C1~C8)들은 선택적으로 제1 기준 전압(Vref), 그라운드(GND) 또는 피드백(F/B)에 커플링될 수 있다. 여기서 나머지 8개의 유닛 커패시터(C1~C8) 중 하나는 가변 적 피드백 유닛 커패시터로 사용되어, 파이프라인 아날로그-디지털 컨버터의 선형성을 향상시킬 수 있다.
이에 의해, 제1 MDAC(MDAC1)은 제1 디지털 신호(D1)가 컨버팅된 아날로그 신호와 입력 신호(Ain)를 비교하여, 증폭기(AMP)에서 그 차를 2k (예., 22)배 증폭하여 제1 레지듀 아날로그 신호(A1)로 제공할 수 있다. 여기서 k는 제1 디지털 신호(D1)의 비트수인 m보다 작을 수 있다.
증폭기(AMP)에 요구되는 DC 이득(DC gain)은 일반적으로 하기 수학식 1과 같이 표현될 수 있다.
Figure 112007070181682-pat00001
여기서 2k는 스테이지간 이득(inter-stage gain), Ao는 증폭기(AMP)의 DC 이득, αp는 기생 커패시턴스의 합과 피드백 커패시턴스의 비(ratio of summing node parasitic capacitance to feedback capacitance), 2N은 입력의 정확도(accuracy of input), m은 스테이지 해상도(stage resolution)를 각각 나타낸다. 또한 스테이지의 해상도를 나타내는 m은 스테이지에서 제공되는 디지털 신호의 비트수일 수 있으며, 입력의 정확도를 나타내는 N은 파이프라인 아날로그-디지털 컨버터에서 제공되 는 디지털 출력 신호의 비트수일 수 있다.
그리고 기생 커패시턴스는 피드백 커패시턴스에 비하여 매우 작으므로 αp는 무시하고, 상기 수학식 1을 DC 이득(Ao)에 대하여 정리하면 아래 수학식 2와 같이 표현될 수 있다.
Figure 112007070181682-pat00002
본 발명의 일 실시예에 따른 파이프라인 아날로그-디지털 컨버터가 입력 신호(Ain)에 응답하여 예컨대, 12 비트의 디지털 출력 신호(Dout)를 제공할 경우, 증폭기(AMP)에 요구되는 최소 DC 이득은 6(12+k-m) dB일 수 있다. 즉, 본 발명의 일 실시예에 따른 파이프라인 아날로그-디지털 컨버터는 증폭기(AMP)에서 요구되는 최소의 DC 이득이 m과 k가 같은 경우에 비하여, 6(m-k) dB 정도 작을 수 있다. 예컨대, 본 발명의 일 실시예에 따른 제1 MDAC(MDAC1)의 증폭기(AMP)에 요구되는 최소 DC 이득은 m과 k가 같은 경우에 비하여, 6dB 정도 작을 수 있다.
도 4는 본 발명의 일 실시예에 따른 파이프라인 아날로그-디지털 컨버터의 제1 MDAC의 입출력 전달 특성을 설명하는 도면이다. 여기서 x축은 입력 신호를 나타내며, y축은 출력 신호를 나타낸다.
도 4를 참조하면, 이에 의해 제1 MDAC(MDAC1)의 입출력 전달 특성(input-output transfer characteristic)에서 제1 MDAC(MDAC1)에서 출력되는 제1 레지듀 아날로그 신호(A1)의 스윙(swing) 범위가 제1 MDAC(MDAC1)에 제공되는 입력 신 호(Ain)의 스윙(swing) 범위보다 작은 것을 알 수 있다. 즉, 증폭기(AMP)의 안정적인 출력범위에 제1 레지듀 아날로그 신호(A1)의 스윙 범위를 손실없이 맞추면서도 입력 신호(Ain)의 스윙 범위를 확장(rail to rail) 할 수 있다.
다음으로, 제2 스테이지(2nd STAGE)는 제1 스테이지(1st STAGE)에서 제1 레지듀 아날로그 신호(A1)를 제공받아, 제2 디지털 신호(D2) 및 제2 레지듀 아날로그 신호(A2)를 제공하며, 제2 서브 아날로그-디지털 컨버터(SUB ADC2) 및 제2 MDAC(MDAC2)을 포함한다.
제2 서브 아날로그-디지털 컨버터(SUB ADC2)는 제공된 제1 레지듀 아날로그 신호(A1)에 응답하여 양자화된 값에 대응되는 제2 디지털 신호(D2)를 제2 MDAC(MDAC2) 및 디지털 보정부(200)에 제공할 수 있다. 제2 디지털 신호(D2)는 k+1 비트를 가지며, 2k+2 개의 레벨을 가지는 신호일 수 있다. 예컨대, 제2 디지털 신호(D2)는 3비트를 가지며, 6개의 레벨을 가지는 신호일 수 있다. 여기서 디지털 신호의 각 레벨은 디지털 신호의 각 코드(예., 111, 110 등)에 해당할 수 있다.
여기서 제2 디지털 신호(D2)의 2k+2 개의 레벨 중 2k 개의 레벨은 실제 양자화된 값에 대응되는 신호로 사용되며, 2개의 레벨은 에러 보정용 신호로 사용될 수 있다. 여기서 실제 양자화된 값에 대응되는 신호로 사용되는 2k 개의 레벨은 후술하는 도 7의 노미널 영역(NOMINAL RANGE)일 수 있으며, 에러 보정용 신호로 사용되는 2개의 레벨은 도 7의 보정 영역(ADD1, SUB1)일 수 있다. 예컨대, 제2 디지털 신 호(D2)의 22 개의 레벨은 노미널 영역(NOMINAL RANGE)일 수 있으며, 2개의 레벨은 보정일 수 있다.
또한 제2 서브 아날로그-디지털 컨버터(SUB ADC2)는 예컨대, 2k+1 개의 비교기를 가지는 플래시 아날로그-디지털 컨버터일 수 있다.
제2 MDAC(MDAC2)은 제2 디지털 신호(D2)가 컨버팅된 아날로그 신호와 제1 레지듀 아날로그 신호(A1)를 비교하고 그 차를 증폭하여 제2 레지듀 아날로그 신호(A2)로 제3 스테이지(3rd STAGE)에 제공할 수 있다.
이하, 도 5 및 도 6을 참조하여, 본 발명의 일 실시예에 따른 제2 MDAC의 구체적인 회로를 설명한다.
도 5는 본 발명의 일 실시예에 따른 파이프라인 아날로그-디지털 컨버터의 제2 MDAC의 예시적인 회로이다. 도 6은 본 발명의 일 실시예에 따른 파이프라인 아날로그-디지털 컨버터의 제2 MDAC의 예시적인 유닛 커패시터의 배열을 나타내는 도면이다.
도 5를 참조하면, 제2 MDAC(MDAC2)은 제1 스위치부(21), 제2 스위치부(23), 다수의 유닛 커패시터(C1~C8), 증폭기(AMP) 및 컨트롤 로직(25)을 포함한다. 제2 MDAC(MDAC2)은 예컨대, 하이 레벨의 제3 클럭 신호(CLK3)을 제공받아 제1 레지듀 아날로그 신호(A1)를 샘플링하고, 예컨대, 하이 레벨의 제4 클럭 신호(CLK4)을 제공받아 제2 디지털 신호(D2)가 컨버팅된 아날로그 신호와 제1 레지듀 아날로그 신호(A1)를 비교하고 그 차를 증폭하여 제2 레지듀 아날로그 신호(A2)로 제공할 수 있다. 여기서 제3 클럭 신호(CLK3)은 상기에서 언급한 제2 클럭 신호(CLK2)와 동일할 수 있다.
제2 MDAC(MDAC2)은 예컨대, 하이 레벨의 제3 클럭 신호(CLK3)를 제공받아, 제1 레지듀 아날로그 신호(A1)를 샘플링할 수 있다. 구체적으로 하이 레벨의 제3 클럭 신호(CLK3)를 제공받아 제1 스위치부(21)가 인에이블되어, 8개의 유닛 커패시터(C1~C8)가 제1 레지듀 아날로그 신호(A1)를 샘플링할 수 있다.
제2 MDAC(MDAC2)은 예컨대, 하이 레벨의 제4 클럭 신호(CLK4)를 제공받아 제2 디지털 신호(D2)가 컨버팅된 아날로그 신호와 제1 레지듀 아날로그 신호(A1)를 비교하고 그 차를 증폭하여 제2 레지듀 아날로그 신호(A2)로 제공할 수 있다.
구체적으로 제2 MDAC(MDAC2)의 컨트롤 로직(25)이 제2 디지털 신호(D2)에 응답하여 제2 스위치부(23)를 선택적으로 인에이블시켜, 다수의 유닛 커패시터(C1~C8)를 제1 기준 전압(Vref), 그라운드(GND) 또는 피드백(F/B)에 선택적으로 커플링시킬 수 있다.
도 6을 참조하면, 다수의 유닛 커패시터(C1~C8) 중 6개의 유닛 커패시터(C2~C7)는 선택적으로 제1 기준 전압(Vref), 그라운드(GND) 또는 피드백(F/B)에 커플링될 수 있으며, 하나의 유닛 커패시터(C8)는 고정된 피드백 유닛 커패시터로서 항상 피드백(F/B)에 커플링될 수 있다. 또한, 마지막 유닛 커패시터(C1)는 예컨대 제2 기준 전압(Vref/2)에 커플링될 수 있으며, 이에 의해 에러 보정용 비트의 오프셋(offset)을 보정할 수 있다. 여기서 제2 기준 전압(Vref/2)은 제1 기준 전압(Vref)의 절반의 크기일 수 있다.
이에 의해, 제2 MDAC(MDAC2)은 제2 디지털 신호(D2)가 컨버팅된 아날로그 신호와 샘플링된 제1 레지듀 아날로그 신호(A1)를 비교하여, 증폭기(AMP)에서 그 차를 2k (예., 22)배 증폭하여 제2 레지듀 아날로그 신호(A2)로 제공할 수 있다.
또한 이에 의해, 제2 스테이지(2nd STAGE)에서 양자화된 아날로그 신호의 크기(quantized DAC analog output)는 제1 스테이지(1st STAGE)의 양자화된 아날로그 신호의 크기와 동일할 수 있다. 예를 들어, 제1 스테이지(1st STAGE) 및 제2 스테이지(2nd STAGE)의 양자화된 아날로그 신호의 크기는 Vref/8로 동일할 수 있다. 본 발명의 일 실시예에서 양자화된 아날로그 신호의 크기는 디지털 신호에서 각 레벨 사이의 크기일 수 있다.
유사하게 제3 스테이지(3rd STAGE)의 제3 서브 아날로그-디지털 컨버터(SUB ADC3)는 제2 레지듀 아날로그 신호(A2)에 응답하여 양자화된 값에 대응되는 제3 디지털 신호(D3)를 제3 MDAC(MDAC3) 및 디지털 보정부(200)에 제공할 수 있다. 또한, 제3 MDAC(MDAC3)은 제3 디지털 신호(D3)가 컨버팅된 아날로그 신호와 제2 레지듀 아날로그 신호(A2)를 비교하고 그 차를 증폭하여 제3 레지듀 아날로그 신호(A3)로 제4 스테이지(4th STAGE)에 제공할 수 있다.
제4 스테이지(4th STAGE)의 제4 서브 아날로그-디지털 컨버터(SUB ADC4)는 제3 레지듀 아날로그 신호(A3)에 응답하여 양자화된 값에 대응되는 제4 디지털 신호(D4)를 제4 MDAC(MDAC4) 및 디지털 보정부(200)에 제공할 수 있다. 또한, 제4 MDAC(MDAC4)은 제4 디지털 신호(D4)가 컨버팅된 아날로그 신호와 제3 레지듀 아날 로그 신호(A3)를 비교하고 그 차를 증폭하여 제4 레지듀 아날로그 신호(A4)로 제5 스테이지(5th STAGE)에 제공할 수 있다.
여기서 제1 내지 제4 스테이지의 양자화된 아날로그 신호의 크기는 동일할 수 있다.
제5 스테이지(5th STAGE)는 제4 레지듀 아날로그 신호(A4)에 응답하여 양자화된 값에 대응되는 제5 디지털 신호(D5)를 디지털 보정부(200)에 제공한다. 제5 스테이지(5th STAGE)는 제1 내지 제4 스테이지(1st STAGE~4th STAGE)와 달리 제5 서브 아날로그-디지털 컨버터(SUB ADC5)만을 포함할 수 있다. 제5 서브 아날로그-디지털 컨버터(SUB ADC5)는 예컨대, 4 비트를 가지며, 10개의 레벨을 가지는 제5 디지털 신호(D5)를 제공할 수 있다. 여기서 제5 디지털 신호(D5)의 8개의 레벨은 실제 양자화된 값에 대응되는 신호로 사용되며, 2개의 레벨은 에러 보정용 신호로 사용될 수 있다. 또한 제5 서브 아날로그-디지털 컨버터(SUB ADC5)는 예컨대 9개의 비교기를 포함하는 플래시 아날로그-디지털 컨버터일 수 있다.
디지털 보정부(200)는 다수의 스테이지(1st STAGE~5th STAGE)에서 다수의 디지털 신호(D1~D5)를 제공받아, 이전 스테이지(예., 1st STAGE)에서 오프셋 에러가 발생하였을 경우 이를 보정하여 아날로그 형태의 입력 신호(Ain)에 대응되는 디지털 형태의 출력 신호(Dout)를 제공한다.
이하 도 1 내지 도 7을 참조하여, 본 발명의 일 실시예에 따른 파이프라인 아날로그-디지털 컨버터의 동작을 설명한다.
도 7은 본 발명의 일 실시예에 따른 파이프라인 아날로그-디지털 컨버터의 코딩 방법을 설명하는 도면이다. 여기서 비교기(3)는 각 스테이지의 각 서브 아날로그-디지털 컨버터에서의 비교기일 수 있다.
도 1 내지 도 7을 참조하면, 제1 스테이지(1st STAGE)에서 입력 신호(Ain)에 응답하여 양자화된 값에 대응되는 3비트의 제1 디지털 신호(D1)를 제공한다. 또한 제1 디지털 신호(D1)가 컨버팅된 아날로그 신호와 입력 신호(Ain)를 비교하고 그 차를 22 배 증폭하여 제1 레지듀 아날로그 신호(A1)로 제2 스테이지(2nd STAGE)에 제공한다.
제2 스테이지(2nd STAGE)는 6개의 레벨을 가지는 3비트의 제2 디지털 신호(D2)를 제공한다. 노미널 영역(NOMINAL RANGE)의 4개의 레벨은 실제 양자화된 값에 대응되는 신호로 사용되며, 보정 영역(ADD1, SUB1)의 2개의 레벨은 에러 보정용 신호로 사용될 수 있다. 여기서 노미널 영역(NOMINAL RANGE)은 이전 스테이지(예컨대, 1st STAGE)에서 오프셋 에러가 없어서 이전 스테이지의 결과를 그대로 사용하는 영역일 수 있다. 또한, 보정 영역(ADD1, SUB1)은 각각 이전 스테이지에 오프셋 에러가 존재할 경우 이를 다음 스테이지(예컨대, 2nd STAGE)에서 이를 감지하여 에러를 보정하는 영역일 수 있다. 예컨대, 제2 스테이지(2nd STAGE)의 MSB(Most Significant Bit)와 제1 스테이지(1st STAGE)의 LSB(Least Significant Bit)를 중첩(interpolation)하여 에러를 보정할 수 있다.
또한 제2 스테이지(2nd STAGE)는 제2 디지털 신호(D2)가 컨버팅된 아날로그 신호와 제1 레지듀 아날로그 신호(A1)를 비교하고 그 차를 22 배 증폭하여 제2 레지 듀 아날로그 신호(A2)로 제3 스테이지(3rd STAGE)에 제공한다. 여기서 제1 스테이지(1st STAGE) 및 제2 스테이지(2nd STAGE)의 양자화된 아날로그 신호의 크기는 같을 수 있다.
유사하게 제3 스테이지(3rd STAGE)는 6개의 레벨을 가지는 3비트의 제3 디지털 신호(D3)를 제공한다. 또한 제3 디지털 신호(D3)가 컨버팅된 아날로그 신호와 제2 레지듀 아날로그 신호(A2)를 비교하고 그 차를 22 배 증폭하여 제3 레지듀 아날로그 신호(A3)로 제4 스테이지(4th STAGE)에 제공한다.
또한 제4 스테이지(4th STAGE)는 6개의 레벨을 가지는 3비트의 제4 디지털 신호(D4)를 제공한다. 또한 제3 디지털 신호(D3)가 컨버팅된 아날로그 신호와 제3 레지듀 아날로그 신호(A3)를 비교하고 그 차를 22 배 증폭하여 제4 레지듀 아날로그 신호(A4)로 제5 스테이지(5th STAGE)에 제공한다.
제5 스테이지(5th STAGE)는 10개의 레벨을 가지는 4비트의 제5 디지털 신호(D5)를 제공한다.
디지털 보정부(200)는 제1 내지 제5 스테이지(1st STAGE~5th STAGE)에서 제1 내지 제5 디지털 신호(D1~D5)를 제공받아, 예컨대, 12 비트의 디지털 형태의 출력 신호(Dout)를 제공할 수 있다.
도 8 및 도 9를 참조하여, 본 발명의 다른 실시예에 따른 파이프라인 아날로그-디지털 컨버터를 설명한다.
도 8은 본 발명의 다른 실시예에 따른 파이프라인 아날로그-디지털 컨버터의 블록도이다. 도 9는 본 발명의 다른 실시예에 따른 파이프라인 아날로그-디지털 컨버터의 코딩 방법을 설명하는 도면이다. 도 1 내지 도 7과 실질적으로 동일한 기능을 하는 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다. 또한 본 발명의 다른 실시예에서는 설명의 편의를 위하여, 아날로그 입력 신호에 응답하여 12 비트의 디지털 출력 신호를 제공하는 4개의 스테이지를 포함하는 파이프라인 아날로그-디지털 컨버터를 예로 드나, 이에 제한되는 것은 아니다.
도 8 및 도 9를 참조하면, 본 발명의 다른 실시예에 따른 파이프라인 아날로그-디지털 컨버터가 본 발명의 일 실시예에 따른 파이프라인 아날로그-디지털 컨버터와 다른 점은, 제1 스테이지(1st STAGE) 뿐만 아니라 제2 스테이지(2nd STAGE)에서도, 상기 수학식 2의 스테이지간 이득을 나타내는 2k에서 k의 값이 스테이지 해상도를 나타내는 m보다 작다는 점이다.
제1 스테이지(1st STAGE)는 입력 신호(Ain)에 응답하여 양자화된 값에 대응되는 4비트의 제1 디지털 신호(D1)를 제공한다. 또한 제1 스테이지(1st STAGE)의 제1 MDAC(MDAC1)은 제1 디지털 신호(D1)가 컨버팅된 아날로그 신호와 입력 신호(Ain)를 비교하고 그 차를 23 배 증폭하여 제2 레지듀 아날로그 신호(A2)로 제2 스테이지(2nd STAGE)에 제공한다. 여기서 제1 서브 아날로그-디지털 컨버터(SUB ADC1)는 예컨대, 15개의 비교기를 가지는 플래시 아날로그-컨버터일 수 있다.
제2 스테이지(2nd STAGE)는 제1 레지듀 아날로그 신호(A1)에 응답하여 양자 화된 값에 대응되는 10개의 레벨을 가지는 4비트의 제2 디지털 신호(D2)를 제공할 수 있다. 여기서 노미널 영역(NOMINAL RANGE)의 8개 레벨은 실제 양자화된 값에 대응되는 신호로 사용되며, 보정 영역(ADD1, SUB1)의 2개 레벨은 에러 보정용 신호로 사용될 수 있다. 제2 서브 아날로그-디지털 컨버터(SUB ADC2)는 예컨대, 9개의 비교기를 포함하는 플래시 아날로그-디지털 컨버터일 수 있다.
또한 제2 스테이지(2nd STAGE)의 제2 MDAC(MDAC2)은 제2 디지털 신호(D2)가 컨버팅된 아날로그 신호와 제1 레지듀 아날로그 신호(A1)를 비교하고 그 차를 22 배 증폭하여 제2 레지듀 아날로그 신호(A2)로 제3 스테이지(3rd STAGE)에 제공한다.
유사하게 제3 스테이지(3rd STAGE)는 제2 레지듀 아날로그 신호(A2)에 응답하여 양자화된 값에 대응되는 6개의 레벨을 가지는 3비트의 제3 디지털 신호(D3)를 제공할 수 있다. 여기서 노미널 영역(NOMINAL RANGE)의 4개 레벨은 실제 양자화된 값에 대응되는 신호로 사용되며, 보정 영역(ADD1, SUB1)의 2개 레벨은 에러 보정용 신호로 사용될 수 있다. 제3 서브 아날로그-디지털 컨버터(SUB ADC3)는 예컨대, 5개의 비교기를 포함하는 플래시 아날로그-디지털 컨버터일 수 있다.
또한 제3 스테이지(3rd STAGE)의 제3 MDAC(MDAC3)은 제3 디지털 신호(D3)가 컨버팅된 아날로그 신호와 제2 레지듀 아날로그 신호(A2)를 비교하고 그 차를 22 배 증폭하여 제3 레지듀 아날로그 신호(A3)로 제4 스테이지(4th STAGE)에 제공한다.
여기서 제1 내지 제3 스테이지(1st STAGE~3rd STAGE)의 양자화된 아날로그 신호의 크기는 동일 할 수 있다.
제4 스테이지(4th STAGE)는 제3 레지듀 아날로그 신호(A3)에 응답하여 양자화된 값에 대응되는 10개의 레벨을 가지는 4비트의 제4 디지털 신호(D4)를 제공할 수 있다. 여기서 노미널 영역(NOMINAL RANGE)의 8개 레벨은 실제 양자화된 값에 대응되는 신호로 사용되며, 보정 영역(ADD1, SUB1)의 2개 레벨은 에러 보정용 신호로 사용될 수 있다. 제4 서브 아날로그-디지털 컨버터(SUB ADC4)는 예컨대, 9개의 비교기를 포함하는 플래시 아날로그-디지털 컨버터일 수 있다.
디지털 보정부(200)는 제1 내지 제4 스테이지(1st STAGE~4th STAGE)에서 제1 내지 제4 디지털 신호(D1~D4)를 제공받아, 에러를 보정하여 디지털 형태의 출력 신호(Dout)로 제공한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 파이프라인 아날로그-디지털 컨버터의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 파이프라인 아날로그-디지털 컨버터의 제1 MDAC의 예시적인 회로도이다.
도 3은 본 발명의 일 실시예에 따른 파이프라인 아날로그-디지털 컨버터의 제1 MDAC의 예시적인 유닛 커패시터의 배열을 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 파이프라인 아날로그-디지털 컨버터의 제1 MDAC의 입출력 전달 특성을 설명하는 도면이다.
도 5는 본 발명의 일 실시예에 따른 파이프라인 아날로그-디지털 컨버터의 제2 MDAC의 예시적인 회로이다.
도 6은 본 발명의 일 실시예에 따른 파이프라인 아날로그-디지털 컨버터의 제2 MDAC의 예시적인 유닛 커패시터의 배열을 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 파이프라인 아날로그-디지털 컨버터의 코딩 방법을 설명하는 도면이다.
도 8은 본 발명의 다른 실시예에 따른 파이프라인 아날로그-디지털 컨버터의 블록도이다.
도 9는 본 발명의 다른 실시예에 따른 파이프라인 아날로그-디지털 컨버터의 코딩 방법을 설명하는 도면이다.
(도면의 주요부분에 대한 부호의 설명)
3: 비교기 11, 21: 제1 스위치부
13, 23: 제2 스위치부 15, 25: 컨트롤 로직
100: 컨버터부 200: 디지털 보정부

Claims (18)

  1. 아날로그 형태의 입력 신호를 제공받고, 상기 입력 신호를 양자화하여 양자화된 값들에 대응되는 다수의 디지털 신호를 제공하는 컨버터부로서, 상기 컨버터부는 상기 다수의 디지털 신호를 각각 출력하는 다수의 스테이지를 포함하고, 상기 다수의 스테이지는 캐스케이드 형태로 연결되고, 상기 각 스테이지는 이전 스테이지로부터 레지듀(residue) 아날로그 신호를 제공받고, 첫번째 스테이지는 아날로그 형태의 입력 신호를 제공받는 컨버터부; 및
    상기 다수의 디지털 신호를 제공받아, 에러를 보정하여 상기 입력 신호에 대응되는 디지털 형태의 출력 신호를 제공하는 디지털 보정부를 포함하되,
    상기 다수의 스테이지는 제1 기준 전압을 동일하게 제공받고,
    상기 다수의 스테이지 중 적어도 하나는 상기 제1 기준 전압과 다른 제2 기준 전압을 제공받고, 상기 다수의 스테이지 중 적어도 하나는 상기 레지듀 아날로그 신호를 샘플링하는 다수의 유닛 커패시터를 포함하되, 상기 다수의 유닛 커패시터 중 적어도 하나는 상기 제2 기준 전압과 커플링된 파이프라인 아날로그-디지털 컨버터.
  2. 제 1항에 있어서,
    상기 다수의 스테이지 중 적어도 하나는 상기 다수의 유닛 커패시터 중 적어도 하나는 상기 입력 신호와 무관하게 상기 제2 기준 전압과 커플링된 아날로그-디 지털 컨버터.
  3. 제 1항에 있어서,
    상기 컨버터부의 마지막 스테이지를 제외한 각 스테이지는 이전 스테이지에서 제공된 이전 레지듀 아날로그 신호 또는 상기 입력 신호에 응답하여 양자화된 값에 대응되는 m비트의 디지털 신호를 제공하는 서브 아날로그-디지털 컨버터와
    상기 m 비트의 디지털 신호가 컨버팅된 아날로그 신호와 상기 이전 레지듀 아날로그 신호 또는 상기 입력 신호의 차를 2k 배 증폭하여, 현재 레지듀 아날로그 신호를 제공하는 MDAC을 포함하되,
    상기 m은 상기 k보다 큰 파이프라인 아날로그-디지털 컨버터.
  4. 제 3항에 있어서,
    상기 2k 배 증폭된 레지듀 아날로그 신호를 제공받는 스테이지의 서브 아날로그-디지털 컨버터는 2k+1 개의 비교기를 포함하는 파이프라인 아날로그-디지털 컨버터.
  5. 제 3항에 있어서,
    상기 2k 배 증폭된 레지듀 아날로그 신호를 제공받는 스테이지의 MDAC은 적 어도 2m 개의 유닛 커패시터를 포함하는 파이프라인 아날로그-디지털 컨버터.
  6. 제 3항에 있어서,
    상기 2k 배 증폭된 레지듀 아날로그 신호를 제공하는 현재 스테이지의 양자화된 아날로그 신호의 크기는 상기 2k 배 증폭된 레지듀 아날로그 신호를 제공받는 다음 스테이지의 양자화된 아날로그 신호의 크기가 동일한 파이프라인 아날로그-디지털 컨버터.
  7. 제 1항에 있어서,
    상기 제2 기준 전압은 상기 제1 기준 전압의 절반인 파이프라인 아날로그-디지털 컨버터.
  8. 캐스케이드 형태로 연결된 제1 내지 제n 스테이지(n은 자연수)를 포함하되,
    상기 제2 내지 제n-1 스테이지 각각은
    이전 스테이지에서 제공된 이전 레지듀 아날로그 신호에 응답하여, 양자화된 값에 대응하는 디지털 신호를 제공하는 서브 아날로그-디지털 컨버터와,
    상기 이전 레지듀 아날로그 신호와 상기 디지털 신호를 이용하여, 현재 레지듀 아날로그 신호를 제공하는 MDAC를 포함하고,
    상기 현재 레지듀 아날로그 신호의 스윙 범위는 상기 이전 레지듀 아날로그 신호의 스윙 범위 이하인 파이프라인 아날로그-디지털 컨버터.
  9. 제 8항에 있어서,
    상기 제1 스테이지는 아날로그 형태의 입력 신호에 응답하여, 양자화된 값에 대응하는 디지털 신호를 제공하는 서브 아날로그-디지털 컨버터와
    상기 입력 신호 와 상기 디지털 신호를 이용하여, 레지듀 아날로그 신호를 제공하는 MDAC을 포함하는 파이프라인 아날로그-디지털 컨버터.
  10. 제 9항에 있어서,
    상기 제j 스테이지(1≤j<n, j는 자연수)의 상기 서브 아날로그-디지털 컨버터는 m 비트의 디지털 신호를 제공하고,
    상기 MDAC은 상기 m 비트의 디지털 신호가 컨버팅된 아날로그 신호와 상기 이전 레지듀 아날로그 신호 또는 상기 입력 신호의 차를 2k 배 증폭하여, 현재 레지듀 아날로그 신호를 제j+1 스테이지에 제공하되,
    상기 m은 상기 k보다 큰 파이프라인 아날로그-디지털 컨버터.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    상기 제j 스테이지의 상기 서브 아날로그-디지털 컨버터는 2m-1 개의 비교기를 포함하며,
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    상기 제1 내지 제n 스테이지는 동일한 제1 기준 전압을 제공받는 파이프라인 아날로그-디지털 컨버터.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    상기 제h 스테이지(1<h<n, h는 자연수)의 MDAC의 다수의 유닛 커패시터 중 하나는 상기 레지듀 아날로그 신호와 무관하게 상기 제1 기준 전압과 다른 제2 기준 전압을 더 제공받는 파이프라인 아날로그-디지털 컨버터.
  14. 삭제
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