CN108075776A - 复合型模数转换器 - Google Patents
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Abstract
本发明涉及一种复合型模数转换器的设计,包括两级流水线型模数转换器、逐次逼近型模数转换器,其中所述两级流水线型模数转换器的输入端接需要转换的模拟输入信号,输出的是冗余放大信号,所述两级流水线型模数转换器用于对输入模拟信号进行前N位的模数转换,并将转换后的信号与原始输入信号进行取差和放大得到冗余信号输出给后面的逐次逼近型模数转换器;所述的逐次逼近型模数转换器是接收前端两级流水线型模数转换器的输出冗余信号,并根据冗余信号的结果来进行剩下位数的模数转换。本发明复合型模数转换器利用流水线式模数转换器和逐次逼近式模数转换器实现模数转换,在保证速度和精度的同时实现了更低的功耗消耗,节省了大量的芯片面积。
Description
技术领域
本发明涉及微电子技术领域,特别涉及一种复合型模数转换器。
背景技术
模数转换器(ADC)可以实现将模拟信号转换成数字信号的功能,目前常用的结构有快闪型(Flash型)ADC、流水线型ADC、过采样性ADC,逐次逼近型ADC等。由于它们速度、分辨率、面积和功耗的不同,应用领域也各不相同。
其中,流水线型ADC采用多级结构流水线工作原理,在保证中高速度和分辨率的前提下,可以把功耗和面积做得比Flash小的多。
逐次逼近型ADC是是功耗和面积最具优势的一款ADC,但由于其工作过程是一位一位的进行转换使其精度和速度之间存在着严重的冲突,导致在保证速度的前提下精度做不上去,在保证精度的前提下速度做不上去。
以一款11bit 300M的流水线型ADC为例实现上述指标,如图1所示,假设每级实现3bit的转换精度,则实现11bit的精度需要5级级联来实现,则需要4个运放、35个比较器和一些电容与逻辑电路。
逐次逼近型ADC为例实现上述指标,首先要实现300M的转换速度和11bit精度则逐次逼近型ADC每一位转换的速度要在33GHz这个很难实现,其次实现11bit精度的话,如图2所示,逐次逼近型ADC中的子模块电容式数模转换器(CDAC)中需要包含全差分的两排电容阵列,其中每排电容阵列中有1024个单位电容这样两排就需要2048个单位电容,这在功耗和面积上也是很难实现的。
因此,上述方法单独用流水线式ADC和逐次逼近式ADC都需要消耗大量的功耗和面积,使得达到这样性能的ADC的设计成本大大提高。
发明内容
本发明所要解决的技术问题在于提供一种具有高速度、高分辨率、低功耗,同时又占有较小芯片面积的模数转换器,满足现代通信技术发展的要求。
为解决上述问题,本发明提出了一种复合型模数转换器,
流水线式ADC结构电路,其中包含两级,每一级的结构都是相同的都含有子模数转换器和MDAC两部分组成,其中不包含采样保持电路,因为子模数转换器和MDAC中都已包含采样功能,工作过程是:第一级首先采样输入信号,子模数转换器对输入信号进行粗量化,得到第一级的三位数字码信号,第一级的MDAC将根据转换的数字码结果和原始出入信号进行减法,得到差值在将余量进行余量放大得到最后送给下一级的余量放大信号一边处理剩下的位数。
当余量放大信号被送到流水线式ADC的第二级后重复第一级的工作过程将输出三位数字码,而此时输出的余量放大信号则是被送到逐次逼近ADC中,而第一部分5位输出结果则是由流水线型ADC的两级中的三位数字输出经过一个数字校正数字电路来校正比较器的失调等一些非理想因素,数字校正电路主要是将结果错位相加得到最后的5位数字输出结果。
第一部分的输出冗余放大信号送入逐次逼近型ADC进行剩下六位的转换。最后将第一部分和第二部分两部分处理的总的数字信号进行锁存等待全部转换结束后,通过统一的时钟同时输出总的转换结果。
整个ADC的两部分工作时是流水式工作的,整个ADC的转换速度取决于最后一级的逐次逼近型ADC的转换时间,所以这样大大提高了速度,同时又保证了很高的精度、很小的面积和很低的功耗。
附图说明
图1是现有流水线型ADC实现目标参数的结构框图。
图2是现有逐次逼近型ADC中实现目标参数的CDAC模块电路图。
图3本发明实施例中提出的复合型模数转换器整体的结构框图。
图4本发明实施例中复合型模数转换器工作的时序图。
具体实施方式
现结合实施例、附图对本发明做进一步描述:
本发明所述复合型模数转换器结合流水线型ADC和逐次逼近ADC各自的优点形成一种新型的复合型模数转换器,通过对结构适当的优化利用本发明提出的hybrid ADC结构主要包含2级流水线型ADC、6bit逐次逼近ADC和数字控制逻辑三部分。其中流水线型ADC由Flash ADC、包含减法和倍乘运算的MDAC构成,逐次逼近型ADC由比较器、CDAC和数字逻辑部分等部分组成。内部结构优化上采用全动态低功耗比较器和无偏置的低功耗小面积的运算放大器结构来优化电路,从而在保证速度、分辨率的前提下大大降低面积和功耗。
本发明在达到相同设计指标300M的速度和11bit的精度的条件下,与前面结构对比,利用本发明中的复合型ADC结构所需的运放个数是2个;所需比较器的个数是15个比较器,电容阵列总电容Ctotal=64C0,与前两种对比相当于节省了20个比较器和三个运放,电容阵列面积减小了1984个单位电容,仅为11位SAR ADC电容阵列面积的1/32,从而使在取得相同精度和速度的情况下功耗和面积大大降低。
本实施例为一个精度为11位、速度可达300MHz的一个复合型ADC,整体结构框图,如图3所示。该模数转换器一共包括两部分,第一部分包括每级相同的两级流水线式ADC,第二部分只是一级的逐次逼近ADC。其中第一部分中两级结构相同都包含比较器、编码器、D触发器、开关电容电路、运算放大器等,但每级中的模块参数性能可以逐级递减,并且为了减小比较器失调带来的误差影响,因为有校正结构所以比较器可以采用全动态锁存比较器结构以减小静态功耗,每级实际采用25位每级,使用7个比较器,当前两级都转换结束后,将最后的两个25位转换结果送到数字校正中进行校正。
对于第一部分除了上述外最关键的部分也是功耗最大的部分是运算放大器部分,它几乎占整个功耗的一半左右,所以本发明中减少了3个运放的需求是节省了大半的功耗,运放的设计中最主要的是保证一定的增益、带宽和建立时间,其中为了减小增益误差要尽量增大运放的增益,而保证速度则需要保证一定的带宽需求。
其中第二部分中的单级的逐次逼近型ADC中包含比较器、数模转换器、实现搜索算法的数字逻辑、开关电路等。其中比较器的设计要与第一部分不同,因为本级中的比较器失调不能得到后续的校正只能通过设计来满足一定的精度要求,所以本级中的比较器一般采用带预防大的结构。
数模转换器首选的为电容式数模转换器(即CDAC结构),他的优点是匹配性好,功耗低,几乎没有静态功耗,但电容比例不应做的太大,以避免匹配性能的降低,因此本级只转换6位的精度使电容比例最大在64/1以内。
本实施例中第一部分的输出通过冗余放大器输出给第二级,以保证整个工作过程是流水式工作,整个转换周期只取决于最后一级的速度。
本实施例中整个电路的工作过程的时序图,分为三个步骤,一次输入信号的值分别在三个转换阶段后完成整体转换过程并输出最后的转换结果,具体步骤如下:
如图4所示,第一级流水线式ADC工作的时钟包括:参考采样时钟clkr_f1、输入采样时钟clki_f1、比较器比较时钟clkc_f1、比较器输出结果Q/QB1、MDAC减法倍乘时钟clka_m1、第一级数字输出结果dout1,第一个时钟周期:第一级流水线式ADC工作过程为在clkr_f1来到后子flash ADC的采样开关电容电路采样参考电压信号,采样结束后等待clki_f1信号采样需要被转换的原始输入信号vin,两个时钟过后clkc_f1到来得到一次比较结果,即Q/QB1,结果即为要得到的第一级7位温度计码。
这(三位数字输出码)7位温度计码通过编码电路得到第一级的3位二进制码数字输出,即为ADC的部分有效数字输出,时钟clka_m1来到后MDAC根据三位数字码对应的模拟电压来完成与原始输入信号的减法和倍乘功能,最后得到冗余放大信号送到下一级。
第二个时钟周期:第二级流水线式ADC接收第一级的余量放大信号作为输入。同时第一级流水式ADC开始对输入信号vin的第二个采样值进行第一部分的量化。
第二级的工作过程与第一级相近,时钟信号与第一级相位相反。
首先对余量信号进行粗量化得到三位的数字输出,根据数字输出结果送到MDAC中,得到余量放大信号,同时当两级流水线式ADC的结果都输出后被送到数字校正逻辑电路中进行校正,校正后得到目标的5位数字输出码。
第三个时钟周期:第二级流水线式ADC的余量放大信号送入第三级的SAR ADC,同时第二级流水线式ADC开始对输入信号vin的第二个采样值进行第二部分的量化。第三级的输入信号是第二级的冗余放大信号,只有这样才能保证第三级处理的是低六位的位数,使整个模数转换器工作是并行的流水工作,不受前面几级速度的限制。
本发明中逐次逼近型模数转换器的采样是通过CDAC来完成的。
输入信号首先被CDAC采样保持,同时输入信号被送到比较器的输入端,等到比较器比较时钟来到后得到初次的比较的数字码,该数字码经过数字逻辑反馈到CDAC上,控制CDAC上的开关阵列,实现一个DAC的功能将数字逻辑中得到的数字码转换成模拟电压信号再次与输入信号进行比较,实现下一位的量化。
如此反复6次,最后得到6位的量化数字码,通过数字控制逻辑锁存输出,经过一定的延迟与前面两级的结果同时输出得到最后的11位量化结果,至此完成一次输入数据的全部量化。
本实施例复合型ADC的整个工作过程中,三个量化过程是同时进行的,只是量化的输入值不同,第一级流水线式ADC量化的是最新采样的输入值,第二级流水线式ADC量化的前一个周期第一级的余量放大信号,第三级SAR ADC量化的是前一个周期第二级的余量放大信号,只有第三级量化完成才能得到完整的量化结果。
所以本实施例复合型ADC从第三个时钟周期开始每周期输出11位的量化数字码,是一个并行的量化过程,提高转换速度。
另本实施例复合型ADC每一级量化采用相同的时钟周期,整体的时钟周期由三级中最大的量化时间决定,由于SAR ADC的量化时间最大,故本实施例复合型ADC的时钟周期由第三级SAR ADC的量化时间决定。
以上仅为本发明的优选实施例,并不用于限定本发明。对于本领域的技术人员来说,本发明可以有各种更改和变化。凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。
Claims (4)
1.一种复合型模数转换器,其特征在于,包括:两级流水线型模数转换器、逐次逼近型模数转换器,其中所述两级流水线型模数转换器的输入端接需要转换的模拟输入信号,输出的是冗余放大信号;
所述两级流水线型模数转换器用于对输入模拟信号进行前N位的模数转换,并将转换后的信号与原始输入信号进行取差和放大得到冗余信号输出给后面的逐次逼近型模数转换器;
所述的逐次逼近型模数转换器是接收前端两级流水线型模数转换器的输出冗余信号,并根据冗余信号的结果来进行剩下位数的模数转换。
2.根据权利要求1所述的复合型模数转换器,其特征在于,所述复合型模数转换器包含流水线型模数转换器的特性,整个模数转换周期取决于逐次逼近型转换器的周期。
3.根据权利要求1所述的复合型模数转换器,其特征在于,在保证同样速度和精度的情况下,比仅用逐次逼近型转换器节省了1984个单位电容,电容面积上减小到传统结构的1/32。
4.根据权利要求1所述的复合型模数转换器,其特征在于,在保证同样速度和精度的情况下,比仅用流水线转换器结构实现节省3个运放和14个比较器,相当于节省了1/3的功耗和面积。
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