CN110137261A - 薄膜晶体管及其制备方法、阵列基板和显示装置 - Google Patents

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Abstract

提供一种薄膜晶体管及其制备方法、阵列基板和显示装置。所述薄膜晶体管形成在衬底基板上，包括：源极；漏极；半导体有源层，该半导体有源层包括非晶硅部和多个多晶硅部，其中，多个多晶硅部中的至少一部分位于所述源极和所述漏极之间，并且每一个多晶硅部沿薄膜晶体管的沟道的长度方向的长度大于该多晶硅部沿所述薄膜晶体管的沟道的宽度方向的宽度。

Description

薄膜晶体管及其制备方法、阵列基板和显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种薄膜晶体管及其制备方法、阵列基板和显示装置。
背景技术
随着液晶显示技术的发展，对薄膜晶体管(Thin Film Transistor，简称为TFT)半导体层的电子迁移率要求越来越高，低温多晶硅薄膜晶体管(Low Temperature Poly-silicon Thin Film Transistor，简称为LTPS TFT)应运而生，由于低温多晶硅薄膜晶体管迁移率高，同时可以在较低温条件(低于600℃)下制备，因此逐渐被广泛地应用于包括电脑、手机等在内的各种电子显示装置中。
在目前的低温多晶硅薄膜晶体管中，通常通过提高源极和漏极之间的电子迁移率来提高开态电流，当低温多晶硅薄膜晶体管处于关态时，漏电流会相应增大。因此，目前的低温多晶硅薄膜晶体管不能同时保证TFT的开态电流较大且漏电流较小。
发明内容
为了解决上述问题的至少一个方面，本公开实施例提供一种薄膜晶体管及其制备方法、阵列基板和显示装置。
在一个方面，提供一种薄膜晶体管，形成在衬底基板上，包括：
源极；
漏极；
半导体有源层，该半导体有源层包括非晶硅部和多个多晶硅部，
其中，每一个多晶硅部的至少一部分位于所述源极和所述漏极之间，并且每一个多晶硅部沿薄膜晶体管的沟道的长度方向的长度大于该多晶硅部沿所述薄膜晶体管的沟道的宽度方向的宽度。
可选地，所述多个多晶硅部沿所述薄膜晶体管的沟道的宽度方向间隔分布。
可选地，所述多个多晶硅部包括沿所述薄膜晶体管的沟道的宽度方向间隔分布的3个以上多晶硅部。
可选地，所述非晶硅部包括设置在间隔分布的多个多晶硅部之间的第一非晶硅子部。
可选地，所述非晶硅部和所述多个多晶硅部位于同一层，以形成第一子半导体层。
可选地，所述半导体有源层还包括第二子半导体层，所述第二子半导体层包括非晶硅，所述第二子半导体层设置在所述第一子半导体层与所述源极和所述漏极所在的源漏极层之间。
可选地，所述源极和所述漏极在所述衬底基板上的正投影与所述多个多晶硅部在所述衬底基板上的正投影不重叠。
可选地，所述薄膜晶体管还包括：欧姆接触层，所述欧姆接触层设置在所述第二子半导体层与所述源极和所述漏极所在的源漏极层之间。
可选地，所述源极和所述漏极在所述衬底基板上的正投影与所述非晶硅部在所述衬底基板上的正投影至少部分重叠。
可选地，所述第二子半导体层在所述衬底基板上的正投影覆盖所述多个多晶硅部在所述衬底基板上的正投影。
可选地，所述薄膜晶体管为底栅型薄膜晶体管或顶栅型薄膜晶体管。
在另一方面，还提供一种阵列基板，包括：
衬底基板；和
形成在所述衬底基板上的多个薄膜晶体管，所述多个薄膜晶体管中的至少一个为上述的薄膜晶体管。
在又一方面，还提供一种显示装置，包括上述的阵列基板。
在再一方面，还提供一种薄膜晶体管的制备方法，包括：
在衬底基板上形成第一非晶硅薄膜；
对第一非晶硅薄膜进行晶化处理，使第一非晶硅薄膜中的部分非晶硅转变为多晶硅，以形成包括非晶硅部和多个多晶硅部的半导体有源层；和
在形成有半导体有源层的衬底基板上形成源极和漏极，
其中，每一个多晶硅部中的至少一部分位于所述源极和所述漏极之间，并且每一个多晶硅部沿薄膜晶体管的沟道的长度方向的长度大于该多晶硅部沿所述薄膜晶体管的沟道的宽度方向的宽度。
可选地，所述多个多晶硅部沿所述薄膜晶体管的沟道的宽度方向间隔分布。
可选地，所述多个多晶硅部包括沿所述薄膜晶体管的沟道的宽度方向间隔分布的3个以上多晶硅部。
可选地，所述非晶硅部包括设置在间隔分布的多个多晶硅部之间的第一非晶硅子部。
可选地，形成包括非晶硅部和多个多晶硅部的半导体有源层还包括：
在衬底基板上形成第二非晶硅薄膜；和
对第二非晶硅薄膜执行构图工艺，以形成第二子半导体层，
其中，所述第二子半导体层在所述衬底基板上的正投影覆盖所述多个多晶硅部在所述衬底基板上的正投影。
可选地，所述源极和所述漏极在所述衬底基板上的正投影与所述多个多晶硅部在所述衬底基板上的正投影不重叠。
可选地，在形成有半导体有源层的衬底基板上形成源极和漏极包括：
在衬底基板上形成离子掺杂的非晶硅薄膜；
在形成有离子掺杂的非晶硅薄膜的衬底基板上形成源漏极金属层；和
通过一次构图工艺对离子掺杂的非晶硅薄膜和源漏极金属层进行处理，以形成欧姆接触层、源极和漏极。
通过使薄膜晶体管的半导体有源层同时包括多晶硅和非晶硅，当薄膜晶体管处于导通状态时，在高迁移率的多晶硅的影响下，源极和漏极之间的电子移动速度增加，使得开态电流较大；同时，当薄膜晶体管处于截止状态时，在低迁移率的非晶硅的影响下，源极和漏极之间的电阻率增加，进而降低了源极和漏极之间的电子移动速度，使得漏电流减小。
附图说明
通过下文中参照附图对本发明所作的描述，本发明的其它目的和优点将显而易见，并可帮助对本发明有全面的理解。
图1为根据本公开实施例的薄膜晶体管的平面图；
图2是根据本公开实施例的薄膜晶体管沿图1中的线AA’截取的剖视图；
图3是根据本公开实施例的薄膜晶体管沿图1中的线BB’截取的剖视图；
图4是根据本公开实施例的薄膜晶体管的平面图，其中多晶硅部在衬底基板上的正投影为椭圆形；
图5是根据本公开实施例的薄膜晶体管的剖视示意图，其中该薄膜晶体管为顶栅型薄膜晶体管；
图6是根据本公开另一实施例的薄膜晶体管的平面图；
图7是根据本公开另一实施例的薄膜晶体管沿图6中的线AA’截取的剖视图；
图8是根据本公开另一实施例的薄膜晶体管沿图6中的线BB’截取的剖视图；
图9是根据本公开实施例的阵列基板的示意图；
图10是根据本公开另一实施例的阵列基板的示意图；
图11是根据本公开实施例的显示装置的示意图；
图12A～12G是根据本公开实施例的薄膜晶体管的制备方法的一些步骤被执行后形成的结构的示意图；
图13A～13C是根据本公开另一实施例的薄膜晶体管的制备方法的一些步骤被执行后形成的结构的示意图；和
图14A～14B是根据本公开实施例的薄膜晶体管的制备方法中形成半导体有源层的步骤被执行后形成的结构的示意图。
需要注意的是，为了清晰起见，在用于描述本发明的实施例的附图中，层、结构或区域的尺寸可能被放大或缩小，即这些附图并非按照实际的比例绘制。
具体实施方式
下面通过实施例，并结合附图，对本发明的技术方案作进一步具体的说明。在说明书中，相同或相似的附图标号指示相同或相似的部件。下述参照附图对本发明实施方式的说明旨在对本发明的总体发明构思进行解释，而不应当理解为对本发明的一种限制。
另外，在下面的详细描述中，为便于解释，阐述了许多具体的细节以提供对本披露实施例的全面理解。然而明显地，一个或多个实施例在没有这些具体细节的情况下也可以被实施。
图1为根据本公开实施例的薄膜晶体管的平面图，图2是根据本公开实施例的薄膜晶体管沿图1中的线AA'截取的剖视图，图3是根据本公开实施例的薄膜晶体管沿图1中的线BB’截取的剖视图。需要说明的是，图1并不是严格地按照俯视图的原则绘制，以清楚示出栅极、半导体有源层、源极、漏极之间的位置关系。结合图1-3所示，根据本公开实施例的薄膜晶体管10可以形成在衬底基板30上，薄膜晶体管10可以包括源极11、漏极12、栅极13以及半导体有源层20。
可以理解，半导体有源层位于源极和漏极之间的区域，即在图2中由附图标记A1表示的区域，可以称为薄膜晶体管导通后形成的沟道。如图1所示，沟道A1的长度L为源极11和漏极12之间的距离，沟道A1的宽度W为源极11或漏极12与半导体有源层20重叠部分的宽度。
如图所示，半导体有源层20包括非晶硅部201和多晶硅部202。非晶硅部201由非晶硅构成，多晶硅部202由多晶硅构成。在图示的实施例中，多晶硅部202整***于源极11和漏极12之间的区域中，即完全位于沟道A1中。在其它实施例中，多晶硅部202的至少一部分位于源极11和漏极12之间的区域中，即部分位于沟道A1中。
在该实施例中，半导体有源层同时包括多晶硅和非晶硅，当薄膜晶体管处于导通状态时，在高迁移率的多晶硅的影响下，源极和漏极之间的电子移动速度增加，使得开态电流较大；同时，当薄膜晶体管处于截止状态时，在低迁移率的非晶硅的影响下，源极和漏极之间的电阻率增加，进而降低了源极和漏极之间的电子移动速度，使得漏电流减小。
可选地，半导体有源层20包括多个多晶硅部202，在图示的实施例中，半导体有源层20包括4个多晶硅部202。在其它实施例中，半导体有源层20包括3个多晶硅部202，或者，半导体有源层20可以包括5个以上多晶硅部202。在本公开的实施例中，半导体有源层20包括3个以上多晶硅部202。在图示的实施例中，每一个多晶硅部202整***于源极11和漏极12之间的区域中，即完全位于沟道A1中。在其它实施例中，每一个多晶硅部202的至少一部分位于源极11和漏极12之间的区域中，即部分位于沟道A1中。在薄膜晶体管的半导体有源层中设置3个以上多晶硅部，当薄膜晶体管被导通时，每一个多晶硅部构成了例如电子的载流子的导通路径，载流子可以通过多个由多晶硅形成的导通路径从源极移动至漏极，能够保证载流子的迁移率较高，从而使得薄膜晶体管的开态电流较大。
如图1所示，每一个多晶硅部202沿薄膜晶体管的沟道的长度方向(L方向)的长度L1大于该多晶硅部202沿薄膜晶体管的沟道的宽度方向(W方向)的宽度W1。例如，对于一个多晶硅部202，其长度L1与宽度W1的比值可以大于等于2∶1，例如，3∶1，5∶1，10∶1等。通过设置每一个多晶硅部的长度大于该多晶硅部的宽度，特别地，通过设计每一个多晶硅部的长度与宽度的比值大于等于2∶1，可以实现沿薄膜晶体管的沟道的宽度方向设置足够多的多晶硅部，例如，沿薄膜晶体管的沟道的宽度方向设置3个以上的多晶硅部，从而能够确保薄膜晶体管的开态电流较大。
如图1所示，每一个多晶硅部202在衬底基板30上的正投影为长方形，长方形的长边平行于沟道的长度方向，长方形的短边平行于沟道的宽度方向。可选地，如图4所示，每一个多晶硅部202在衬底基板30上的正投影可以为椭圆形，椭圆形的长轴平行于沟道的长度方向，椭圆形的短轴平行于沟道的宽度方向。还可选地，每一个多晶硅部202在衬底基板30上的正投影可以为圆角矩形，圆角矩形的长边平行于沟道的长度方向，圆角矩形的短边平行于沟道的宽度方向。这样，有利于通过构图工艺形成多个多晶硅部，便于薄膜晶体管的制造。
在本公开的实施例中，薄膜晶体管的半导体有源层包括多个条状的多晶硅部，每一个条状的多晶硅部沿沟道的长度方向延伸，当薄膜晶体管被导通时，例如电子的载流子可以通过多个条状的多晶硅部从源极移动至漏极，能够保证载流子的迁移率较高，从而使得薄膜晶体管的开态电流较大。而且，薄膜晶体管的半导体有源层包括沿沟道的宽度方向间隔分布的3个以上多晶硅部，可以使得薄膜晶体管的开态电流较大。
可选地，每一个多晶硅部202沿薄膜晶体管的沟道的长度方向(L方向)的长度L1均小于源极11和漏极12之间的距离，即，小于沟道A1的长度L。每一个多晶硅部202沿薄膜晶体管的沟道的宽度方向(W方向)的宽度W1均小于沟道A1的宽度W，并且，多个多晶硅部202沿薄膜晶体管的沟道的宽度方向(W方向)的宽度W1之和小于沟道A1的宽度W。
结合图1和图3所示，多个多晶硅部202沿薄膜晶体管的沟道的宽度方向间隔分布。在图示的实施例中，在源极11与漏极12之间，沿薄膜晶体管的沟道的宽度方向间隔分布有4个多晶硅部202。例如，4个多晶硅部202沿薄膜晶体管的沟道的宽度方向均匀分布，即，每2个相邻的多晶硅部202间隔相等的距离。
在该实施例中，非晶硅部201可以包括第一非晶硅子部2011和第二非晶硅子部2012，如图所示，第一非晶硅子部2011位于间隔分布的多个多晶硅部202之间，第二非晶硅子部2012位于间隔分布的多个多晶硅部202之外。
例如，如图所示，多个多晶硅部202在衬底基板30上的正投影与源极11和漏极12在衬底基板30上的正投影不重叠，即，每一个多晶硅部202在衬底基板30上的正投影与源极11和漏极12在衬底基板30上的正投影均不重叠。多个多晶硅部202在衬底基板30上的正投影完全落入沟道A1在衬底基板30上的正投影内。再例如，非晶硅部201在衬底基板30上的正投影与源极11和漏极12在衬底基板30上的正投影至少部分重叠，具体地，第二非晶硅子部2012在衬底基板30上的正投影与源极11和漏极12在衬底基板30上的正投影至少部分重叠。以此方式，多晶硅部202不与源极11和漏极12直接接触，非晶硅部201与源极11和漏极12直接接触。
发明人经研究发现，在相关技术中，多晶硅薄膜晶体管会出现自发热(又称为自加热)效应，具体地，由于多晶硅薄膜晶体管具有SOI(Silicon On Insulator的缩写)结构和二氧化硅热传导率较低，所以薄膜晶体管工作时在其器件内产生的功率热不能通过二氧化硅衬底有效地传导出去，造成器件温度升高。在本公开的实施例中，薄膜晶体管的半导体有源层包括间隔分布的多个多晶硅部和设置在间隔分布的多个多晶硅部之间的非晶硅部，可以降低薄膜晶体管工作时产生的功率热。
可选地，薄膜晶体管10还可以包括欧姆接触层14，例如，欧姆接触层14可以设置在源极11与半导体有源层20之间，以及设置在漏极12与半导体有源层20之间。源极11通过欧姆接触层14与半导体有源层20的非晶硅部接触，源极12通过欧姆接触层14与半导体有源层20的非晶硅部接触。例如，欧姆接触层14可以包括离子掺杂的非晶硅，例如，可以为掺杂磷离子的非晶硅层，或者掺杂硼离子的非晶硅层。通过设置欧姆接触层，可以降低源极11和漏极12与半导体有源层20之间的接触电阻。
在图1-4示出的实施例中，薄膜晶体管10为底栅型薄膜晶体管。如图所示，栅极13形成在衬底基板30上，半导体有源层20位于栅极13上，源极11和漏极12位于半导体有源层20上。薄膜晶体管10还可以包括栅极绝缘层15，栅极绝缘层15位于栅极13与半导体有源层20之间，并且覆盖栅极13。例如，栅极绝缘层15的材料可以包括氮化硅或氧化硅。再例如，栅极绝缘层15可以是单层结构，也可以是多层结构，例如包括氧化硅层和氮化硅层。
可选地，薄膜晶体管也可以为顶栅型薄膜晶体管，如图5所示。在图5示出的实施例中，薄膜晶体管50形成在衬底基板80上，并且可以包括形成在衬底基板上的遮光层56、位于遮光层56上的半导体有源层20’和位于半导体有源层20’上的栅极53。源极51和漏极52分别通过连接部51a、52a与半导体有源层20’连接。例如，半导体有源层20’的结构可以与上述半导体有源层20的结构相同，例如，半导体有源层20’也可以包括非晶硅部201和多个多晶硅部202，其具体结构可以参照上文对半导体有源层20的描述，在此不再赘述。
图6为根据本公开另一实施例的薄膜晶体管的平面图，图7是根据本公开另一实施例的薄膜晶体管沿图6中的线AA'截取的剖视图，图8是根据本公开另一实施例的薄膜晶体管沿图6中的线BB’截取的剖视图。结合图6-8所示，根据本公开实施例的薄膜晶体管60可以形成在衬底基板80上，薄膜晶体管60可以包括源极61、漏极62、栅极63以及半导体有源层70。
如图所示，半导体有源层70可以包括第一子半导体层701和第二子半导体层702，第二子半导体层702位于第一子半导体层701与源极61和漏极62所在的源漏极层之间。
如图所示，第一子半导体层701可以具有与上述半导体层20相同的结构，具体地，第一子半导体层701可以包括非晶硅部7011和多晶硅部7012。非晶硅部7011由非晶硅构成，多晶硅部7012由多晶硅构成。在图示的实施例中，多晶硅部7012整***于源极61和漏极62之间的区域中，即完全位于沟道A1中。在其它实施例中，多晶硅部7012的至少一部分位于源极61和漏极62之间的区域中，即部分位于沟道A1中。
可选地，第一子半导体层701包括多个多晶硅部7012，在图示的实施例中，第一子半导体层701包括4个多晶硅部7012。在其它实施例中，第一子半导体层701包括3个多晶硅部7012，或者，第一子半导体层701可以包括5个以上多晶硅部7012。在本公开的实施例中，第一子半导体层701包括3个以上多晶硅部7012。在图示的实施例中，每一个多晶硅部7012整***于源极61和漏极62之间的区域中，即完全位于沟道A1中。在其它实施例中，每一个多晶硅部7012的至少一部分位于源极61和漏极62之间的区域中，即部分位于沟道A1中。
如图6所示，每一个多晶硅部7012沿薄膜晶体管的沟道的长度方向(L方向)的长度L1大于该多晶硅部7012沿薄膜晶体管的沟道的宽度方向(W方向)的宽度W1。例如，对于一个多晶硅部7012，其长度L1与宽度W1的比值可以大于等于2∶1，例如，3∶1，5∶1，10∶1等。
如图6所示，每一个多晶硅部7012在衬底基板80上的正投影为长方形，长方形的长边平行于沟道的长度方向，长方形的短边平行于沟道的宽度方向。或者，可以与图4类似，每一个多晶硅部在衬底基板上的正投影可以为椭圆形，椭圆形的长轴平行于沟道的长度方向，椭圆形的短轴平行于沟道的宽度方向。
可选地，每一个多晶硅部7012沿薄膜晶体管的沟道的长度方向(L方向)的长度L1均小于源极61和漏极62之间的距离，即，小于沟道A1的长度L。每一个多晶硅部7012沿薄膜晶体管的沟道的宽度方向(W方向)的宽度W1均小于沟道A1的宽度W，并且，多个多晶硅部7012沿薄膜晶体管的沟道的宽度方向(W方向)的宽度W1之和小于沟道A1的宽度W。
结合图6和图8所示，多个多晶硅部7012沿薄膜晶体管的沟道的宽度方向间隔分布。在图示的实施例中，在源极61与漏极62之间，沿薄膜晶体管的沟道的宽度方向间隔分布有4个多晶硅部7012。例如，4个多晶硅部7012沿薄膜晶体管的沟道的宽度方向均匀分布，即，每2个相邻的多晶硅部7012间隔相等的距离。
第一子半导体层701的其它结构可以参照上文对半导体有源层20的描述，在此不再赘述。
第二子半导体层702可以包括非晶硅材料，例如，第二子半导体层702由非晶硅材料构成。例如，第二子半导体层702在衬底基板80上的正投影覆盖第一子半导体层701在衬底基板80上的正投影。
可选地，薄膜晶体管60还可以包括欧姆接触层64，例如，欧姆接触层64可以设置在源极61与第二子半导体层702之间，以及设置在漏极62与第二子半导体层702之间。源极61通过欧姆接触层64与第二子半导体层702的非晶硅部接触，源极62通过欧姆接触层64与第二子半导体层702的非晶硅部接触。例如，欧姆接触层64可以包括离子掺杂的非晶硅，例如，可以为掺杂磷离子的非晶硅层，或者掺杂硼离子的非晶硅层。通过设置欧姆接触层，可以降低源极61和漏极62与半导体有源层70之间的接触电阻。
在图6-8示出的实施例中，薄膜晶体管60为底栅型薄膜晶体管。如图所示，栅极63形成在衬底基板80上，半导体有源层70位于栅极63上，源极61和漏极62位于半导体有源层70上。薄膜晶体管60还可以包括栅极绝缘层65，栅极绝缘层65位于栅极63与半导体有源层70之间，并且覆盖栅极63。
可选地，薄膜晶体管60也可以为顶栅型薄膜晶体管，其结构可以参照对图5的描述，在此不再赘述。
可选地，本公开的实施例还提供一种阵列基板。例如，如图9所示，阵列基板可以为一种高级超维场开关(简称为ADS)型阵列基板90。阵列基板90可以包括薄膜晶体管、公共电极91和像素电极92，像素电极92可以与薄膜晶体管的源极或漏极电连接。例如，阵列基板90包括的薄膜晶体管可以为上述实施例中描述的任一薄膜晶体管。
在该ADS型阵列基板中，公共电极91和像素电极92异层设置，其中位于上层的电极可以包括多个条形电极，位于下层的电极可以包括多个平板形电极。可选的，如图9所示，位于上层的包含多个条形电极的电极为像素电极92，位于下层的平板形电极为公共电极91。当然，也可以是位于上层的多个条形电极为公共电极，位于下层的平板形电极为像素电极，具体结构不再示出。
可选地，如图10所示，根据本公开实施例的阵列基板还可以为一种扭曲向列(简称为TN)型阵列基板100。阵列基板100可以包括薄膜晶体管和像素电极102，像素电极102可以与薄膜晶体管的源极或漏极电连接。例如，阵列基板100包括的薄膜晶体管可以为上述实施例中描述的任一薄膜晶体管。像素电极102位于阵列基板上，公共电极位于与该阵列基板对盒的彩膜基板上。
应该理解，以上仅是对应用于上述实施例中描述的薄膜晶体管的阵列基板的举例说明，对于其他类型的阵列基板此处不再赘述。例如，上述实施例中描述的薄膜晶体管还可以应用于OLED阵列基板，在OLED阵列基板中，薄膜晶体管的漏极可以与OLED显示器件的阳极电连接。
可选地，本公开的实施例还提供一种显示装置，该显示装置可以包括上述阵列基板，上述阵列基板又包括上述任一种薄膜晶体管。所述显示装置可以包括但不限于：电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。应该理解，该显示装置具有与前述实施例提供的薄膜晶体管相同的有益效果。如图11所示，示意性示出了显示装置为智能手机。
下面，以如图6-8所示的底栅型薄膜晶体管和如图5所示的顶栅型薄膜晶体管为例，对薄膜晶体管的具体制备方法进行详细说明。
例如，制作如图6-8所示的底栅型薄膜晶体管60的制备方法可以包括以下步骤。
在步骤S11中，如图12A所示，在衬底基板80上先形成栅极金属层，然后对该栅极金属层进行构图形成栅极63。例如，可以采用溅射等工艺在衬底基板80上形成栅极金属层。
在步骤S12中，如图12B所示，在形成有栅极63的衬底基板80上制作栅极绝缘层65。例如，可以采用等离子体增强化学气相沉积法(简称为PECVD)形成栅极绝缘层65。
在步骤S13中，在形成有栅极绝缘层65的衬底基板80上制作半导体有源层70。
具体地，步骤S13可以按照以下步骤执行。
如图12C所示，在形成有栅极绝缘层65的衬底基板80上形成第一非晶硅薄膜120。
具体的，可以采用等离子体增强化学气相沉积法(简称为PECVD)在形成有栅极63以及栅极绝缘层65的衬底基板80形成第一非晶硅薄膜120。
如图12D所示，对第一非晶硅薄膜120进行晶化处理以形成第一子半导体层701，其中，第一子半导体层701可以包括非晶硅部7011和多晶硅部7012。
可选地，所述晶化处理可以包括激光晶化处理工艺、热退火工艺或固相晶化处理工艺等。例如，可以采用选择性退火工艺对第一非晶硅薄膜120进行部分退火，具体的选择性退火的过程如图12D所示，激光发射器发射出的激光照射至位于第一非晶硅薄膜120背离衬底基板80一侧的掩模板130，然后，激光照射至位于该掩模板130与第一非晶硅薄膜120之间且与掩模板130透过区T的位置相对应的透镜140处。该透镜140对光线具有一定的汇聚作用，能够增加激光的照射强度，从而在透镜140的汇聚作用下，使得第一非晶硅薄膜120在对应掩模板130透过区T的位置受到激光照射，以执行退火处理，从而使得第一非晶硅薄膜120在对应掩模板130透过区T的位置处的部分由非晶硅转变多晶硅，形成多晶硅部7012。此外，激光不能透过掩模板130的遮挡区S，因此，第一非晶硅薄膜120在对应掩模板130的遮挡区S的位置处的部分未受到激光照射，该位置处的第二非晶硅薄膜120保持为非晶硅，形成非晶硅部7011，从而使得第一子半导体层701可以包括非晶硅部7011和多晶硅部7012。
接着，如图12E和图12F所示，在形成有第一子半导体层701的衬底基板80上制作第二子半导体层702。例如，可以采用PECVD工艺在形成有第一子半导体层701的衬底基板80上形成第二非晶硅薄膜121，然后对第二非晶硅薄膜121进行构图以形成第二子半导体层702。
然后，如图12G所示，在形成有第二子半导体层702的衬底基板80上制作欧姆接触层64、源极61和漏极62。例如，可以在形成有第二子半导体层702的衬底基板80上分别形成离子掺杂的非晶硅薄膜和源漏极金属层，然后通过一次构图工艺对离子掺杂的非晶硅薄膜和源漏极金属层进行处理，以形成欧姆接触层64、源极61和漏极62。
由于第二子半导体层702在衬底基板上的正投影覆盖第一子半导体层701在衬底基板上的正投影，所以，在后续的构图工艺中，第二子半导体层702可以保护第一子半导体层701，例如，可以保护第一子半导体层701免受后续刻蚀工艺的影响。
例如，制作如图5所示的顶栅型薄膜晶体管的制备方法可以包括以下步骤。
在步骤S21中，如图13A所示，在形成有遮光层56的衬底基板上制作半导体有源层20’。
在步骤S22中，如图13B所示，在形成有半导体有源层20’的衬底基板上分别形成栅极绝缘层55和栅极金属层，然后对栅极金属层进行构图以形成栅极53。
在步骤S23中，如图13C所示，在形成有栅极53的衬底基板上形成钝化层和源漏极金属层，例如通过一次构图工艺处理钝化层和源漏极金属层，以分别形成源极51和漏极52。
具体地，步骤S21可以按照以下步骤执行。
如图14A所示，在形成有遮光层56的衬底基板上形成第一非晶硅薄膜120。
具体的，可以采用等离子体增强化学气相沉积法(简称为PECVD)形成第一非晶硅薄膜120。
如图14B所示，对第一非晶硅薄膜120进行晶化处理以形成半导体有源层20’，其中，半导体有源层20’可以包括非晶硅部和多晶硅部。例如，可以采用选择性退火(Selective Laser Annealing)工艺对第一非晶硅薄膜120进行部分退火，以形成半导体有源层20’，具体可以参照上文描述的形成第一子半导体层701的步骤，在此不再赘述。
需要说明的是，上述顶栅型薄膜晶体管和上述底栅型薄膜晶体仅在各层的形成顺序有所不同，相对应层的制作方法相同或相近，此处不再赘述。
此处还需要说明的是，本公开实施例中的构图可以包括光刻工艺，或，包括光刻工艺以及刻蚀步骤，同时还可以包括打印、喷墨等其他用于形成预定图形的工艺；光刻工艺，是指包括成膜、曝光、显影等工艺过程的利用光刻胶、掩模板、曝光机等形成图形的工艺。
虽然本发明总体构思的一些实施例已被图示和说明，本领域普通技术人员将理解，在不背离本总体发明构思的原则和精神的情况下，可对这些实施例做出改变，本发明的范围以权利要求和它们的等同物限定。

Claims (20)

1.一种薄膜晶体管，形成在衬底基板上，包括：
源极；
漏极；
半导体有源层，该半导体有源层包括非晶硅部和多个多晶硅部，
其中，每一个多晶硅部的至少一部分位于所述源极和所述漏极之间，并且每一个多晶硅部沿薄膜晶体管的沟道的长度方向的长度大于该多晶硅部沿所述薄膜晶体管的沟道的宽度方向的宽度。
2.根据权利要求1所述的薄膜晶体管，其中，所述多个多晶硅部沿所述薄膜晶体管的沟道的宽度方向间隔分布。
3.根据权利要求1所述的薄膜晶体管，其中，所述多个多晶硅部包括沿所述薄膜晶体管的沟道的宽度方向间隔分布的3个以上多晶硅部。
4.根据权利要求2或3所述的薄膜晶体管，其中，所述非晶硅部包括设置在间隔分布的多个多晶硅部之间的第一非晶硅子部。
5.根据权利要求1-3中任一项所述的薄膜晶体管，其中，所述非晶硅部和所述多个多晶硅部位于同一层，以形成第一子半导体层。
6.根据权利要求5所述的薄膜晶体管，其中，所述半导体有源层还包括第二子半导体层，所述第二子半导体层包括非晶硅，所述第二子半导体层设置在所述第一子半导体层与所述源极和所述漏极所在的源漏极层之间。
7.根据权利要求1-3和6中任一项所述的薄膜晶体管，其中，所述源极和所述漏极在所述衬底基板上的正投影与所述多个多晶硅部在所述衬底基板上的正投影不重叠。
8.根据权利要求1-3和6中任一项所述的薄膜晶体管，还包括：欧姆接触层，所述欧姆接触层设置在所述第二子半导体层与所述源极和所述漏极所在的源漏极层之间。
9.根据权利要求1-3和6中任一项所述的薄膜晶体管，其中，所述源极和所述漏极在所述衬底基板上的正投影与所述非晶硅部在所述衬底基板上的正投影至少部分重叠。
10.根据权利要求6所述的薄膜晶体管，其中，所述第二子半导体层在所述衬底基板上的正投影覆盖所述多个多晶硅部在所述衬底基板上的正投影。
11.根据权利要求1-3、6和10中任一项所述的薄膜晶体管，其中，所述薄膜晶体管为底栅型薄膜晶体管或顶栅型薄膜晶体管。
12.一种阵列基板，包括：
衬底基板；和
形成在所述衬底基板上的多个薄膜晶体管，所述多个薄膜晶体管中的至少一个为根据权利要求1-11中任一项所述的薄膜晶体管。
13.一种显示装置，包括根据权利要求12所述的阵列基板。
14.一种薄膜晶体管的制备方法，包括：
在衬底基板上形成第一非晶硅薄膜；
对第一非晶硅薄膜进行晶化处理，使第一非晶硅薄膜中的部分非晶硅转变为多晶硅，以形成包括非晶硅部和多个多晶硅部的半导体有源层；和
在形成有半导体有源层的衬底基板上形成源极和漏极，
其中，每一个多晶硅部中的至少一部分位于所述源极和所述漏极之间，并且每一个多晶硅部沿薄膜晶体管的沟道的长度方向的长度大于该多晶硅部沿所述薄膜晶体管的沟道的宽度方向的宽度。
15.根据权利要求14所述的制备方法，其中，所述多个多晶硅部沿所述薄膜晶体管的沟道的宽度方向间隔分布。
16.根据权利要求14所述的制备方法，其中，所述多个多晶硅部包括沿所述薄膜晶体管的沟道的宽度方向间隔分布的3个以上多晶硅部。
17.根据权利要求15或16所述的制备方法，其中，所述非晶硅部包括设置在间隔分布的多个多晶硅部之间的第一非晶硅子部。
18.根据权利要求14-16中任一项所述的制备方法，其中，形成包括非晶硅部和多个多晶硅部的半导体有源层还包括：
在衬底基板上形成第二非晶硅薄膜；和
对第二非晶硅薄膜执行构图工艺，以形成第二子半导体层，
其中，所述第二子半导体层在所述衬底基板上的正投影覆盖所述多个多晶硅部在所述衬底基板上的正投影。
19.根据权利要求14-16中任一项所述的制备方法，其中，所述源极和所述漏极在所述衬底基板上的正投影与所述多个多晶硅部在所述衬底基板上的正投影不重叠。
20.根据权利要求14-16中任一项所述的制备方法，其中，在形成有半导体有源层的衬底基板上形成源极和漏极包括：
在衬底基板上形成离子掺杂的非晶硅薄膜；
在形成有离子掺杂的非晶硅薄膜的衬底基板上形成源漏极金属层；和
通过一次构图工艺对离子掺杂的非晶硅薄膜和源漏极金属层进行处理，以形成欧姆接触层、源极和漏极。
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