CN110098184B - 晶体管器件的静电放电保护 - Google Patents

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Abstract

提出了一种用于晶体管器件的过压保护电路。所述过压保护电路包括耦合到晶体管器件的栅极端子的第一引脚、耦合在第二引脚和晶体管器件的源极端子之间的静电放电保护电路、耦合在第一引脚和第二引脚之间的第一二极管，以及与所述第一二极管并联耦合在第一引脚和第二引脚之间的第二二极管。所述第一二极管的正向与第二二极管的正向相反。另外，提出了一种测量晶体管器件的栅极漏电流的方法和一种耦合到这种过电压保护电路的晶体管器件的接合方法。

Description

晶体管器件的静电放电保护
技术领域
本发明涉及用于晶体管装置的过压保护电路、测量具有该过电压保护电路的晶体管器件的栅极漏电流的方法，以及具有该过电压保护电路的晶体管器件的接合方法。例如，这些过压保护电路可以包括静电放电(ESD)保护电路。本发明尤其适用于氮化镓(GaN)晶体管，例如GaN高电子迁移率晶体管(HEMTs)。
背景技术
为了将好的和坏的器件进行分离，有必要在生产期间测量晶体管器件(例如GaN晶体管器件)的栅极漏电流。例如，对于GaN晶体管器件，在几个漏源极条件和温度下，栅极漏电流可以在栅极电压介于-8V和+6V之间时测量出来。预期的漏电流非常小(通常在nA范围内)。在这些测试期间，所有元件必须接地，以使得高压尖峰不会损坏器件。假设在此阶段ESD保护结构将严重阻碍栅极漏电流的测量。相应地，ESD保护结构仅在晶片测试之后、当器件组装时进行连接。然而，在焊盘键合阶段，未受保护的器件存在ESD故障的潜在风险。因此，目前的实施实践显示出相当大的产量损失。
发明内容
因此，需要一种装置，用于在生产期间协调晶体管器件的ESD保护(过电压保护)，同时能够对这些晶体管器件的栅极漏电流进行有意义的测量。还需要一种晶体管器件的过压保护电路，其允许在生产期间对这些晶体管器件的栅极漏电流进行有意义的测量。还需要晶体管器件的栅极漏电流的测量方法，该晶体管器件受这种过压保护电路保护。进一步，还需要晶体管器件的接合(bonding)方法，该晶体管器件受这种过压保护电路保护。
鉴于这些需求中的一些或全部，本发明提出了晶体管器件的过压保护电路、耦合到这种过压保护电路的晶体管器件的栅极漏电流的测量方法，以及耦合到这种过压保护电路的晶体管器件的接合方法，其具有各自独立权利要求的特征。
本发明的一方面涉及用于晶体管器件的过压保护电路。所述过压保护电路可以包括耦合至所述晶体管器件的栅极端子的第一引脚(例如，第一触点、第一焊盘)。所述第一引脚可以被称为栅极引脚。所述过压保护电路还可包括耦合在第二引脚(例如，第二触点、第二焊盘)和晶体管器件的源极之间的静电放电保护电路。所述第二引脚可以被称为禁用引脚。所述过压保护电路还可包括耦合在第一引脚和第二引脚之间的第一二极管。所述过压保护电路还可以包括第二二极管，所述第二二极管并联耦合至位于第一引脚和第二引脚之间的第一二极管。所述第一二极管的正向与第二二极管的正向可以相反(反向平行)。
所提出的电路允许在测量栅极漏电流期间将静电放电保护电路与晶体管器件的栅极断开。这可以通过向第一引脚和第二引脚施加相同的电压来实现(例如，通过使第一引脚和第二引脚短路)。因此，漏电流无法流入静电放电保护电路，从而可以精确地测量晶体管器件的栅极漏电流。另一方面，所述静电放电保护电路在接合/组装/封装期间为晶体管器件提供ESD保护。因此，可以降低在键合/组装/封装期间损坏晶体管器件的风险，这转而使得生产期间产量显著提高。值得注意的是，所提出的电路特别适用于GaN晶体管器件，例如GaN HEMT，其栅极漏电流的测量特别重要。
在一些实施例中，在测量晶体管器件的栅极漏电流期间，所述第二引脚可以与第一引脚保持基本上相同的电压。这允许准确测量栅极漏电流而不影响测量的泄漏电流进入静电放电保护电路。
在一些实施例中，所述晶体管器件可以包括氮化镓GaN晶体管。
在一些实施例中，所述静电放电保护电路可以包括电路支路，所述电路支路包括串联耦合在第二引脚和晶体管的源极之间的一个或多个二极管和电阻。所述一个或多个二极管的正向可以彼此一致。所述静电放电保护电路还可以包括第二晶体管器件，所述第二晶体管器件并联耦合到位于第二引脚和晶体管器件的源极端子之间的电路支路。所述第二晶体管器件的栅极端子可以耦合到位于所述一个或多个二极管与电阻之间的中间节点。使用这种配置，可以以简单且有效的方式实现静电放电保护电路。
在一些实施例中，所述第二晶体管器件可以包括氮化镓GaN晶体管，例如GaNHEMT。
在一些实施例中，所述静电放电保护电路40可以包括第一电路支路，所述第一电路支路包括一个或多个二极管和电阻，所述电阻串联耦合在第二引脚和静电放电保护电路40的第一中间节点之间。所述第一电路支路的一个或多个二极管的正向可以彼此一致。所述静电放电保护电路还可以包括第二电路支路，所述第二电路支路包括一个或多个二极管以及电阻，所述一个或多个二极管以及电阻串联耦合在晶体管器件的源极端子和第一中间节点之间。所述第二电路支路的一个或多个二极管的正向可以彼此一致，并且所述第二电路支路的一个或多个二极管的正向与第一电路支路的一个或多个二极管的正向相反(反相平行)。所述静电放电保护电路还可以包括第二晶体管器件，所述第二晶体管器件并联耦合到位于第二引脚和第一中间节点之间的第一电路支路。所述第二晶体管器件的栅极端子可以耦合到第二中间节点，所述第二中间节点位于第一电路支路的一个或多个二极管与第一电路支路的电阻之间。所述静电放电保护电路还可以包括第三晶体管器件，所述第三晶体管器件并联耦合到位于晶体管器件的源极端子和第一中间节点之间的第二电路支路。所述第三晶体管器件的栅极端子可以耦合到第三中间节点，所述第三中间节点位于所述第二电路支路的一个或多个二极管与第二电路支路的电阻51。使用这种配置，可以以简单且有效的方式实现静电放电保护电路。
在一些实施例中，所述第二晶体管器件和第三晶体管器件可以包括氮化镓GaN晶体管，例如GaN HEMT。
在一些实施例中，所述静电放电保护电路可以为第一静电放电保护电路。所述过压保护电路还可以包括第三引脚，用于接合(即，用于被接合)至第一引脚。所述过压保护电路还可以包括耦合在第三引脚和晶体管器件的源极端子之间的第二静电放电保护电路。所述过压保护电路还可以包括第四引脚，用于耦合(例如，接合)到外部线路。所述第二静电放电保护电路可以具有比第一静电保护电路更高的保护范围。在将第四引脚接合到外部线路之前，所述第三引脚可以被接合到第一引脚。由此，可以实现施工作业中的晶体管器件的ESD保护，并且可以提供非常稳定的晶体管器件。在组装后，小的过应力不会导致晶体管器件故障。由于所述第二静电放电保护电路仅需要为正电压提供ESD保护，因此其结构可以比第一静电放电保护电路的结构简单。由于所述第二静电放电保护电路具有较大的保护范围，这将导致晶体管器件的过压保护电路的总面积减小，而不会损失晶体管器件在施工作业中的稳定性。
在一些实施例中，所述第二静电放电保护电路可以包括电路支路，所述电路支路包括串联耦合在第三引脚和晶体管的源极之间的一个或多个二极管和电阻。所述一个或多个二极管的正向可以彼此一致。所述过压保护电路还可以包括第二晶体管器件，所述第二晶体管器件并联耦合到位于第三引脚和晶体管器件的源极端子之间的电路支路。所述第二晶体管器件的栅极端子可以耦合到位于所述一个或多个二极管与电阻之间的中间节点。使用这种配置，可以以简单且有效的方式实现第二静电放电保护电路。
在一些实施例中，所述第二晶体管器件可以包括氮化镓GaN晶体管，例如GaNHEMT。
另一方面，涉及一种耦合到上述过压保护电路的晶体管器件的栅极漏电流的测量方法。所述方法可以包括调节所述第二引脚处的电压使其基本上等于第一引脚处的电压。所述方法还可以包括测量流入所述晶体管器件的栅极的电流。因此，可以高精度地测量栅极漏电流，因为可以避免漏电流流入静电放电保护电路。
另一方面，涉及一种晶体管器件的栅极漏电流的测量方法。所述方法可以包括提供第一引脚，所述耦合到晶体管器件的栅极端子。所述方法还可以包括提供静电放电保护电路，所述静电放电保护电路耦合在第二引脚和晶体管器件的源极之间。所述方法还可以包括提供第一二极管，所述第一二极管耦合在第一引脚和第二引脚之间。所述方法还可以包括提供第二二极管，所述第二二极管并联耦合至位于第一引脚和第二引脚之间的第一二极管。所述第一二极管的正向与第二二极管的正向可以相反(反向平行)。所述方法还可以包括调节所述第二引脚处的电压使其基本上等于第一引脚处的电压。所述方法还可以包括测量流入晶体管器件的栅极的电流。因此，可以高精度地测量栅极漏电流，因为可以避免漏电流流入静电放电保护电路。
所述方法还可以包括在第一电压值和第二电压值之间变化所述第一引脚处的电压，其中所述第一电压值为负电压值，所述第二电压值为正电压值。第二引脚处的电压可以被调节以跟随第一引脚处的电压并基本上等于第一引脚处的电压。例如，第一电压值可以是-8V，第二电压值可以是+6V。通过调节第二引脚处的电压以跟随第一引脚处的电压，可以避免漏电流流入静电放电保护电路。
在一些实施例中，所述晶体管器件可以包括氮化镓GaN晶体管，例如GaN HEMT。
另一方面，涉及耦合到上述第一方面或其实施例的过压保护电路的晶体管器件的接合方法。所述方法可以包括将第三引脚接合到第一引脚。所述方法还可以包括：在将第一引脚接合到第三引脚之后，将第四引脚接合到外部线路。
由此，可以实现施工作业中的晶体管器件的ESD保护，并且可以提供非常稳定的晶体管器件。同时，在接合/组装/封装期间保护晶体管器件免受ESD影响。
值得注意的是，所述方法可以应用于上述任何电路(过电压保护电路)，例如作为运行这些电路的方法。除了用于运行这些电路的步骤之外，所述方法还可以包括提供或布置这些电路的任一、一些或所有元件的步骤，和/或耦合或连接这些电路的相应元件的步骤。
另外，应当理解，所述方法步骤和装置特征可以以多种方式互换。特别地，如本领域技术人员将理解的，所公开的方法的细节可以实现为适于执行一些或全部的装置，或所述方法的步骤，反之亦然。特别地，应当理解，根据本公开的方法涉及根据上述实施例及其变型来运行电路的方法，并且关于电路做出的各个陈述同样适用于相应的方法。
还应理解，在本文件中，术语“耦合”或“被耦合”是指彼此电连通的元件，无论是直接连接，例如通过导线，还是以某种其他方式(例如，间接地)。值得注意的是，耦合的一个示例是(电)连接。
附图说明
下面参考附图解释本发明的示例实施例，其中相同的附图标记表示相同或相似的元件，并且其中
图1示意性地示出了可以应用于本发明实施例的一种晶体管器件的过压保护电路的示例；
图2示意性地示出了可以应用于本发明实施例的一种晶体管器件的过压保护电路的另一示例；
图3示意性地示出了根据本发明实施例的一种晶体管器件的过压保护电路的示例；
图4为一流程图，其示意性地示出了根据本发明实施例的一种晶体管器件的栅极漏电流的测量方法的示例；
图5为一流程图，其示意性地示出了根据本发明实施例的图4的流程图中的步骤的细节；
图6示意性地示出了根据本发明实施例的一种晶体管器件的过压保护电路的另一示例；
图7为一流程图，其示意性地示出了根据本发明实施例的一种耦合到过电压保护电路的晶体管器件的接合方法的示例；以及
图8A、8B、8C和8D示出了根据本发明实施例的晶体管器件针对给定感应电压的栅极电压的模拟结果，所述其中晶体管器耦合到过压保护电路。
具体实施方式
如上所述，本发明中相同或相似的附图标记表示相同或相似的元件，并且出于简明的原因其重复描述可以省略。
图1示出了一种晶体管器件10的过压保护电路100的示例。所述晶体管器件10可以是GaN晶体管，例如GaN HEMT。所述过压保护电路可以称为ESD保护结构。所述过压保护电路100包括耦合在晶体管器件10的栅极(栅极端子)11和源极(源极端子)12之间的ESD保护电路40。所述ESD保护电路40也可以称为钳位电路。在图1的示例中，它保护晶体管器件10的栅极11免受过高的正电压的影响。
在图1的示例中，静电放电保护电路40包括电路支路，所述电路支路包括一个或多个二极管42、43、44(例如，二极管链)和电阻(电阻元件)41，所述一个或多个二极管42、43、44和电阻41串联耦合在晶体管器件10的栅极11和源极12之间。所述电阻41可以布置成最靠近源极12。所述二极管42、43、44的正向彼此对齐，即平行。具体地，所述二极管42、43、44的正向是从晶体管器件10的栅极11到源极12。
所述静电放电保护电路40还包括第二晶体管器件45，所述第二晶体管器件45并联耦合到(第一)晶体管器件10的栅极11和源极12之间的电路支路。所述第二晶体管器件45的栅极(栅极端子)耦合到二极管42、43、44形成的链与电阻41之间的中间节点46。所述第二晶体管器件45也可以是GaN晶体管，例如GaN HEMT。
所述晶体管器件10的栅极11可以耦合到栅极引脚(栅极触点，栅极焊盘)20。同样地，所述晶体管器件10的源极12可以耦合到源极引脚(源极触点，源极焊盘)，并且所述晶体管器件10的漏极13可以耦合到漏极引脚(漏极触点，漏极焊盘)。
如上所述，所述晶体管器件10的栅极11和源极12之间的所述静电放电保护电路40保护晶体管器件10的栅极11免受过大的正电压得影响。当所述电阻41上的电压超过晶体管器件10的栅极阈值电压时，所述静电放电保护电路40被调整(例如，标注尺寸)为激活状态。所述静电放电保护电路40中二极管的实际数量可以是可变的，并且可以取决于所需的ESD电压电平保护。
在图1中示出的过压保护电路100，其不能保护晶体管器件10的栅极11免受过高的负电压的影响。图2示出了一种过压保护电路200的示例，其提供延伸保护，即也适用负电压。简而言之，通过以串联形式增加相同的但方向相反的ESD保护电路可以达到所需的延伸电路。
所述过压保护电路200包括耦合在晶体管器件10的栅极11和源极12之间的ESD保护电路40’。所述ESD保护电路40’保护晶体管器件10的栅极11免受过高的正负电压的影响。
在图2的示例中，所述静电放电保护电路40’包括第一电路支路，所述第一电路支路包括一个或多个二极管42、43(例如，二极管链)和电阻41，所述一个或多个二极管42、43和电阻41串联耦合在晶体管器件10的栅极11和静电放电保护电路40’的第一中间节点47之间。所述第一电路支路的电阻41可以布置成最接近第一中间节点47。所述二极管42、43的正向彼此对齐，即平行。具体地，所述二极管42、43的正向是从栅极11到第一中间节点47。
所述静电放电保护电路40’还包括第二晶体管器件45，所述第二晶体管器件45并联耦合到位于(第一)晶体管器件10的栅极11和第一中间节点47之间的第一电路支路。所述第二晶体管器件45的栅极(栅极端子)耦合到位于第二中间节点46，所述第二中间节点46位于第一电路支路中的二极管42、43形成的链与电阻41之间。所述第二晶体管器件45也可以是GaN晶体管，例如GaN HEMT。从以上可以看出，所述静电放电保护电路40’的第一电路支路和第二晶体管装置45相当于图1中的过电压保护电路100中的静电放电保护电路40。
除了第一电路支路和第二晶体管装置45，所述静电放电保护电路40’还包括第二电路支路，所述第二电路支路包括一个或多个二极管52、53(例如，二极管链)和电阻51，所述一个或多个二极管52、53和电阻51串联耦合在晶体管器件10的源极12和第一中间节点47之间。所述第二电路支路的电阻51可以布置成最接近第一中间节点47。这些二极管52、53的正向彼此对齐，即平行，并且这些二极管52、53的正向与第一电路支路中的二极管链的正向相反。具体地，所述第二电路支路中的二极管52、53的正向是从晶体管器件10的源极12到第一中间节点47。
所述静电放电保护电路40’还包括第三晶体管器件55，所述第三晶体管器件55并联耦合到位于晶体管器件10的源极12和第一中间节点47之间的第二电路支路。所述第三晶体管器件55的栅极(栅极端子)耦合到位于二极管52、53形成的链与电阻51之间的第三中间节点56。所述第三晶体管器件55也可以是GaN晶体管，例如GaN HEMT。从以上可以看出，所述静电放电保护电路40’的第二电路支路和第三晶体管装置55相当于图1中的过电压保护电路100中的静电放电保护电路40，但具有相反的方向。
如开头所述，晶体管器件栅极上的永久连接的静电放电保护电路可能干扰晶圆级的电路探针(CP)测试。如果可能的话，任何栅极漏电流测量都将缺乏精确性，因为部分漏电流将流入ESD保护电路。如果静电放电保护电路中的晶体管器件具有比预期的栅极漏电流高得多的漏-源泄漏，则尤其如此。例如，对于静电放电保护电路中的GaN晶体管器件存在这种情况。传统观点是在晶圆级CP测试期间保持所有ESD保护电路与栅极机械断开，并且仅在器件组装期间将其连接。因此，在CP测试期间，未测试的器件必须接地，以便为这些器件提供ESD保护。在组装过程中还存在ESD故障的高风险。通常，这导致相当大的总产量损失。
一般而言，本发明以下列方式解决了这些问题。所述过压保护电路包括ESD结构(静电放电保护电路)，其永久地连接到晶体管器件，即，在CP测试和接合之前连接。所述过压保护电路具有附加的焊盘(例如，引脚、触点)，其通过两个反向并联的二极管耦合到栅极。所述附加的焊盘通过静电放电保护电路耦合到源极。使用这个观点，可以通过在测量期间将相同的栅极电压施加到附加的焊盘来将静电放电保护电路与栅极断开。在这种情况下，漏电流无法流入ESD保护电路，并且可以精确测量栅极漏电流。在泄漏测量期间，所述附加的焊盘上的电压应随同栅极电压，以保持ESD保护电路与栅极断开。换句话说，为了将栅极与ESD保护电路断开，在晶圆测试期间，所述反向并联的二极管两端的电压必须保持基本为零。这是通过向栅极和附加的焊盘施加相同的电压来完成的。所述焊盘不会被接合，并只需使用探测针进行晶圆测试。另一方面，在组装(接合)期间，所述晶体管器件由永久连接的静电放电保护电路来进行ESD保护。这使得总产量增加。
图3示意性地示出了根据本发明实施例的一种晶体管器件10的过压保护电路300的示例.所述晶体管器件10可以是GaN晶体管，例如GaN HEMT。所述过压保护电路可以称为ESD保护结构。
所述过压保护电路300包括第一引脚20，所述第一引脚20耦合到晶体管器件10的栅极(栅极端子)11。所述第一引脚20可以被称为栅极引脚(栅极触点、栅极焊盘)。除了所述第一引脚20，所述过压保护电路300还包括第二引脚(焊盘、触点)30，所述第二引脚30通过第一二极管60和第二二极管70耦合到第一引脚20。所述第二引脚可以被称为禁用引脚(禁用触点、禁用焊盘)。
所述第一二极管60和第二二极管70均耦合到第一引脚20和第二引脚30之间。所述第二二极管70耦合在第一引脚20和第二引脚30之间，并与第一二极管60并联。所述第一二极管60的正向与第二二极管70的正向相反，也就是说，所述第一二极管60和第二二极管70的正向是反向平行的。
所述过压保护电路300还包括耦合在第二引脚30和晶体管器件10的源极(源极端子)12之间的ESD保护电路40”。所述ESD保护电路40”也可以称为钳位电路。在图3的示例中，它保护晶体管器件10的栅极11免受过高的正负电压的影响。
在图3的示例中，所述静电放电保护电路40”包括电路支路，所述电路支路包括串联耦合在第二引脚30和晶体管10的源极12之间的第一齐纳二极管48和第二齐纳二极管49。所述第一齐纳二极管48和第二齐纳二极管49的正向彼此反向平行。
如上所述，所述第二引脚30和晶体管器件10的源极12之间的所述静电放电保护电路40”保护晶体管器件10的栅极11免受过大的正负电压的影响。所述静电放电保护电路40”中齐纳二极管的实际数量可以是可变的，并且可以取决于所需的ESD电压电平保护。
应当理解，图3中所示的静电放电保护电路40”仅是示例。通常，所述静电放电保护电路40”可以是能够提供ESD保护的任何电路。这种静电放电保护电路的几种实施方式对于技术人员来说是显而易见的。例如，在没有预期限制的情况下，所述静电放电保护电路40”也可以具有图1中的静电放电保护电路40或图2中的静电放电保护电路40'的配置。
在测量晶体管器件的栅极漏电流期间，所述第二引脚可以基本上保持与第一引脚相同的电压。因此，所述静电放电保护电路40”与晶体管器件10的栅极11断开，并且晶体管器件10的栅极漏电流不受进入静电放电保护电路40”的任何漏电流的影响。
将会结合图4来描述晶体管器件的栅极漏电流的测量方法400的更详细示例，其中所述晶体管器件耦合至根据本发明实施例的过压保护电路。所述晶体管器件可以是GaN晶体管，例如GaN HEMT。步骤S410至S440涉及为晶体管器件提供过压保护电路。测量晶体管器件的栅极漏电流时，在晶体管器件已经耦合到根据本发明实施例的过压保护电路的情况下，可以省略步骤S410至S440。
在步骤S410处，提供耦合到晶体管器件的栅极(栅极端子)的第一引脚。在步骤 S420处，提供耦合在第二引脚和晶体管器件的源极(源极端子)之间的静电放电保护电路。在步骤S430处，提供耦合在第一引脚和第二引脚之间的第一二极管。在步骤S440处，提供并联耦合到第一二极管的第二二极管，所述第一二极管位于第一引脚和第二引脚之间。所述第一二极管的正向与第二二极管的正向相反(反向平行)。在步骤S450处，调节所述第二引脚处的电压使其基本上等于第一引脚处的电压。在步骤S460处，测量流入晶体管器件的栅极的电流。
图5为示意性地示出方法400中步骤S450的细节的流程图。在步骤S510处，所述第一引脚处的电压在第一电压值和第二电压值之间改变，其中所述第一电压值为负电压值，所述第二电压值为正电压值。例如，所述第一电压值可以为-8V，且第二电压值可以为+6V。在步骤S520处，调节所述第二引脚处的电压使其跟随第一引脚处的电压以基本上等于第一引脚处的电压。
总之，通过在晶体管器件的栅极和ESD保护电路之间引入两个反向并联的二极管，本发明实施例的过压保护电路解决了栅极漏电流测量不准确的问题。所述过压保护电路还需要附加的焊盘，以实现禁用/启用功能。通过在栅极漏电流测量期间保持禁用焊盘处的电压等于栅极电压，所述反向并联的二极管不偏置，没有漏电流，并且因此将基本上将ESD保护电路与栅极断开。二极管漏电流在二极管两端电压大于+/-100mV时开始。在所需的栅极电压范围内进行测量时应考虑到这一点。既然晶体管器件的栅极永久地连接到静电放电保护电路，因此所提出的过压保护电路还解决了芯片组装期间潜在的ESD故障问题。由此，可以提高生产率。
通常，所述ESD保护需要高达几千伏的范围。当仅使用永久连接的静电放电保护电路时，这会对芯片面积产生显著影响。此外，在芯片组装期间，与客户现场操作相比，仅存在低能量ESD。
鉴于此，本发明提出提供两个单独的ESD保护电路。第一静电放电保护电路应通过两个反向并联的二极管永久地耦合到栅极，例如以上述方式。所述静电放电保护电路可以保持相对较小，以确保晶体管器件免受正负电压的低能量ESD的影响。由于所述第一静电放电保护电路为正负电压提供ESD保护，因此可以将其称为双向静电放电保护电路。第二静电放电保护电路应具有比第一静电放电保护电路更大的尺寸，并且应仅在组装过程中耦合到晶体管器件。所述第二静电放电保护电路仅需要为多个正电压ESD(例如，高达2kV)提供保护，因此可以具有比第一静电放电保护电路更简单的结构。所述第二静电放电保护电路可以被称为高能静电放电保护电路。由于较大的静电放电保护电路可以具有更简单的结构，因此可以实现整个电路面积的减小。值得注意的是，在测试或生产的任何阶段，这样做都不会将晶体管器件的栅极的ESD保护置于危险中。
图6根据实现上述观点的本发明实施例，示意性地示出了一种晶体管器件10的过压保护电路600的示例。所述晶体管器件10可以是GaN晶体管，例如GaN HEMT。
所述过压保护电路600包括第一引脚20、第二引脚30、静电放电保护电路40”’，以及第一二极管60和第二二极管70，其与图3的过压保护电路300以相同的方式布置，且关于这些元件的任何陈述也适用于此。所述静电放电保护电路40”’可以被称为第一静电放电保护电路。所述第一静电放电保护电路40”’应永久地耦合到晶体管器件10。所述第一静电放电保护电路40”’的内部配置可以分别与图1、图2或图3中所示的任何静电放电保护电路40、40'或40”相同。在图6的示例中，所述第一静电放电保护电路40”’具有与图2的过压保护电路200中的静电放电保护电路40’相同的内部配置。然而，所述第一静电放电保护电路40”’不限于该内部配置，并且能够实现ESD保护(例如，针对正电压和负电压)的任何可选择配置应理解为包括在本公开内容中。
在图6的示例中，所述第一静电放电保护电路40”’包括第一电路支路，所述第一电路支路包括一个或多个二极管42、43(例如，二极管链)和电阻41，所述一个或多个二极管42、43和电阻41串联耦合在第二引脚30和第一静电放电保护电路40”’的第一中间节点47之间。所述第一电路支路的电阻41可以布置成最接近第一中间节点47。所述二极管42、43的正向彼此对齐，即平行。具体地，所述二极管42、43的正向是从第二引脚30到第一中间节点47。
所述第一静电放电保护电路40”’还包括第二晶体管器件45，所述第二晶体管器件45并联耦合到位于第二引脚30和第一中间节点47之间的第一电路支路。所述第二晶体管器件45的栅极(栅极端子)耦合到位于第二中间节点46，所述第二中间节点46位于第一电路支路中的二极管42、43形成的链与电阻41之间。所述第二晶体管器件45也可以是GaN晶体管，例如GaN HEMT。
除了第一电路支路和第二晶体管装置45，所述第一静电放电保护电路40”’还包括第二电路支路，所述第二电路支路包括一个或多个二极管52、53(例如，二极管链)和电阻51，所述一个或多个二极管52、53和电阻51串联耦合在晶体管器件10的源极12和第一中间节点47之间。所述第二电路支路的电阻51可以布置成最接近第一中间节点47。这些二极管52、53的正向彼此对齐，即平行，并且这些二极管52、53的正向与第一电路支路中的二极管链的正向相反。具体地，所述第二电路支路中的二极管52、53的正向是从晶体管器件10的源极12到第一中间节点47。
所述第一静电放电保护电路40”’还包括第三晶体管器件55，所述第三晶体管器件55并联耦合到位于晶体管器件10的源极12和第一中间节点47之间的第二电路支路。所述第三晶体管器件55的栅极(栅极端子)耦合到位于二极管52、53形成的链与电阻51之间的第三中间节点56。所述第三晶体管器件55也可以是GaN晶体管，例如GaN HEMT。
所述过压保护电路600还包括用于接合到第一引脚20的第三引脚(触点、焊盘)90和用于耦合(例如，接合)到外部线路的第四引脚(触点、焊盘)95。所述第四引脚95耦合到第三引脚90。在完成接合之后，所述第四引脚95将用作过压保护电路的栅极引脚。
另外，所述过压保护电路600包括耦合在第三引脚90和晶体管器件10的源极(源极端子)12之间的第二静电放电保护电路80。所述第二静电放电保护电路80可以具有比第一静电保护电路40”’更高的保护范围。在图6的示例中，所述静电放电保护电路80具有与图1的过压保护电路100中的静电放电保护电路40相同的内部配置。然而，所述第二静电放电保护电路80不限于该内部配置，并且能够实现ESD保护(例如，针对正电压)的任何可选择配置应理解为包括在本发明内。
总之，图6的过压保护电路600包括两个静电放电保护电路。一个静电放电保护电路总是(通过反向并联二极管60、70)耦合(例如，连接)在晶体管器件10的栅极11和源极12之间，并且另一个静电放电保护电路在接合/组装/封装过程中将耦合在晶体管器件10的栅极和源极之间。因此，在将第四引脚95接合到外部线路之前，所述第三引脚90接合到第一引脚20。
在示例性实施例中，所述第一静电放电保护电路在栅极电压V小于-8V和大于+7V的范围内应为激活状态。所述第二静电放电保护电路在栅极电压V小于-2V且大于+7V的范围内应为激活状态。
将会结合图7来描述晶体管器件的接合/组装/封装方法700的更详细示例，其中所述晶体管器件耦合至图6的过压保护电路600。所述晶体管器件10可以是GaN晶体管，例如GaNHEMT。在步骤S710处，将所述第三引脚接合到第一引脚。然后，在将第一引脚接合到第三引脚之后，在步骤S720处将所述第四引脚接合到外部线路。
图8A、8B、8C和8D示出了晶体管器件针对给定感应电压的栅极电压的模拟结果，其中所述晶体管器件耦合到根据本发明实施例的过压保护电路。对于该模拟，使用了人体模型。一100pF的电容完全充电至+/-500V，并通过1.5kΩ的电阻器放电至ESD保护电路。图8A和8C涉及正电压ESD，图8B和8D涉及负电压ESD。图8A和8B示出了感应电压(曲线图810A、810B)，而图8C和8D示出了晶体管器件的栅极处的电压(曲线图820A、820B)。从图中可以看出，栅极电压的大小安全地保持在栅极击穿电压的相应大小之下。
如上所述，所述晶体管器件10和静电放电保护电路的任一或所有晶体管可以是GaN晶体管，例如GaN HEMT。通常，GaN晶体管可具有以下特性：工作栅极电压为0V至6V(或甚至7V)，栅极泄漏测试电压为-8V至+6V，且栅极击穿电压为-50V至+20V。
应当注意，出于简明的原因，上述装置特征对应于可能未明确描述的各个方法特征。本文的公开内容认为也可扩展到这样的方法特征。特别地，本发明应理解为涉及操作上述电路的方法，和/或提供或布置这些电路的相应元件。
还应注意，说明书和附图仅说明了所提出的电路和方法的原理。本领域技术人员将能够实现各种布置，这些布置虽然未在本文中明确描述或示出，但体现了本发明原理的这些布置包括在本发明的精神和范围内。此外，本文中概述的所有示例和实施例主要旨在明确地仅用于解释目的，以帮助读者理解所提出方法的原理。此外，本文提供本发明原理、方面和实施例的所有陈述，及其具体示例旨在涵盖其等同物。

Claims (14)

1.一种用于晶体管器件的过压保护电路，所述过压保护电路包括：
第一引脚，其耦合到所述晶体管器件的栅极端子；
静电放电保护电路，其耦合在第二引脚和所述晶体管器件的源极端子之间；
第一二极管，其耦合在所述第一引脚和所述第二引脚之间；以及
第二二极管，其与所述第一二极管并联耦合在所述第一引脚和所述第二引脚之间，其中所述第一二极管的正向与所述第二二极管的正向相反，
其中，所述静电放电保护电路包括：
第一电路支路，其包括一个或多个二极管以及电阻，所述一个或多个二极管以及电阻串联耦合在所述第二引脚与所述静电放电保护电路的第一中间节点之间，其中所述第一电路支路的一个或多个二极管的正向彼此一致；
第二电路支路，其包括一个或多个二极管以及电阻，所述一个或多个二极管以及电阻串联耦合在所述晶体管器件的源极端子和第一中间节点之间，其中所述第二电路支路的一个或多个二极管的正向彼此一致，并且所述第二电路支路的一个或多个二极管的正向与所述第一电路支路的一个或多个二极管的正向相反；
第二晶体管器件，其并联耦合到所述第一电路支路，所述第一电路支路位于所述第二引脚和第一中间节点之间，其中所述第二晶体管器件的栅极端子耦合至第二中间节点，所述第二中间节点位于所述第一电路支路的一个或多个二极管以及所述第一电路支路的电阻之间；以及
第三晶体管器件，其并联耦合到所述第二电路支路，所述第二电路支路位于所述晶体管器件的源极端子和第一中间节点之间，其中所述第三晶体管器件的栅极端子耦合至第三中间节点，所述第三中间节点位于所述第二电路支路的一个或多个二极管以及所述第二电路支路的电阻之间。
2.根据权利要求1所述的过压保护电路，其中，在测量所述晶体管器件的栅极漏电流期间，所述第二引脚保持与所述第一引脚处于基本上相同的电压。
3.根据权利要求1所述的过压保护电路，其中，所述晶体管器件包括氮化镓GaN晶体管。
4.根据权利要求1所述的过压保护电路，其中，所述第二晶体管器件和所述第三晶体管器件包括多个氮化镓GaN晶体管。
5.一种用于晶体管器件的过压保护电路，所述过压保护电路包括：
第一引脚，其耦合到所述晶体管器件的栅极端子；
静电放电保护电路，其耦合在第二引脚和所述晶体管器件的源极端子之间；
第一二极管，其耦合在所述第一引脚和所述第二引脚之间；以及
第二二极管，其与所述第一二极管并联耦合在所述第一引脚和第二引脚之间，其中所述第一二极管的正向与所述第二二极管的正向相反，
其中，所述静电放电保护电路为第一静电放电保护电路；并且
所述过压保护电路还包括：
第三引脚，用于接合第一引脚；
第二静电放电保护电路，其耦合在第三引脚和第四引脚与所述晶体管器件的源极端子之间；以及
所述第四引脚，用于耦合外部线路。
6.根据权利要求5所述的过压保护电路，其中，所述第二静电放电保护电路具有比第一静电放电保护电路更高的保护范围。
7.根据权利要求5所述的过压保护电路，其中，所述第二静电放电保护电路包括：
电路支路，其包括一个或多个二极管以及电阻，所述一个或多个二极管以及电阻串联耦合在第三引脚和晶体管器件的源极端子之间，其中所述一个或多个二极管的正向彼此一致；以及
第二晶体管器件，其并联耦合到所述电路支路，所述电路支路位于第三引脚和晶体管器件的源极端子之间，其中所述第二晶体管器件的栅极端子耦合至中间节点，所述中间节点位于所述一个或多个二极管以及电阻之间。
8.根据权利要求7所述的过压保护电路，其中，所述第二晶体管器件包括氮化镓GaN晶体管。
9.根据权利要求5所述的过压保护电路，其中，在将所述第四引脚接合至外部线路之前，所述第三引脚接合至第一引脚。
10.一种测量晶体管器件的栅极漏电流的方法，所述晶体管器件耦合至用于晶体管器件的过压保护电路，所述过压保护电路包括：
第一引脚，其耦合到所述晶体管器件的栅极端子；
静电放电保护电路，其耦合在第二引脚和所述晶体管器件的源极端子之间；
第一二极管，其耦合在所述第一引脚和所述第二引脚之间；以及
第二二极管，其与所述第一二极管并联耦合在所述第一引脚和所述第二引脚之间，其中所述第一二极管的正向与所述第二二极管的正向相反，
所述方法包括以下步骤：
调节所述第二引脚处的电压使其基本上等于第一引脚处的电压；
测量流入所述晶体管器件的栅极的电流；以及
改变所述第一引脚处的电压，并调节所述第二引脚处的电压以跟随所述第一引脚处的电压。
11.一种测量晶体管器件的栅极漏电流的方法，包括：
提供第一引脚，所述第一引脚耦合到所述晶体管器件的栅极端子；
提供静电放电保护电路，所述静电放电保护电路耦合在第二引脚和所述晶体管器件的源极端子之间；
提供第一二极管，所述第一二极管耦合在所述第一引脚和所述第二引脚之间；
提供第二二极管，所述第二二极管与所述第一二极管并联耦合在所述第一引脚和所述第二引脚之间，其中所述第一二极管的正向与所述第二二极管的正向相反；
调节所述第二引脚处的电压使其基本上等于所述第一引脚处的电压；
测量流入所述晶体管器件的栅极的电流；以及
改变所述第一引脚处的电压，并调节所述第二引脚处的电压以跟随所述第一引脚处的电压。
12.根据权利要求11所述的方法，其中，所述方法还包括：
在第一电压值和第二电压值之间改变所述第一引脚处的电压，其中所述第一电压值是负电压值，所述第二电压值是正电压值。
13.根据权利要求11所述的方法，其中，所述晶体管器件包括氮化镓GaN晶体管。
14.一种将耦合至根据权利要求5所述的过压保护电路的晶体管器件接合至外部线路的方法，包括：
将所述第三引脚接合至第一引脚；以及
在将所述第一引脚接合至第三引脚之后，将所述第四引脚接合至所述外部线路。
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