JP6597357B2 - 保護ダイオード付き電界効果トランジスタ - Google Patents

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Description

本発明は、マイクロ波帯・ミリ波帯で用いる電界効果トランジスタ（ＦＥＴ）の静電放電(ＥＳＤ)耐性の改善に関する。
近年，高耐圧・高出力・低熱抵抗を特長とするＧａＮ系ＦＥＴ増幅器のマイクロ波・ミリ波帯への適用が、携帯電話基地局、衛星通信用増幅器、レーダ用増幅器の分野で進んでいる。しかし、ＧａＮ系ＦＥＴは、従来のＧａＡｓ系ＦＥＴに比べて、２端子及び３端子耐圧特性は十分高いが、ＥＳＤ（静電気放電）による故障のしやすさの観点ではその耐性が十分高いとは言えない。例えば、ＧａＮ系ＦＥＴのＥＳＤの人体モデル（ＨＢＭ）試験において、その耐性は２５０〜５００Ｖ程度の場合が多い。一般に半導体デバイスを組立及びプリント基板実装後の実使用において、ＥＳＤ故障があまり生じないようにするには、ＨＢＭ試験において１ｋＶ以上の耐性が必要である。また、ＧａＮ系ＦＥＴに限らず、従来より用いられてきたＧａＡｓ系ＦＥＴにおいても、ＥＳＤ耐性（ＥＳＤによる故障に対する耐性）の不十分さは実使用上しばしば問題になっていた。
特開２００１−３３２５６７号 公開特許公報 昭５９−１００５７９号 2006 IEEE International Microwave Symp., pp. 647-650, "A Nonlinear Drain Resistance Model for a High Power Millimeter-wave PHEMT"
以上述べたような技術的背景に対して、これまでにいつくかの方策が開示されている。特許文献１及び２では、ＧａＡｓＦＥＴのゲート端子とソース端子間にショットキー接合ダイオードを用いたＥＳＤ保護回路が記載されている。
例えば、特許文献１に記載の図１１（ａ）の構成は、ゲート電圧がゲート・ソース間のショットキー接合に対して正方向に過剰印加された場合に、ダイオードＤａ１、Ｄａ２に過電流が流れ、ＦＥＴ Ｆ１のゲート・ソース間のショットキー接合に過電流が流れて故障することを抑制できる。また、負のサージがゲートに印加された際には、ダイオードＤｂ１及びＤｂ２をサージ電流が通過することでＦＥＴ Ｆ１のゲート・ソース間のショットキー接合を保護することができる。しかし、逆並列に接続されたダイオードの接合部の容量により、ＦＥＴ増幅器を構成した際に利得が低下するという問題点があった。
ＧａＡｓ系もしくはＧａＮ系のＦＥＴの場合、デプレッション型（ノーマリオン型）が一般的であるので、負のゲートバイアスを印加して使用する。例えば、ＧａＮ ＦＥＴの場合、閾値電圧は−２Ｖ〜−４Ｖと深く、増幅動作時のゲートバイアス電圧も−１．５Ｖ〜−３Ｖと深い。そのため、ＲＦ信号増幅動作時においても保護回路に電流が流れないようにするには、ＧａＮのゲート・ソース間のショットキー障壁電位を約１Ｖとすると、図１１（ｂ）の逆方向ダイオードＤｂ１〜Ｄｂ５に示すように、少なくとも５段の縦積みが必要になる。これにより保護回路の占有面積が大きくなるという課題が生じ、ＦＥＴチップの小型化を阻害する。
特許文献２に記載の図１１（ｃ）の構成は、ＥＳＤ保護用のショットキー接合ダイオードを逆直列接続することで、図１１（ｂ）のような多段化を不要にし、また負のバイアス電圧印加時にＤｂ１が逆バイアスされるため、Ｄａ１及びＤｂ１による容量の増加を大幅に低減できる。しかし、一般にショットキー接合ダイオードの逆方向電流容量は、ｐｎ接合ダイオードの逆方向電流容量に比べてかなり小さいので、負のサージ印加時の逆方向過大電流で保護ダイオード自身が故障するという問題点があった。
本発明の目的は、予め設定した負のゲートサージ電流範囲内においては逆直列接続の保護ダイオードの故障（焼損）を抑制する機能を有することで、小型且つ増幅動作時の利得低下を抑制できる、保護ダイオード付きＦＥＴを提供することである。
本発明に係る保護ダイオード付きＦＥＴは、第１の電界効果トランジスタと、前記第１の電界効果トランジスタの第１のゲートと第１のソース間に接続された２端子静電気保護回路とを備えたダイオード付き電界効果トランジスタであって、前記２端子静電気保護回路は、前記第１の電界効果トランジスタの第１のゲートと第１のソース間逆方向耐圧よりも低い逆方向耐圧を有し、且つ、互いに逆直列に接続された第１のダイオード及び第２のダイオードからなるダイオード対と、当該ダイオード対と直列に接続され前記第１の電界効果トランジスタと同じチャネル層を用いて形成された抵抗を含み、前記第２のダイオードのショットキー接合面積が、前記第１のダイオードのショットキー接合面積に比べて１／２〜１／４の範囲であることを特徴とする。
本発明に係る保護ダイオード付きＦＥＴは、保護回路に設けた抵抗の電流飽和特性により保護回路内のダイオードが過電流で故障することを防止すると共に、ＦＥＴのゲート・ソース間のサージ耐量もゲートサージ電流を通過させるのに利用することができる。その結果、保護回路内のダイオードの寸法（接合面積）を小型化できる効果を有する。また逆直列に接続されたダイオード対を保護回路に用いているので、ゲート・ソース間に付加される接合容量は小さいため、ＦＥＴ増幅器を構成した際の利得の低下を抑制できる。
実施の形態１に係る保護回路の回路例。 実施の形態１に係る保護回路の断面図及びレイアウト図。 実施の形態１に係る保護回路の特性の説明のための模式図。 実施の形態２に係る保護回路の回路例。 実施の形態３に係る保護回路の回路例。 実施の形態４に係る保護回路の回路例。 実施の形態５に係る保護回路のダイオードのレイアウト例。 実施の形態６に係る保護ダイオードとＦＥＴのレイアウト例。 実施の形態７に係る保護ダイオードのレイアウト例。 実施の形態８に係る保護回路の回路例。 従来のゲート・ソース間に保護回路を設けたＦＥＴの回路例。
本発明の実施の形態に係る保護ダイオード付きＦＥＴについて図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
［実施の形態１］
（構成の説明）
図１は、本発明の実施の形態１に係る保護ダイオード付きＦＥＴの回路図の例である。図１において、ＦＥＴ Ｆ１のゲート・ソース間のショットキー接合ダイオードと同方向の極性を有する順方向ダイオードＤａ１と逆方向の極性を有する逆方向ダイオードＤｂ１が互いに逆直列に接続されている。さらに、この逆直列接続されたダイオード対（Ｄａ１とＤｂ１）に対して、抵抗Ｒａが直列に接続されている。ＥＳＤ保護回路は、Ｄａ１、Ｄｂ１、Ｒａにより構成され、ＦＥＴ Ｆ１のゲート・ソース間に対して並列に接続されている。ここで、抵抗Ｒａは、ＦＥＴ Ｆ１のチャネルと同じ層で形成したチャネル抵抗、またはそれと同等の性質（電流飽和特性）を有する抵抗であることが本発明の特徴である。尚、電流飽和特性とは、後述の図３（ｂ）に示すように、ある電圧値を超えた電圧が抵抗の両端に印加されると、オーミック性ではなく電流値がほぼ一定になる特性をいう。
図２（ａ）は、図１の回路のＦＥＴ、ダイオードＤｂ１とチャネル抵抗Ｒａの断面構造図、図２（ｂ）は図１の回路のレイアウトである。図２（ａ）の断面構造図は、図２（ｂ）のＸ−Ｘ面の断面構造図である。尚、ダイオードＤａ１の断面構造図は、ダイオードＤｂ１と同じであるため、図２（ａ）には示していない。図２（ａ）に示すように、ＳｉＣやＳｉのような半導体基板１４上にバッファ層１３を設け、その上にＧａＮ層１２、ＡｌＧａＮ層１１が設けられている。ＦＥＴ領域５１、ダイオード（Ｄｂ１）領域５３、抵抗領域５２は、イオン注入などを用いて形成される分離領域６１によって互いに分離される。
ドレイン電極２１、ゲート電極２２、ソース電極２３がＦＥＴ領域５１内のＡｌＧａＮ上にある。抵抗の電極２４と２５は抵抗領域５２のＡｌＧａＮ上にある。耐圧向上のために、ゲート電極２２の両端は絶縁膜４１に乗り上げる構造の場合もある。絶縁膜４２は電極をカバーする保護膜で、第１層配線であるドレイン引き出し配線３１が絶縁膜４２上のコンタクトホール４４を介してドレイン電極２１と接続され、第１層配線であるゲート引き出し配線３２が絶縁膜４２上のコンタクトホール４３を介してゲート電極２２と接続され、第１層配線であるソース引き出し配線３３が絶縁膜４２上のコンタクトホール４４を介してソース電極２３と接続されている。
同様に、絶縁膜４２上のコンタクトホール４４を介して、抵抗の電極２４、２５は第１層配線３４、３５と接続される。本発明の特徴である抵抗Ｒａは、飽和電流特性を得るために、ＦＥＴ部と同様にＡｌＧａＮ層１１、ＧａＮ層１２からなるチャネルで形成されている。尚、抵抗のチャネル部にＳｉ等のイオン注入を適度に行い、シート抵抗値を調整した場合でも、本発明の特徴である飽和電流特性を得ることができる。
（ダイオードと抵抗の特性の説明）
図３(ａ)は、ＦＥＴ Ｆ１のゲート・ソース間のショットキー接合ダイオードの順方向電流・電圧特性例（Ｆｗ）、逆方向電流・電圧特性の例（Ｒｖ）を示す。図３（ａ）で、縦軸はアノード・カソード間（ゲート・ソース間）電流、横軸はアノード・カソード間電圧である。図３（ｂ）はチャネル抵抗Ｒａの電流・電圧特性例で、縦軸は抵抗を流れる電流、横軸は抵抗の両端に印加する電圧である。図３（ｃ）はショットキー接合で形成したダイオードＤａ１、Ｄｂ１の逆方向電流・電圧特性例で、縦軸は電流、横軸は逆方向電圧を示す。図３（ａ）と（ｃ）間の逆方向耐圧の違いは、図３（ａ）のＦＥＴ Ｆ１のゲート・ソース間耐圧よりも図３（ｃ）のＤａ１，Ｄｂ１の逆方向耐圧の方が低いことである。換言すると、ＦＥＴ Ｆ１のゲート・ソース間耐圧よりもＤａ１及びＤｂ１の逆方向耐圧が低くなるように作製する。図３（ｄ）は、図１の保護回路付きＦＥＴのゲートに負のサージを印加した際の電流・電圧特性の例で、縦軸は電流、横軸は電圧を示す。図３（ｅ）は、図１の保護回路付きＦＥＴのゲートにおいて、抵抗Ｒａが無い場合に、負のサージを印加した際の電流・電圧特性の比較例で、縦軸は電流、横軸は電圧を示す。
尚、図３において、Ａ１点はＦＥＴ Ｆ１のゲート・ソース間逆方向に降伏を始める地点、Ｃ点は降伏した逆方向電流がＩｏ２に到達する地点、Ｅ点は降伏した逆方向電流がＩｏ３に到達する地点、Ｂ点は抵抗の両端の電圧に対して、電流が飽和を迎える地点を示す。また、Ａ点はダイオードＤａ１、Ｄｂ１が逆方向に降伏を始める地点で、Ｉｏ１はその時の逆方向電流値、Ｂ点は図１のＤａ１、Ｄｂ１、Ｒａ１からなる保護回路において、負のサージが印加された際にＡ点でスナップバックした電流がＩｏ２に到達した地点を示す。
この耐圧の差を利用して、負のゲートサージ印加時にＦＥＴ Ｆ１よりも先にダイオードＤｂ１が降伏を起こすようにする。尚、耐圧差は、実用性を考えると５〜１０Ｖ程度低いことが望ましい。図３（ｂ）に示すＦＥＴ Ｆ１と同じ層で形成したチャネル抵抗特性の特徴は，ある電圧以上の電圧が印加されると電流が飽和することである。これはＦＥＴのドレイン電流に対するドレイン・ソース間電圧の静特性と同様である。
（動作の説明）
次に、負のゲートサージ（ゲートにソース電位よりも低い電圧が印加される）がゲート・ソース間に印加される場合の動作を、図３（ｄ）に示す電流・電圧特性例を用いて説明する。サージは、最も広くＥＳＤ耐性の基準に使われる人体モデル（ＨＢＭ：Ｈｕｍａｎ Ｂｏｄｙ Ｍｏｄｅｌ）を仮定する。サージが印加されると、図の実線（ｗＲ）で示すように、Ａ点の電圧でＤｂ１が降伏し，スナップバックを起こす。スナップバック後、電流は増加し、Ｂ点まで到達する。Ｂ点に到達すると、抵抗Ｒａの電流飽和特性により、電流はＩｏ２に制限され、次にＣ点まで電圧が上昇する。Ｃ点まで上昇すると、次にＦＥＴ Ｆ１のゲート・ソース間の逆方向接合が降伏し，電流はＩｏ３に到達する。電流Ｉｏ３とＩｏ２の差が、ＦＥＴ Ｆ１のゲート・ソース間の電流耐量よりも低ければ、ＦＥＴ Ｆ１のゲート・ソース間を破壊することなく、所望のサージ電流Ｉｏ３を図１の回路が流すことができる。
具体例として、ＨＢＭサージ耐量１ｋＶを保護する場合を考える。ＦＥＴ Ｆ１が有する逆方向サージ耐量を２５０Ｖとすると、Ｆ１のゲート・ソース間に流すことができる電流は、２５０Ｖ／１．５ｋΩ＝０．１７Ａである。１ｋＶの耐量を図１の回路で有するには、１ｋＶ／１．５ｋΩ＝０．６７Ａより、０．５Ａの電流をＥＳＤ保護回路（Ｄａ１、Ｄｂ１、Ｒａ）に流せばよい。ここで、１．５ｋΩはＨＢＭでのＥＳＤ耐量測定に用いる試験系の抵抗値である。
予め実験で取得した単位ショットキー接合面積辺りの逆方向電流容量が、例えば０．２Ａ／１ｍｍ２とすると、０．５Ａ流すのに必要な接合面積は２．５ｍｍ２と算出される。一方、抵抗に関しては、単位幅当たりの飽和電流が２．５Ａ／ｍｍの場合、幅０．２ｍｍのチャネル抵抗を用いることで、０．５Ａの飽和電流特性を実現できる。このように設計した場合、図１の保護回路を流れる電流Ｉｄａ１が０．５Ａ（＝Ｉｏ２）、図１のＦＥＴ Ｆ１のソースからゲートに向かって流れる電流Ｉｓｇｆ１が０．１７Ａとなり、合わせてＩｏ３＝０．６７Ａのサージ電流を流すことができる。その結果、ＨＢＭ時のＥＳＤ耐量１ｋＶを実現できる。
これに対する比較例として、抵抗Ｒａが無い場合（図１１（ｃ）に相当）の電流・電圧特性を図３（ｅ）に、一点鎖線（ｗｏＲ）で示す。１ｋＶのＨＢＭサージがＦＥＴ Ｆ１のゲートに印加されると、抵抗Ｒａによる電流制限がされないため、図３（ｅ）の一点鎖線（ｗｏ Ｒ）で示すように、Ｂ点の電流Ｉｏ２は，電圧の上昇と共にダイオードＤｂ１の逆方向許容電流０．５Ａを超えてしまい、電流Ｉｏ３の０．６７Ａに到達する。その結果、ダイオードＤｂ１が故障してしまう。
（実施の形態１の効果）
以上述べたように、実施の形態１に係る保護ダイオード付きＦＥＴのＥＳＤ耐性は、従来の図１１（ｃ）の場合に比べて、全体の逆方向許容電流をＦ１のゲート・ソース間許容電流分だけ高くできる。換言すると、図１１（ｃ）と同じＥＳＤサージ許容電流を実現する場合には、ＥＳＤに用いる保護ダイオードの接合面積をＦ１の許容電流分だけ小さくすることができる。また、保護ダイオードＤａ１、Ｄｂ１をショットキー接合で実現する場合は、ＦＥＴ作製工程と同じ工程で、ダイオード及びチャネル抵抗を作製できるので、工程の増加を伴わないため、低コスト化を実現できる。さらに逆直列ダイオード構成を用いるため、図１１（ａ）及び（ｂ）の逆並列で構成するものに比べて、寄生容量の影響を低減でき、保護ダイオード装荷によるＦＥＴ増幅器の利得の低下を抑制できる。
上記は、Ｄａ１、Ｄｂ１をＦＥＴ Ｆ１と同じショットキー接合で作製した場合の例を述べたが、Ｄａ１、Ｄｂ１をｐｎ接合で形成しても、Ｆ１の許容電流分だけ保護ダイオードの接合面積を低減できることが明らかである。また本例は、ＧａＮ ＦＥＴを例にして説明したが、従来のＧａＡｓ ＦＥＴにおいても同様の効果が期待できることも明らかである。
［実施の形態２］
図４は、本発明の実施の形態２の保護回路の例である。実施の形態１の図１との違いは、ダイオードＤｂ２がＤｂ１と同方向に直列接続されていることである。ダイオードの面積がＤｂ２分だけ大きくなるが、負のゲートバイアス印加時に逆バイアスされるダイオードが、実施の形態１の図１に比べて１つ増えるので、その分、保護回路による寄生容量の影響を低減できる。その他の効果に関しては、実施の形態１の効果と同じである。
［実施の形態３］
図５は、本発明の実施の形態３の保護回路の例である。実施の形態１の図との違いは、抵抗ＲａをＦＥＴのゲートとソースを接続した定電流源Ｆａに置き換えたことである。定電流源Ｆａは、チャネル抵抗Ｒａと同様に図３（ｂ）に示す定電流特性を有するので、実施の形態１と同様の効果が期待できる。
［実施の形態４］
図６は、本発明の実施の形態４の保護回路の例である。実施の形態３の図５に、図１に示す抵抗Ｒａを追加した構成である。チャネル抵抗Ｒａを追加することで、図５に比べて保護回路が呈するインピーダンスを高くできる。ここで、抵抗Ｒａによる電流飽和特性は、定電流源Ｆａの電流飽和特性と同等になるように設定する。抵抗Ｒａの装荷により保護回路のインピーダンスが高くなった分、実施の形態３に比べて、増幅動作時における増幅器の利得の低下を抑制できる。その他の効果に関しては、実施の形態３と同様である。
［実施の形態５］
（構成の説明）
実施の形態１〜４では、本発明の回路構成による形態を述べたが、実施の形態５〜７では、本発明の特徴であるダイオード部のレイアウトに関する実施の形態を述べる。
図７（ａ）、（ｂ）は、本発明の実施の形態５の保護ダイオードのレイアウト図及び断面図である。図７（ｃ）、（ｄ）は、従来のダイオードのレイアウト図及び断面図である。保護回路の回路構成は、実施の形態１、２、４のいずれかを想定している。通常、ショットキー接合ダイオードは、ＦＥＴのレイアウトに準じて、図７（ｃ）、（ｄ）のように作製されることが多い。図７は、ＧａＮ ＦＥＴの例である。図７（ｃ）、（ｄ）に示すように、ＳｉＣやＳｉのような半導体基板１４上にバッファ層１３を設け、その上にＧａＮ層１２、ＡｌＧａＮ層１１が設けられている。
ドレイン電極２１、ゲート電極２２、ソース電極２３が活性領域１０内のＡｌＧａＮ上にある。耐圧向上のために、ゲート電極２２の両端は絶縁膜４１に乗り上げるようになる場合も多い。絶縁膜４２は電極をカバーし、第１層配線であるドレイン引き出し配線３１が絶縁膜４２上のコンタクトホール４４を介してドレイン電極２１と接続され、第１層配線であるゲート引き出し配線３２が絶縁膜４２上のコンタクトホール４３を介してゲート電極２２と接続され、第１層配線であるソース引き出し配線３３が絶縁膜４２上のコンタクトホール４４を介してソース電極２３と接続されている。第１層配線３０は、ドレイン及びソース引き出し配線３１、３３を同電位にするための配線である。
図７（ａ）と（ｃ）を比較すると分かるように、本発明のショットキー接合ダイオードのゲート電極２２（図７はダイオードを示すので、アノード電極と呼んでもよい）を第１層配線３２がほぼ同一の大きさで覆っている。コンタクトホール４３も第１層配線の下に大きく開口している。一方、従来のショットキー接合ダイオードはＦＥＴと同じ形状で構成すればよいので、従来は、図７（ｃ）のように、ゲート電極２２の端部だけにコンタクトホールがその最小開口寸法を満足する開口で作製され、ＦＥＴとして重要な役割を果たすゲート電極２２の細い部分は、幅Ｌｇｍ２で示すように図７（ａ）の幅Ｌｇｍ１よりも短い。マイクロ波帯ＦＥＴの場合、通常、ゲート電極２２と第１層配線との繋ぐコンタクトホール４３の最小開口寸法よりも、図７(ｃ)、（ｄ）に示すようにゲート長Ｌｇの方が短い。そのため、ゲート電極２２端部以外のゲート電極２２上をゲート引き出し配線３２が覆うことはない。
本発明ではダイオードを保護ダイオードとして使用するため、通常動作の数十〜数百倍のサージ電流を短時間にゲート電極を通過させる必要がある。そのため、できるだけ均一にショットキー接合部に流せるように、接合部以外の抵抗を極力減らすことが望ましい。そのためには、配線抵抗を低くすることが効果的である。理由は、接合部全体に亘って均一にサージ電流が流れやすくなり、均一になる分だけ、許容電流が大きくなるためである。この観点から、図７（ａ）の本発明に係るレイアウトの方が、図７（ｃ）よりも接合部以外の配線抵抗が低くなることが分かる。ゲート引き出し配線３２及びコンタクトホール４３の大きさの目安は、ゲート電極２２によるショットキー接合面積の２／３以上を占めることが、経験的に望ましい。また経験的に１／３以下になると配線抵抗を低減する効果があまり得られないことも付記しておく。
（効果の説明）
以上述べたように、実施の形態５に係る保護ダイオードのレイアウト例は、実施の形態１、２、４を実際にＧａＮチップ上で実現する場合において、ダイオード自身の逆方向許容電流を大きくする効果を有する。またこの許容電流の増加により、不要な保護ダイオードの接合面積の増加を抑制でき、保護回路のチップレイアウトの縮小化に寄与する、という効果を有する。
［実施の形態６］
（構成の説明）
図８は、実施の形態６を説明するための、ダイオードとＦＥＴのレイアウト例である。実施の形態１で述べたように、本発明では確実に保護ダイオードＤｂ１を逆方向降伏させるために、保護ダイオードの逆方向耐圧は、増幅用ＦＥＴ Ｆ１のゲート・ソース間逆方向耐圧よりも５〜１０Ｖ程度低いことが望ましい。実施の形態６はその耐圧の差を実現するダイオードとＦＥＴのレイアウト手法の一例である。保護回路の回路構成としては、実施の形態１〜４に係る図１、４、５、６の場合を想定している。
図８（ａ）、（ｂ）は保護ダイオード、図８（ｃ）、（ｄ）は増幅用ＦＥＴの各々上面図及び断面図の例である。高出力を目的にする増幅用ＦＥＴのレイアウトは、図８（ｃ）、（ｄ）に示すように、ゲート・ドレイン間隔Ｌｇｄ２がゲート・ソース間隔Ｌｇｓ２よりも大きい場合が多い。これはゲート・ドレイン間耐圧を大きくし、高電圧動作を可能にするためである。一方、ダイオードでは図８（ａ）、（ｂ）に示すように、ソース抵抗及びドレイン抵抗を等しくし、ゲート電流がゲート電極を介してソース側とドレイン側に等しく流れるように、Ｌｇｓ１＝Ｌｇｄ１の対象構造が好まれる。
図８では、耐圧の低い保護ダイオードを実現するために、ゲート・ソース電極間隔Ｌｇｓ１をＦＥＴ Ｆ１のゲート・ソース電極間隔Ｌｇｓ２よりも短くすることで、保護ダイオードＤｂ１の耐圧をＦＥＴ Ｆ１のゲート・ソース間逆方向端圧よりも低くする例を示している。例えば、実験的にＬｇｓ２に比べてＬｇｓ１を０．２〜０．５μｍ狭くすると、５〜１０Ｖの耐圧低下を実現できる。Ｌｇｓ１とＬｇｓ２との差（Ｌｇｓ１−Ｌｇｓ２）が０．２μｍ未満になるとＦＥＴ Ｆ１のゲート・ソース間逆方向耐圧との差が５Ｖ未満になり、先に保護ダイオードＤｂ１を降伏させる観点から見た際のマージンが不足するので、実用上好適とは言えない。一方、Ｌｇｓ１とＬｇｓ２との差が０．５μｍ以上の場合は、耐圧差が１０Ｖ以上と過剰マージンになるが、本実施の形態の効果が得られなくなる訳ではない。
（効果の説明）
上記のように、間隔の変更による耐圧制御はマスクパターンだけで実現できるので、コストの増加を抑制できる効果を有する。尚、本実施の形態では、マスクパターンの修正で耐圧の差を実現した例を示したが、ゲート電極２２の材料の変更やゲート電極２２をＡｌＧａＮ層１１に少しだけ埋め込む等の方法で耐圧を低くしてもよい。但し、ゲート電極材料の変更や埋め込み構造の場合、マスク工程やプロセス工程の追加が生じることを付記しておく。
［実施の形態７］
（構成と効果の説明）
実施の形態７は、実施の形態１〜６における図１の保護ダイオードＤａ１とＤｂ１のショットキー接合面積に関するもので、Ｄａ１とＤｂ１のレイアウト例を図９に示す。図９（ａ）は図１のダイオードＤｂ１、図９（ｂ）は図１のダイオードＤａ１のレイアウト例で、Ｗｇ１はダイオードＤｂ１のゲート幅、Ｗｇ２はダイオードＤａ１のゲート幅である。ショットキー接合面積は、前述したように、図７（ａ）、（ｂ）において、ゲート電極２２と活性領域１０との重なり部分の面積で表される。
一般に、ダイオードにおける順方向許容電流と逆方向許容電流を比較すると、順方向の方が逆方向よりも数倍許容電流が大きい。従って、実施の形態１を実際にチップレイアウトする場合、ダイオードＤａ１とＤｂ１を同じ接合面積で実現するよりも、Ｄｂ１に比べてＤａ１を小さい面積で実現しても、実施の形態１に述べた、ＥＳＤ耐性の改善を実現できる。例えば、ダイオードＤｂ１に比べＤａ１の接合面積を１／２〜１／４にしても、所望のＥＳＤ耐性を実現できる。図９（ａ）と（ｂ）の例では、ダイオードＤａ１のゲート幅Ｗｇ２をダイオードＤｂ１のゲート幅Ｗｇ１の約１／２以下にでき、Ｄａ１のゲート幅が小さくなる分だけ、図１の回路が占めるレイアウト面積を削減でき、小型化を図ることができる。
このように、ダイオードＤｂ１よりもＤａ１の面積を１／２〜１／４にすることで、両者を同じ面積で実現する場合に比べて、保護回路の占有面積を小さくできる効果を有する。
［実施の形態８］
（構成と効果の説明）
実施の形態８は、実施の形態１〜４で述べた保護回路部をＧａＮ ＦＥＴと同一チップ上ではなく、例えばＧａＡｓのような別のIII-Ｖ族半導体基板上に実現する例である。図１０にその回路図の例を示す。図１０の例では、ＦＥＴ Ｆ１をＧａＮ基板Ｃ１上に、ダイオードＤａ１、Ｄｂ１及び抵抗Ｒａからなる保護回路部をＧａＡｓ基板Ｃ２上に作製している。両者はボンディングワイヤＢｗによって接続され、図１と等価な回路を構成している。
ＧａＮ ＦＥＴを作製可能なエピタキシャル基板として広く用いられているＳｉＣ基板は低熱抵抗性に優れているが、通常、ＧａＡｓ基板よりも高価である。ＥＳＤ保護を目的として保護回路部にはＧＨｚ帯での高出力・高利得・高効率特性や低熱抵抗性を強く要求されない。そのため、保護回路部をＧａＡｓ基板上に作製し、ＦＥＴをＧａＮ 基板上に作製し、両者をワイヤ等で接続したことを特徴とする本実施の形態は、低コスト化に有効である。
ＦＥＴ Ｆ１と保護回路を上記のように別々の半導体基板に作製、ボンドワイヤＢｗで両者を接続しても、実施の形態１〜４に述べた効果が得られる。さらに、ＧａＡｓ基板上に作製することで、保護回路の占有面積分だけＧａＮ ＦＥＴチップを小型化でき、低コスト化を図ることができるという効果を有する。ＧａＡｓ基板以外に、IｎP基板やＳｉ基板やガラス基板やサファイヤ基板等も適用可能であることは言うまでも無い。
Ｄａ１〜Ｄａ２：ゲート・ソース間に対して順方向に接続されたダイオード
Ｄｂ１〜Ｄｂ５：ゲート・ソース間に対して逆方向に接続されたダイオード
Ｆ１：増幅用ＧａＮ ＦＥＴ
Ｆａ：定電流源用のＧａＮ ＦＥＴ
Ｒａ：チャネル抵抗
Ｉｄａ１：保護回路を流れる電流
Ｉｏ１：Ａ点の電流値
Ｉｏ２：Ｂ点及びＣ点の電流値
Ｉｏ３：Ｄ点の電流値
Ｌｇ：従来のダイオードのゲート長
Ｌｇ１：ダイオードのゲート長
Ｌｇｓ１：ダイオードのゲート・ソース端間隔
Ｌｇｄ１：ダイオードのゲート・ドレイン端間隔
Ｌｇ２：ＦＥＴのゲート長
Ｌｇｓ２：ＦＥＴのゲート・ソース端間隔
Ｌｇｄ２：ＦＥＴのゲート・ドレイン端間隔
Ｌｇｍ１：本発明のＦＥＴ構造を利用したダイオードのゲート（アノード）電極上部の幅
Ｌｇｍ２：従来のＦＥＴ構造を利用したダイオードのゲート（アノード）電極上部の幅
Ｄ：ドレイン端子
Ｇ：ゲート端子
Ｇｉｎ：入力端子（ゲート端子と同電位）
Ｂｗ：ボンディングワイヤ
Ｗｇ１：ダイオードＤｂ１のゲート幅
Ｗｇ２：ダイオードＤａ１のゲート幅
Ｃ１：ＧａＮチップ領域
Ｃ２：ＧａＡｓチップ領域
１０：活性領域
１１：ＡｌＧａＮ層
１２：ＧａＮ層
１３：バッファ層
１４：半導体基板
２１：ドレイン電極
２２：ゲート電極
２３：ソース電極
２４、２５：抵抗の電極
３０：ソースとドレインを接続する第１層配線（カソード配線）
３１：ドレイン電極と接続するための第１層配線
３２：ゲート電極と接続するための第１層配線
３３：ソース電極と接続するための第１層配線
３４、３５：抵抗の電極（２４，２５）と接続するための第１層配線
４１：ＡｌＧａＮ層１１の直上の絶縁膜
４２：ゲート・ソース・ドレイン電極を覆う絶縁膜
４３：ゲート電極２２と引き出し用の第１層配線３２を繋ぐための絶縁膜４２の開口部（コンタクトホール）
４４：ソース電極２３、ドレイン電極２１と引き出し用の第１層配線３２を繋ぐための絶縁膜４２の開口
５１：ＦＥＴ領域
５２：抵抗領域
５３：ダイオード（Ｄｂ１）領域
５４：ダイオード（Ｄａ１）領域
６１：素子分離のためのアイソレーション注入領域

Claims (12)

  1. 第１の電界効果トランジスタと、前記第１の電界効果トランジスタの第１のゲートと第１のソースとの間に接続された２端子静電気保護回路とを備えたダイオード付き電界効果トランジスタであって、
    前記２端子静電気保護回路は、前記第１のゲートに前記第１のソースの電位よりも低い電圧を印加したときに逆方向にバイアスされる側に位置し、且つ、前記第１の電界効果トランジスタの第１のゲートと第１のソース間の逆方向耐圧よりも低い逆方向耐圧を有する第１のダイオードと、前記第１のゲートに前記第１のソースの電位よりも低い電圧を印加したときに順方向にバイアスされる側に位置し、且つ、前記第１のダイオードと逆直列に接続された第２のダイオードと、前記第１のダイオードと前記第２のダイオードで構成されるダイオード対と直列に接続され、且つ前記第１の電界効果トランジスタと同じチャネル層を用いて形成された抵抗と、を含み、
    前記第２のダイオードのショットキー接合面積が、前記第１のダイオードのショットキー接合面積に比べて１／２〜１／４の範囲であることを特徴とする保護ダイオード付き電界効果トランジスタ。
  2. 第１の電界効果トランジスタと、前記第１の電界効果トランジスタの第１のゲートと第１のソースとの間に接続された２端子静電気保護回路とを備えたダイオード付き電界効果トランジスタであって、
    前記２端子静電気保護回路は、前記第１のゲートに前記第１のソースの電位よりも低い電圧を印加したときに逆方向にバイアスされる側に位置し、且つ、前記第１の電界効果トランジスタの第１のゲートと第１のソース間の逆方向耐圧よりも低い逆方向耐圧を有する第１のダイオードと、前記第１のゲートに前記第１のソースの電位よりも低い電圧を印加したときに順方向にバイアスされる側に位置し、且つ、前記第１のダイオードと逆直列に接続された第２のダイオードと、前記第１のダイオードと前記第２のダイオードで構成されるダイオード対と直列に接続され、且つ前記第１の電界効果トランジスタと同じチャネル層を用いて形成された抵抗と、を含み、
    前記第１のダイオードのアノード電極のレイアウトにおいて、前記アノード電極と当該アノード電極の引き出し配線の重なり部の面積、及び前記アノード電極と前記引き出し配線を繋ぐコンタクトホールの面積が、共に、前記アノード電極の面積の少なくとも２／３以上を占めることを特徴とする保護ダイオード付き電界効果トランジスタ。
  3. 第１の電界効果トランジスタと、前記第１の電界効果トランジスタの第１のゲートと第１のソースとの間に接続された２端子静電気保護回路とを備えたダイオード付き電界効果トランジスタであって、
    前記２端子静電気保護回路は、前記第１のゲートに前記第１のソースの電位よりも低い電圧を印加したときに逆方向にバイアスされる側に位置し、且つ、前記第１の電界効果トランジスタの第１のゲートと第１のソース間の逆方向耐圧よりも低い逆方向耐圧を有する第１のダイオードと、前記第１のゲートに前記第１のソースの電位よりも低い電圧を印加したときに順方向にバイアスされる側に位置し、且つ、前記第１のダイオードと逆直列に接続された第２のダイオードと、前記第１のダイオードと前記第２のダイオードで構成されるダイオード対と直列に接続され、且つ前記第１の電界効果トランジスタと同じチャネル層を用いて形成された抵抗と、を含み、
    前記第１のダイオードのアノード電極とカソード電極のレイアウト上の間隔が、前記第１の電界効果トランジスタの第１のゲートの電極と第１のソースの電極のレイアウト上の間隔よりも０．２〜０．５ｕｍ狭いことを特徴とする保護ダイオード付き電界効果トランジスタ。
  4. 前記第１のダイオードを電流が流れる方向に極性をあわせて複数個を直列接続していることを特徴とする請求項１〜３の何れか１項に記載の保護ダイオード付き電界効果トランジスタ。
  5. 前記ダイオード対、前記抵抗、前記第１の電界効果トランジスタを同一のＩＩＩ−Ｎ族半導体基板上に作製したことを特徴とする請求項１〜４の何れか１項に記載の保護ダイオード付き電界効果トランジスタ。
  6. 第１の電界効果トランジスタと、前記第１の電界効果トランジスタの第１のゲートと第１のソースとの間に接続された２端子静電気保護回路とを備えたダイオード付き電界効果トランジスタであって、
    前記２端子静電気保護回路は、前記第１のゲートに前記第１のソースの電位よりも低い電圧を印加したときに逆方向にバイアスされる側に位置し、且つ、前記第１の電界効果トランジスタの第１のゲートと第１のソース間の逆方向耐圧よりも低い逆方向耐圧を有する第１のダイオードと、前記第１のゲートに前記第１のソースの電位よりも低い電圧を印加したときに順方向にバイアスされる側に位置し、且つ、前記第１のダイオードと逆直列に接続された第２のダイオードと、前記第１のダイオードと前記第２のダイオードで構成されるダイオード対と直列に接続され、且つ、第２のゲートと第２のソースを接続した第２の電界効果トランジスタとを備え、
    前記第２のダイオードのショットキー接合面積が、前記第１のダイオードのショットキー接合面積に比べて１／２〜１／４の範囲であることを特徴とする保護ダイオード付き電界効果トランジスタ。
  7. 第１の電界効果トランジスタと、前記第１の電界効果トランジスタの第１のゲートと第１のソースとの間に接続された２端子静電気保護回路とを備えたダイオード付き電界効果トランジスタであって、
    前記２端子静電気保護回路は、前記第１のゲートに前記第１のソースの電位よりも低い電圧を印加したときに逆方向にバイアスされる側に位置し、且つ、前記第１の電界効果トランジスタの第１のゲートと第１のソース間の逆方向耐圧よりも低い逆方向耐圧を有する第１のダイオードと、前記第１のゲートに前記第１のソースの電位よりも低い電圧を印加したときに順方向にバイアスされる側に位置し、且つ、前記第１のダイオードと逆直列に接続された第２のダイオードと、前記第１のダイオードと前記第２のダイオードで構成されるダイオード対と直列に接続され、且つ、第２のゲートと第２のソースを接続した第２の電界効果トランジスタとを備え、
    前記第１のダイオードのアノード電極のレイアウトにおいて、前記アノード電極と当該アノード電極の引き出し配線の重なり部の面積、及び前記アノード電極と前記引き出し配線を繋ぐコンタクトホールの面積が、共に、前記アノード電極の面積の少なくとも２／３以上を占めることを特徴とする保護ダイオード付き電界効果トランジスタ。
  8. 第１の電界効果トランジスタと、前記第１の電界効果トランジスタの第１のゲートと第１のソースとの間に接続された２端子静電気保護回路とを備えたダイオード付き電界効果トランジスタであって、
    前記２端子静電気保護回路は、前記第１のゲートに前記第１のソースの電位よりも低い電圧を印加したときに逆方向にバイアスされる側に位置し、且つ、前記第１の電界効果トランジスタの第１のゲートと第１のソース間の逆方向耐圧よりも低い逆方向耐圧を有する第１のダイオードと、前記第１のゲートに前記第１のソースの電位よりも低い電圧を印加したときに順方向にバイアスされる側に位置し、且つ、前記第１のダイオードと逆直列に接続された第２のダイオードと、前記第１のダイオードと前記第２のダイオードで構成されるダイオード対と直列に接続され、且つ、第２のゲートと第２のソースを接続した第２の電界効果トランジスタとを備え、
    前記第１のダイオードのアノード電極とカソード電極のレイアウト上の間隔が、前記第１の電界効果トランジスタの第１のゲートの電極と第１のソースの電極のレイアウト上の間隔よりも０．２〜０．５ｕｍ狭いことを特徴とする保護ダイオード付き電界効果トランジスタ。
  9. 第１の電界効果トランジスタと、前記第１の電界効果トランジスタの第１のゲートと第１のソースとの間に接続された２端子静電気保護回路とを備えたダイオード付き電界効果トランジスタであって、
    前記２端子静電気保護回路は、前記第１のゲートに前記第１のソースの電位よりも低い電圧を印加したときに逆方向にバイアスされる側に位置し、且つ、前記第１の電界効果トランジスタの第１のゲートと第１のソース間の逆方向耐圧よりも低い逆方向耐圧を有する第１のダイオードと、前記第１のゲートに前記第１のソースの電位よりも低い電圧を印加したときに順方向にバイアスされる側に位置し、且つ、前記第１のダイオードと逆直列に接続された第２のダイオードと、前記第１のダイオードと前記第２のダイオードで構成されるダイオード対と直列に接続され、且つ、第２のゲートと第２のソースを接続した第２の電界効果トランジスタとを備え、
    前記ダイオード対、前記第２の電界効果トランジスタを、前記第１の電界効果トランジスタと同一のＩＩＩ−Ｎ族半導体基板上に作製したことを特徴とする保護ダイオード付き電界効果トランジスタ。
  10. 第１の電界効果トランジスタと、前記第１の電界効果トランジスタの第１のゲートと第１のソースとの間に接続された２端子静電気保護回路とを備えたダイオード付き電界効果トランジスタであって、
    前記２端子静電気保護回路は、前記第１のゲートに前記第１のソースの電位よりも低い電圧を印加したときに逆方向にバイアスされる側に位置し、且つ、前記第１の電界効果トランジスタの第１のゲートと第１のソース間の逆方向耐圧よりも低い逆方向耐圧を有する第１のダイオードと、前記第１のゲートに前記第１のソースの電位よりも低い電圧を印加したときに順方向にバイアスされる側に位置し、且つ、前記第１のダイオードと逆直列に接続された第２のダイオードと、前記第１のダイオードと前記第２のダイオードで構成されるダイオード対と直列に接続され、且つ、第２のゲートと第２のソースを接続した第２の電界効果トランジスタとを備え、
    前記ダイオード対、前記第２の電界効果トランジスタを、前記第１の電界効果トランジスタと異なる半導体基板上に作製したことを特徴とする保護ダイオード付き電界効果トランジスタ。
  11. 第１の電界効果トランジスタと、前記第１の電界効果トランジスタの第１のゲートと第１のソースとの間に接続された２端子静電気保護回路とを備えたダイオード付き電界効果トランジスタであって、
    前記２端子静電気保護回路は、前記第１のゲートに前記第１のソースの電位よりも低い電圧を印加したときに逆方向にバイアスされる側に位置し、且つ、前記第１の電界効果トランジスタの第１のゲートと第１のソース間の逆方向耐圧よりも低い逆方向耐圧を有する第１のダイオードと、前記第１のゲートに前記第１のソースの電位よりも低い電圧を印加したときに順方向にバイアスされる側に位置し、且つ、前記第１のダイオードと逆直列に接続された第２のダイオードと、前記第１のダイオードと前記第２のダイオードで構成されるダイオード対と直列に接続され、且つ、第２のゲートと第２のソースを接続した第２の電界効果トランジスタとを備え、
    前記第１の電界効果トランジスタがＧａＮ電界効果トランジスタであり、前記ダイオード対、前記第２の電界効果トランジスタをＧａＡｓまたはＩｎＰまたはＳｉまたはガラスまたはサファイア基板上に作製したことを特徴とする保護ダイオード付き電界効果トランジスタ。
  12. 前記第１の電界効果トランジスタと同じチャネル層を用いて形成した抵抗を、前記２端子静電気保護回路と直列に接続したことを特徴とする請求項６〜１１の何れか１項に記載の保護ダイオード付き電界効果トランジスタ。
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