JP5969941B2 - 半導体トランジスタのテスト方法 - Google Patents
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Description
キャパシタを備える試験電圧印加回路を、被試験トランジスタのドレイン端子に印加するための試験電圧を供給する試験装置に接続し、キャパシタの一端を前記試験電圧に充電する第1工程と、
前記被試験トランジスタのゲート端子、前記ドレイン端子、及びソース端子に夫々所定の前記被試験トランジスタがオフ状態となる第1ゲート電圧、第1ドレイン電圧、及び第1ソース電圧を印加する第2工程と、
前記第2工程の後、前記ドレイン端子の電圧、又は前記ドレイン端子に流れるドレイン電流を検知する第3工程と、を有し、
前記第2工程において、前記第1ドレイン電圧の印加を、前記試験電圧印加回路と前記試験装置の接続を切り離すとともに、充電された前記キャパシタの前記一端を前記ドレイン端子に接続することにより行うことを第1の特徴とする。
前記第3工程が、前記試験装置と前記ドレイン端子を直接接続して、前記被試験トランジスタの前記ゲート端子、前記ドレイン端子、及び前記ソース端子に夫々所定の前記被試験トランジスタがオフ状態となる第2ゲート電圧、第2ドレイン電圧、及び第2ソース電圧を印加するとともに、前記被試験トランジスタの前記ドレイン端子に流れるドレイン電流を検知する工程であることを第2の特徴とする。
前記第2工程において前記被試験トランジスタに印加される前記第1ドレイン電圧と前記第1ソース電圧間の電圧差が、前記第3工程において前記被試験トランジスタに印加される前記第2ドレイン電圧と前記第2ソース電圧間の電圧差以上であることを第3の特徴とする。
前記第3工程後、前記試験装置と前記被試験トランジスタの前記ドレイン端子との接続を切り離す第4工程を有し、
前記第1〜第4工程が、繰り返して複数回行われ、
当該複数回の前記第2工程において、前記被試験トランジスタに印加される前記第1ドレイン電圧と前記第1ソース電圧間の電圧差を徐々に増加させることを第4の特徴とする。
前記試験電圧印加回路が、抵抗器を備え、
前記第2工程における前記第1ドレイン電圧の印加時において、充電された前記キャパシタの前記一端と前記被試験トランジスタの前記ドレイン端子を、前記抵抗器を介して接続し、
前記第2工程における前記第1ドレイン電圧の印加時において、
前記被試験トランジスタが良品の場合、前記試験電圧により定まる一定電圧まで前記第1ドレイン電圧が上昇するが、前記被試験トランジスタが不良品の場合、前記第1ドレイン電圧が前記一定電圧にまで上昇する電圧の立ち上がりの途中で、前記第1ドレイン電圧が低下し始めるように、前記抵抗器の抵抗値が設定されていることを第5の特徴とする。
前記試験装置と前記ドレイン端子の接続を、前記試験電圧印加回路を介して接続するか、又は、前記試験電圧印加回路を介さず直接接続するかを切り替えるスイッチを備え、
前記スイッチを用いて、前記ドレイン端子に印加される前記試験電圧の供給先を、前記試験電圧印加回路の前記キャパシタから、前記試験装置に変更する工程を有することが好ましい。
前記試験電圧印加回路が、そのドレイン端子側が前記キャパシタの前記一端と接続する放電用トランジスタを備え、
前記第2工程における前記第1ドレイン電圧の印加開始から所定期間の経過後に、前記放電用トランジスタをオンすることが好ましい。
以下に、本発明の一実施形態に係る信頼性不良のテスト方法(以降、適宜「本発明方法1」と称する)の構成につき、図面を参照して詳細に説明する。本発明方法1の構成例を示すフローチャートを図1に示す。本発明方法において、被試験トランジスタが良品の場合の高電圧印加試験中のタイミングチャートを図2に、被試験トランジスタが不良品の場合の高電圧印加試験中のタイミングチャートを図3に、夫々示す。なお、本発明方法1は、特に、GaNやSiCなどの化合物半導体を材料としたパワートランジスタの信頼性試験を想定している。しかしながら、本発明方法1は、これに限られるものではない。また、本発明方法1は、上記図1のフローチャートで示される方法に限定されるものではない。
以下に、本発明の一実施形態に係る信頼性不良のテスト方法(以降、適宜「本発明方法2」と称する)の構成につき、図面を参照して詳細に説明する。本発明方法2は、図4に示す試験電圧印加回路15を使用しつつも、破壊が発生する電圧以上の電圧を被試験トランジスタ10に印加されないようにする手法が本発明方法1と異なっている。
高電圧印加試験で印加する試験電圧V1の初期値を設定する(ステップS303)。その後、被試験トランジスタ10をオフ状態に維持したまま、ソース端子12とドレイン端子13の間に高電圧を充電されたキャパシタ17を介して印加し、ソフト破壊テスト(ステップS304:工程Aに相当)を実施する。なお、この工程は図5のステップS203と同様である。
10: 被試験トランジスタ
11: ゲート端子
12: ソース端子
13: ドレイン端子
14: 被試験トランジスタの寄生容量
15: 試験電圧印加回路
16、19、21: スイッチ
17: キャパシタ
18: 放電トランジスタ
20: 抵抗器
30a〜30d: 試験装置
Claims (5)
- 半導体トランジスタのウェハ試験またはパッケージ試験において、信頼性不良を検出するテスト方法であって、
キャパシタを備える試験電圧印加回路を、被試験トランジスタのドレイン端子に印加するための試験電圧を供給する試験装置に接続し、キャパシタの一端を前記試験電圧に充電する第1工程と、
前記被試験トランジスタのゲート端子、前記ドレイン端子、及びソース端子に夫々所定の前記被試験トランジスタがオフ状態となる第1ゲート電圧、第1ドレイン電圧、及び第1ソース電圧を印加する第2工程と、
前記第2工程の後、前記ドレイン端子の電圧、又は前記ドレイン端子に流れるドレイン電流を検知する第3工程と、を有し、
前記第2工程において、前記第1ドレイン電圧の印加を、前記試験電圧印加回路と前記試験装置の接続を切り離すとともに、充電された前記キャパシタの前記一端を前記ドレイン端子に接続することにより行うことを特徴とするテスト方法。 - 前記第3工程が、前記試験装置と前記ドレイン端子を直接接続して、前記被試験トランジスタの前記ゲート端子、前記ドレイン端子、及び前記ソース端子に夫々所定の前記被試験トランジスタがオフ状態となる第2ゲート電圧、第2ドレイン電圧、及び第2ソース電圧を印加するとともに、前記被試験トランジスタの前記ドレイン端子に流れるドレイン電流を検知する工程であることを特徴とする請求項1に記載のテスト方法。
- 前記第2工程において前記被試験トランジスタに印加される前記第1ドレイン電圧と前記第1ソース電圧間の電圧差が、前記第3工程において前記被試験トランジスタに印加される前記第2ドレイン電圧と前記第2ソース電圧間の電圧差以上であることを特徴とする請求項2に記載のテスト方法。
- 前記第3工程後、前記試験装置と前記被試験トランジスタの前記ドレイン端子との接続を切り離す第4工程を有し、
前記第1〜第4工程が、繰り返して複数回行われ、
当該複数回の前記第2工程において、前記被試験トランジスタに印加される前記第1ドレイン電圧と前記第1ソース電圧間の電圧差を徐々に増加させることを特徴とする請求項3に記載のテスト方法。 - 前記試験電圧印加回路が、抵抗器を備え、
前記第2工程における前記第1ドレイン電圧の印加時において、充電された前記キャパシタの前記一端と前記被試験トランジスタの前記ドレイン端子を、前記抵抗器を介して接続し、
前記第2工程における前記第1ドレイン電圧の印加時において、
前記被試験トランジスタが良品の場合、前記試験電圧により定まる一定電圧まで前記第1ドレイン電圧が上昇するが、前記被試験トランジスタが不良品の場合、前記第1ドレイン電圧が前記一定電圧にまで上昇する電圧の立ち上がりの途中で、前記第1ドレイン電圧が低下し始めるように、前記抵抗器の抵抗値が設定されていることを特徴とする請求項1〜4の何れか一項に記載のテスト方法。
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