CN110024126A - 三维存储器件及其形成方法 - Google Patents

三维存储器件及其形成方法 Download PDF

Info

Publication number
CN110024126A
CN110024126A CN201980000413.0A CN201980000413A CN110024126A CN 110024126 A CN110024126 A CN 110024126A CN 201980000413 A CN201980000413 A CN 201980000413A CN 110024126 A CN110024126 A CN 110024126A
Authority
CN
China
Prior art keywords
illusory
hole
memory device
channel
illusory source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201980000413.0A
Other languages
English (en)
Other versions
CN110024126B (zh
Inventor
华文宇
刘藩东
夏志良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=67194572&utm_source=***_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=CN110024126(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202010372662.7A priority Critical patent/CN111430366B/zh
Publication of CN110024126A publication Critical patent/CN110024126A/zh
Application granted granted Critical
Publication of CN110024126B publication Critical patent/CN110024126B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

提供了一种三维(3D)存储器件以及形成3D存储器件的方法。在一个示例中，所述3D存储器件包括：衬底；存储堆叠体，包括在所述衬底上的交错的导电层和电介质层；以及阶梯结构，在所述存储堆叠体的一侧上。所述3D存储器件还包括：在所述阶梯结构中的阶梯接触部；多个虚设源极结构，每一个虚设源极结构垂直延伸穿过所述阶梯结构。所述多个虚设源极结构围绕所述阶梯接触部。

Description

三维存储器件及其形成方法
技术领域
本公开的实施例涉及三维(3D)存储器件及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，平面存储单元被缩放到较小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储单元的存储密度接近上限。
3D存储架构可以解决平面存储单元中的密度限制。3D存储架构包括存储器阵列和用于控制信号来往于存储器阵列的***器件。
发明内容
于此公开了3D存储器件和用于形成该器件的方法的实施例。
在一个示例中，提供了一种3D存储器件。所述3D存储器件包括：衬底；存储堆叠体，包括在所述衬底上的交错的导电层和电介质层；以及阶梯结构，在所述存储堆叠体的一侧上。所述3D存储器件还包括在所述阶梯结构中的阶梯接触部。所述3D存储器件还包括多个虚设源极结构，每一个虚设源极结构垂直延伸穿过所述阶梯结构。所述多个虚设源极结构围绕所述阶梯接触部。
在另一示例中，提供了一种3D存储器件。所述3D存储器件包括：衬底；存储堆叠体，具有在所述衬底上的交错的导电层和电介质层；以及阶梯结构，在所述存储堆叠体的一侧上。所述3D存储器件还包括虚设沟道结构的阵列，每一个虚设沟道结构垂直延伸穿过所述阶梯结构。所述3D存储器件还包括多个虚设源极结构，每一个虚设源极结构垂直延伸穿过所述阶梯堆叠体。所述虚设沟道结构的子集由所述多个虚设源极结构围绕。
在又一示例中，提供了一种用于形成3D存储器件的方法。所述方法包括在衬底上形成电介质堆叠体，所述电介质堆叠体包括交错的牺牲层和电介质层。所述方法还包括形成在所述电介质堆叠体的至少一侧上的阶梯结构。所述方法还包括形成垂直延伸穿过所述阶梯结构的多个虚设沟道孔和多个虚设源极孔。所述虚设沟道孔的子集由所述多个虚设源极孔围绕。所述方法还包括形成在所述多个虚设沟道孔中的每一个虚设沟道孔中的虚设沟道结构以及通过经所述虚设源极孔用导电层来替代所述阶梯结构中的所述牺牲层来形成在所述阶梯结构中的交错的所述导电层和电介质层。另外，所述方法包括形成沿着所述多个虚设源极孔中的每一个虚设源极孔的侧壁的间隔物以覆盖所述阶梯结构中的所述导电层以及形成在所述多个虚设源极孔中的每一个虚设源极孔中的所述间隔物内的接触部。
在再一示例中，提供了一种用于形成3D存储器件的方法。所述方法包括在衬底上交替地沉积交错的牺牲层和电介质层。所述方法还包括在所述交错的牺牲层和电介质层的至少一侧上形成阶梯结构。所述方法还包括同时蚀刻穿过所述阶梯结构以形成多个虚设沟道孔和多个虚设源极孔。所述多个虚设源极孔在沿着平面图中的横向方向的行中与所述多个虚设沟道孔的部分对准。所述方法还包括在所述多个虚设源极孔中的每一个虚设源极孔和所述多个虚设沟道孔中的每一个虚设沟道孔中沉积密封层。所述方法还包括蚀刻掉所述虚设源极孔中的每一个虚设源极孔中的所述密封层。另外，所述方法包括经所述虚设源极孔用多个导电层来替代所述阶梯结构中的所述牺牲层以及沿着所述虚设源极孔中的每一个虚设源极孔的侧壁沉积间隔物。
附图说明
在此并入并形成说明书的一部分的附图示出了本公开的实施例，并且与描述一起，进一步用于解释本公开的原理并使得本领域技术人员能够实现和使用本公开。
图1A-1C示出了根据本公开的一些实施例的示例性3D存储器件的平面图。
图1D示出了根据本公开的一些实施例的图1A中所示的3D存储器件沿着A-A’方向的截面图。
图2A-2L示出了根据本公开的一些实施例的用于形成3D存储器件的示例性制造工艺。
图3示出了根据本公开的一些实施例的用于形成3D存储器件的示例性方法的流程图。
图4示出了根据本公开的一些实施例的用于形成3D存储器件的另一示例性方法的流程图。
图5示出了具有栅极线缝隙的示例性3D存储器件的平面图。
将参考附图描述本公开的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但是应当理解的是，这仅仅是为了说明性的目的而进行的。本领域的技术人员将认识到，在不脱离本公开的精神和范围的情况下，可以使用其他配置和布置。对于本领域的技术人员显而易见的是，本公开还可以采用于各种其他应用中。
应当注意，说明书中对“一个实施例”、“实施例”、“示例实施例”，“一些实施例”等的引用指示所描述的实施例可包括特定特征、结构或特性，但每一个实施例可能不一定包括特定的特征、结构或特性。而且，这些短语不一定指的是相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例来影响该特征、结构或特性将在本领域技术人员的知识范围内。
通常，可以至少部分地根据上下文中的用法来理解术语。例如，如于此使用的术语“一个或多个”，至少部分地取决于上下文，可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”、“一个”或“该”之类的术语再次可以被理解为传达单数用法或传达复数用法，至少部分地取决于上下文。另外，术语“基于”可以理解为不必然意图传达排他组因素，而是替代地可以容许不必然清楚描述的附加因素的存在，仍然至少部分取决于上下文。
应当容易理解的是，本公开中的“在……上”、“在……以上”以及“在……之上”的意思应当以最广泛方式解释，使得“在……上”不仅意指“直接在某物上”，而且也包括“在某物上”且其间具有中间特征或层的含义，并且“在……以上”或“在……之上”不仅意指“在某物以上”或“在某物之上”的含义，而且还可以包括“在某物以上”或“在某物之上”且其间没有中间特征或层(即，直接在某物上)的含义。
此外，空间相对术语，诸如“在……之下”、“在……以下”、“下部”、“在……以上”、“上部”等可以在此用于便于描述，以描述如图中所示出的一个元件或特征与别的元件(单个或多个)或特征(单个或多个)的关系。除了图中所描绘的取向之外，空间相对术语旨在涵盖使用或操作中器件的不同取向。设备可另外地取向(旋转90度或以其他取向)，并且相应地，可以同样地解释于此使用的空间相对描述符。
如于此使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部上的材料可以被图案化或者可以保持未被图案化。此外，衬底可以包括宽广系列的半导体材料，诸如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料、或蓝宝石晶片的非导电材料制成。
如于此使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构之上延伸，或者可具有小于下层或上层结构的广度的广度。此外，层可以是均匀或不均匀连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面和底表面之间或处的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其以上和/或其以下具有一个或多个层。层可以包含多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成有互连线和/或过孔接触部)和一个或多个电介质层。
如于此使用的，术语“标称/标称上”指的是在一个产品或工艺的设计阶段期间设定的对于组件或工艺操作的特性或参数的期望值或目标值与在期望值以上和/或以下的一系列值一起。值的范围可以归因于加工工艺或公差的微小变化。如于此使用的，术语“约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“约”可以指示给定量的值，其在例如值的10-30％(例如，值的±10％、±20％或±30％)内变化。
如于此使用的，术语“3D存储器件”是指半导体器件，该半导体器件在横向取向的衬底上具有存储单元晶体管的垂直取向的串(于此称作“存储器串”，诸如NAND存储器串)，从而存储器串相对于衬底在垂直方向上延伸。如于此使用的，术语“垂直/垂直地”意指标称上正交于衬底的横向表面。
在3D存储器件制造工艺中，栅极替代工艺通常用于形成交替的字线/电介质堆叠体，其中，用导电层来替代牺牲层以形成栅极电极/字线。虚设沟道结构(例如，通过用电介质材料填充虚设沟道孔形成的)可以用于3D存储器件的阶梯结构中以防止氧化物层弯曲。随着3D存储器件继续缩小，栅极替代工艺变得更具有挑战性。例如，在诸如电荷捕获3DNAND存储器件的一些3D存储器件中，形成栅极线缝隙(GLS)以将存储器串的阵列(例如，在3D存储器件的内部区域中)和/或虚设沟道结构(例如，在3D存储器件的阶梯区域中)划分成不同的存储区域。通常，GLS具有大的尺寸并且填充有形成在沟槽中的绝缘结构，该沟槽在阵列中横向延伸。该3D存储器件中的栅极替代工艺通常包括蚀刻掉牺牲层并经沟槽沉积导电材料。使用GLS来执行栅极替代工艺具有缺点。例如，在阶梯区域中，相邻的GLS之间的大横向距离可以导致导电材料不均一地填充在去除牺牲层之后形成的横向凹槽中，导致形成的栅极电极中的空隙。栅极电极可能具有不期望的高电阻。而且，因为在相邻的GLS之间形成虚设沟道孔，所以用于蚀刻不同位置处的虚设沟道孔的边界条件可能由于大面积GLS的存在而不同，导致虚设沟道孔具有不均匀的横向尺寸。例如，虚设沟道孔的横向尺寸可随着虚设沟道孔远离GLS移动而逐渐变化，导致存储单元的潜在性能变化。另外，GLS占据的大的面积限制了晶片表面上的用以放置诸如阶梯接触部的其他组件的可使用空间。
例如，图5示出了具有GLS 504的示例性3D存储器件500的平面图。3D存储器件500包括在内部区域510中的NAND存储器串502的阵列、在阶梯区域520中的虚设沟道结构506的阵列和多个平行的GLS 504，多个平行的GLS 504将NAND存储器串502和虚设沟道结构506的阵列划分成不同的存储区域(例如，存储器指状物或块)。如图5中所示，每一个GLS 504在平面图中(平行于晶片平面)以直线图案沿着字线方向横向延伸。应当注意，x和y轴包括在图5中，以示出晶片平面中的两个正交方向。x方向是字线方向，并且y方向是位线方向。3D存储器件500还包括用于在阶梯结构中形成字线接触部的阶梯接触部508。
在栅极替代工艺期间，用于形成栅极电极的导电材料需要在相邻的GLS 504之间行进相对长的距离以填充去除牺牲层之后形成的横向凹槽。此沉积工艺易于受到不均匀沉积的栅极电极和/或空隙的形成的影响。此外，GLS 504的形状(例如，具有沿着延伸方向(或x方向)的尺寸比沿着扩展维度(或y方向)的尺寸大得多的缝隙形状)可以导致不同方向上的晶片平坦度(例如，晶片翘曲偏差(bias))的不平衡变化。翘曲偏差会对形成器件图案的光刻工艺具有不利影响，从而导致潜在的管芯产量损失。
根据本公开的各种实施例提供适用于通过以虚设源极结构替代GLS来解决上述问题的改进的3D存储结构方案。3D存储结构包括分布在虚设沟道结构的阵列和/或阶梯区域中的阶梯接触部中的多个虚设源极结构。每一个虚设源极结构可以包括虚设源极孔中的绝缘间隔层和间隔层内的导电接触部。在一些实施例中，一个或多个虚设源极结构与衬底接触并且可在3D存储器件和***期间之间提供互连。虚设源极结构可以布置成图案，例如阵列，因此虚设源极结构可以均匀地分布在阶梯结构中。虚设源极结构的布置可以改善用于蚀刻阶梯区域中的虚设沟道孔的均匀性和稳定性。
此外，虚设源极结构的布置可以允许形成具有改善的均匀性和质量的栅极电极/字线，降低栅极电极/字线的电阻率。例如，可以执行栅极替代工艺以经随后形成虚设源极结构的虚设源极孔沉积导电材料。因为导电材料行进较短的距离来填满横向凹槽以形成栅极电极，所以栅极电极不易受空隙或密度不均匀的影响。
在本公开中，可以通过形成虚设沟道孔的相同工艺来形成可以与虚设沟道孔具有相同直径的虚设源极孔，因此虚设源极孔的形成对虚设沟道孔的横向均匀性具有最小的影响。此外，阶梯区域中的虚设沟道孔和虚设源极孔均可以通过形成内部区域中的沟道孔的相同工艺形成。形成沟道孔的蚀刻工艺可以进一步导致具有更均匀直径的沟道孔。同时，可以例如基于设计和/或制造要求灵活地确定在阶梯区域中形成的虚设沟道孔的数量。
图1A-1C示出了根据一些实施例的示例性3D存储器件的平面图。图1D示出了图1中所示的3D存储器件的截面图。图2A-2L示出了根据一些实施例的示例性3D存储器件在示例性制造工艺的各个阶段的截面图。图3和4各自示出了根据一些实施例的形成3D存储器件的示例性方法。
图1A示出了示例性3D存储器件100的平面图。3D存储器件100可以包括存储区域150。存储区域150可包括内部区域116(也称为“核心阵列区域”)和外部区域118(也称为“阶梯区域”)。在一些实施例中，内部区域116是存储区域150的形成存储器串104(例如NAND存储器串)的阵列所在的中心区域，且外部区域118是存储区域150的围绕内部区域116(包括侧边和边沿)而无存储器串104的其余区域。
存储器串104可以布置在内部区域116中的阵列中。存储器串104可布置成任何合适的图案。取决于制造和/或设计要求，可以在内部区域116中形成任何合适数量的存储器串104。
阶梯区域118可包括多个阶梯接触部122、多个虚设沟道结构124、以及分布在虚设沟道结构124和阶梯接触部122之间的多个虚设源极结构126。阶梯接触部122、虚设沟道结构124和/或虚设源极结构126可在阶梯区域118中布置成诸如阵列的任何合适的图案。如图1A中所示，诸如由菱形形状146指示的四个虚设源极结构的多个虚设源极结构可围绕诸如阶梯接触部122的阶梯接触部。由146指示的四个虚设源极结构可设置为与阶梯接触部122相邻(例如，在阶梯接触部122与四个虚设源极结构中的每一个之间没有诸如虚设沟道结构、虚设源极结构以及阶梯接触部的其他组件)。由146指示的四个虚设源极结构可与阶梯接触部122间隔开标称上相等的横向距离。换句话说，由146指示的四个虚设源极结构可均一或均匀地分布在阶梯接触部122周围。
如图1A中所示，至少两个虚设源极结构可布置在沿第一横向方向(例如，x方向)延伸的第一行132中。例如，行132包括两个虚设源极结构。另外两个虚设源极结构可布置在第二行134中，第二行134沿着正交于第一横向方向(例如，x方向)的第二横向方向(例如，y方向)延伸。例如，行134包括两个虚设源极结构。
诸如由正方形形状148指示的四个虚设沟道结构的多个虚设沟道结构可围绕阶梯接触部。如图1A中所示，四个虚设沟道结构可与阶梯接触部间隔开标称上相等的横向距离。换句话说，围绕阶梯接触部的虚设沟道结构可以均一地分布在阶梯接触部周围。
在一些实施例中，多个虚设沟道结构中的至少两个可布置在沿着与第一或第二横向方向平行的第三横向方向延伸的第三行136中。例如，行136包括四个虚设沟道结构(两个在中心，其他两个在两端)。行136与y方向平行，与行134平行，如图1A中所示。
多个虚设源极结构可与多个虚设沟道结构交错。例如，虚设源极结构可布置在虚设沟道结构的阵列中，其中一个或多个虚设沟道结构可设置于两个虚设源极结构之间，并且反之亦然。
在一些实施例中，至少一个虚设源极结构可设置于两个阶梯接触部之间。例如，图1A示出了两个虚设源极结构设置于阶梯接触部122和122'之间。图1B示出了另一个实施例，其中两个虚设源极结构设置于阶梯接触部123和123'之间，而一个虚设源极结构设置于阶梯接触部123'和123”之间。图1C示出了另一个实施例，其中一个虚设源极结构设置于阶梯接触部125和125'之间，并且一个虚设源极结构设置于阶梯接触部125'和125”之间。其他数量的虚设源极结构也可设置在两个阶梯接触部之间。
在一些实施例中，虚设沟道结构的子集可由多个虚设源极结构围绕。参考图1A，由虚线正方形形状142指示的四个虚设沟道结构由以八边形144指示的八个虚设源极结构围绕。在图1B中所示的实施例中，由虚线矩形形状143指示的两个虚设沟道结构由以六边形145指示的六个虚设源极结构围绕。在图1C中所示的实施例中，由虚线正方形形状147指示的一个虚设沟道结构由以菱形形状149指示的四个虚设源极结构围绕。任何合适数量的虚设沟道结构可由任何合适数量的虚设源极结构围绕。
在一些实施例中，两个虚设源极结构和两个虚设沟道结构可沿着在第一横向方向上延伸的第一行对准。例如，如图1A中所示，行132包括沿着x方向对准的两个虚设沟道结构和两个虚设源极结构。两个虚设源极结构由两个虚设沟道结构分开。在另一示例中，如图1B中所示，两个虚设源极结构在行133中由一个虚设沟道结构分开，而行133包括沿着x方向对准的两个虚设沟道结构和两个虚设源极结构。返回图1A，沿着在正交于x方向的y方向上延伸的第二行134对准两个其他虚设源极结构和两个其他虚设沟道结构。行132和行134在虚设沟道结构处彼此交叉，如图1A中所示。
虽然图1A-1C示出了虚设源极结构和虚设沟道结构的某些示例性布置，但应当注意，虚设源极结构126和/或虚设沟道结构124可以任何合适的布置分布或布置在阶梯区域118中。例如，虚设源极结构126可在平面图中布置成图案(例如，具有以规则间隔重复的相同形状的布置)。在一些实施例中，虚设源极结构126布置成阵列。
在一些实施例中，每一个行中的虚设源极结构126的数量和与虚设源极结构126对准的虚设沟道结构124的数量/布置可改变。例如，在行中，每两个相邻的虚设源极结构126可由多于或少于两个的虚设沟道结构分开。在一些实施例中，围绕一个或多个虚设沟道结构124的虚设源极结构的数量可以大于或小于八、六或四。虚设源极结构126的横向尺寸(例如，直径)可标称上与虚设沟道结构124和/或存储器串104的横向尺寸(例如，直径)相同。虚设源极结构126和虚设沟道结构124的具体布置可基于不同的制造和/或设计要求来确定，并且不应该受到本公开的实施例的限制。
虚设源极结构126的布置可在许多方面改善3D存储器件100的制造和器件性能。例如，通过从阶梯区域118去除GLS，更多的空间可用于诸如阶梯接触部122的其它结构。虚设源极结构126分布在虚设沟道结构124中并且还围绕到相应的阶梯接触部122的横向距离标称上相同的阶梯接触部122。在栅极替代工艺中，用于形成栅极电极的导电材料可行进标称上相同的距离至去除牺牲层之后形成的围绕横向凹槽。这可以有助于形成具有改善的均匀性和质量的栅极电极，降低栅极电极的电阻率。虚设源极结构126的布置还允许更多的阶梯接触部更靠近且更均匀地设置。而且，虚设源极结构126的布置和尺寸可以导致在蚀刻工艺期间阶梯区域118中的不同位置处的虚设沟道孔的边界条件的变化减小。因此，形成的虚设沟道孔的横向尺寸可具有改善的均匀性。此外，可在阶梯区域118中灵活地确定虚设沟道结构的数量。这可进一步增大蚀刻工艺期间阶梯区域118的稳定性。虚设源极结构126的横向尺寸和分布还可减小3D存储器件100的翘曲偏差，从而减小3D存储器件100的表面平坦度的变化。虚设沟道结构和虚设源极结构的对称架构可以改善蚀刻工艺的性能和效率。可基于阶梯区域的尺寸采用不同的布局、图案和设计。
图1D示出了根据本公开的一些实施例的沿着图1A中所示的A-A'方向的示例性3D存储器件100的截面图。3D存储器件100可以包括衬底102，其可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或任何其他合适的材料。在一些实施例中，衬底102是减薄的衬底(例如，半导体层)，其通过研磨、蚀刻、化学机械抛光(CMP)或其任何组合而减薄。
3D存储器件100可以包括衬底102以上的存储器阵列器件。应当注意，x和z轴/方向包括在图1D中以进一步示出3D存储器件100中的组件的空间关系。衬底102包括在xy平面中横向延伸的两个横向表面：晶片正面上的顶表面，其上可以形成3D存储器件100；以及与晶片正面相对的背面上的底表面。z轴正交于x和y轴。如于此使用的，一个组件(例如，层或器件)是在半导体器件(例如，3D存储器件100)的另一组件(例如，层或器件)“上”、“以上”还是“以下”是当衬底在z方向上位于半导体器件的最低平面中时，相对于半导体器件的衬底(例如，衬底102)在z方向(正交于于xy平面的垂直方向)上确定的。用于描述空间关系的相同概念适用于整个本公开。
3D存储器件100可以是单片3D存储器件的部分。术语“单片”意味着3D存储器件的组件(例如，***器件和存储器阵列器件)形成在单个衬底上。对于单片3D存储器件，由于***器件处理和存储器阵列器件处理的盘旋(convolution)，制造遇到了额外的限制。例如，存储器阵列器件(例如，NAND存储器串)的制造受到与已经形成或将要形成在相同衬底上的***器件相关联的热预算的约束。
替代地，3D存储器件100可以是非单片3D存储器件的部分，其中组件(例如，***器件和存储器阵列器件)可分开形成在不同衬底上，并且然后被键合，例如，以面对面的方式。在一些实施例中，存储器阵列器件衬底(例如，衬底102)保持为键合的非单片3D存储器件的衬底，且***器件(例如，包括用于促进3D存储器件100的操作的任何合适的数字、模拟和/或混合信号***电路，诸如页面缓冲器、解码器和锁存器，未示出)被翻转并且面向下朝向存储器阵列器件(例如，NAND存储器串)用于混合键合。应当理解，在一些实施例中，存储器阵列器件衬底(例如，衬底102)被翻转并且面向下朝向***器件(未示出)用于混合键合，使得在键合的非单片3D存储器件中，存储器阵列器件在***器件以上。存储器阵列器件衬底(例如，衬底102)可以是减薄的衬底(其不是键合的非单片3D存储器件的衬底)，并且非单片3D存储器件的后端工序(BEOL)互连，可以在减薄的存储器阵列器件衬底的背面上形成。
在一些实施例中，3D存储器件100是在其中以均在衬底102以上垂直延伸的NAND存储器串104的阵列的形式提供存储单元的NAND闪存器件。NAND存储器串104可以延伸穿过多个均包括导电层106和电介质层108的对(于此称为“导体/电介质层对”)。堆叠的导体/电介质层对于此也称为“存储堆叠体”160。在一些实施例中，绝缘层(未示出)形成于衬底102和存储堆叠体160之间。存储堆叠体160中的导体/电介质层对的数量(例如，32、64、96、或128)确定3D存储器件100的存储单元的数量。存储堆叠体160可以包括交错的导电层106和电介质层108。至少在横向方向上的一侧，存储堆叠体160可以包括阶梯结构175。存储堆叠体160中的导电层106和电介质层108可以在垂直方向上交替。导电层106可以包括导电材料，该导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。电介质层108可以包括电介质材料，该电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、或其任何组合。
如图1D中所示，存储器串104可以包括垂直延伸穿过存储堆叠体160的沟道结构162。沟道结构162可以包括填充有半导体材料(例如，作为半导体沟道164)和电介质材料(例如，作为存储膜166)的沟道孔。在一些实施例中，半导体沟道164包括硅，诸如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜166是复合层，该复合层包括隧穿层、储存层(也被称为“电荷捕获层”)和阻挡层。沟道结构162的沟道孔的其余空间可以部分或完全填充有覆盖层168，覆盖层168包括诸如氧化硅的电介质材料。沟道结构162可具有圆柱形状(例如，柱形状)。根据一些实施例，覆盖层168、半导体沟道164、隧穿层、储存层和阻挡层以此顺序从中心朝向柱的外表面径向布置。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。储存层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储膜166可以包括氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)的复合层。
在一些实施例中，存储堆叠体160中的导电层106用作存储器串104中的存储单元的栅极电极/栅导体/栅极线。导电层106可以包括多个NAND存储单元的多个控制栅极，并且可以作为在存储堆叠体160的边缘处(例如，在存储堆叠体160的阶梯结构175中)结束的字线横向延伸。在一些实施例中，字线在正交于y方向和z方向的x方向上延伸。位线在正交于x方向和z方向的y方向上延伸。在一些实施例中，存储器串104中的存储单元晶体管包括由钨制成的栅极导体(例如，导电层106的邻接沟道结构162的部分)、包括钛/氮化钛(Ti/TiN)或钽/氮化钽(Ta/TaN)的粘附层(未示出)、由高k电介质材料制成的栅极电介质层(未示出)和沟道结构162。
在一些实施例中，存储器串104还在存储器串104的下部部分(例如，在下端部)中包括半导体插塞170。如于此使用的，当衬底102位于3D存储器件100的最低平面中时，部件(例如，存储器串104)的“上端部”是在z方向上更远离衬底102的端部，并且部件(例如，存储器串104)的“下端部”是在z方向上更靠近衬底102的端部。半导体插塞170可以包括诸如硅的半导体材料，其是在任何合适的方向上从衬底102外延生长的。应当理解，在一些实施例中，半导体插塞170包括单晶硅，与衬底102的材料相同。换句话说，半导体插塞170可以包括与衬底102的材料相同的外延生长的半导体层。在一些实施例中，半导体插塞170的部分在衬底102的顶表面之上并与半导体沟道164接触。半导体插塞170可以用作由存储器串104的源极选择栅极控制的沟道。
在一些实施例中，存储器串104还在存储器串104的上部部分(例如，在上端部)中包括沟道插塞172。沟道插塞172可以与半导体沟道164的上端部接触。沟道插塞172可包括半导体材料(例如，多晶硅)或导电材料(例如，金属)。在一些实施例中，沟道插塞172包括填充有作为粘附层的Ti/TiN或Ta/TaN和作为导电层的钨的开口。通过在3D存储器件100的制造期间覆盖沟道结构162的上端部，沟道插塞172可以用作蚀刻停止层以防止蚀刻填充在沟道结构162中的电介质，诸如氧化硅和氮化硅。在一些实施例中，沟道插塞172还用作存储器串104的漏极。
在一些实施例中，3D存储器件100还包括虚设沟道结构180。每一个虚设沟道结构180垂直延伸穿过阶梯结构175。虚设沟道结构180可包括诸如氧化硅的电介质材料。在一些实施例中，虚设沟道结构180可达到衬底102并与衬底102接触。虚设沟道结构180可具有与沟道结构162的直径标称上相同的直径。
在一些实施例中，3D存储器件100还包括虚设源极结构178。每一个虚设源极结构178可以垂直延伸穿过阶梯结构175。在一些实施例中，虚设源极结构178包括填充有导电材料作为接触部179的虚设源极孔。虚设源极结构178还可以包括由接触部179和存储堆叠体160之间的任何合适的电介质材料(例如，氧化硅)制成的间隔物177，以将存储堆叠体160中的围绕导电层106与接触部179分开。结果，虚设源极结构178可以将3D存储器件100横向分开为多个存储区域，例如存储器块。在一些实施例中，虚设源极结构178可用作将3D存储器件100与其它***器件连接的互连。
如下面详细描述的，由于用于形成虚设源极孔的蚀刻工艺(例如，深反应离子蚀刻(DRIE))的限制，特别是当存储堆叠体160的层级继续增加时，虚设源极孔的侧壁轮廓不是如图1D中所示的直的，而是倾斜的。在一些实施例中，虚设源极孔(和虚设源极结构178)的横向尺寸从顶部到底部减小。也就是说，虚设源极结构178在其上部部分的横向尺寸可以大于在其下部部分的横向尺寸。
图2A-2L示出了根据本公开的一些实施例的用于形成3D存储器件的示例性制造工艺。图3示出了根据本公开的一些实施例的用于形成3D存储器件的示例性方法300的流程图。图4示出了根据本公开的一些实施例的用于形成3D存储器件的另一示例性方法400的流程图。图2A-2L和3-4中描绘的3D存储器件100的示例包括图1A-1D中描绘的3D存储器件100。将一起描述图2A-2L和3-4。应当理解，方法300和400中所示的操作不是穷举的并且也能够在任何示出的操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图3-4中所示的顺序不同的顺序执行。
参照图3，方法300开始于操作302，其中在衬底上形成电介质堆叠体，并且在电介质堆叠体的至少一侧上形成阶梯结构。衬底可以是硅衬底。电介质堆叠体可包括交错的牺牲层和电介质层。在图4中的方法400的示例中，在操作402，交错的牺牲层和电介质层交替地沉积在衬底上，并且阶梯结构在交错的牺牲层和电介质层的至少一侧上。
参照图2A，在硅衬底202上形成包括多对第一电介质层(也称为“牺牲层”206)和第二电介质层208(在此一起称为“电介质层对”)的电介质堆叠体204。也就是说，根据一些实施例，电介质堆叠体204包括交错的牺牲层206和电介质层208。电介质层208和牺牲层206可以交替地沉积在硅衬底202上以形成电介质堆叠体204。在一些实施例中，每一个电介质层208包括氧化硅层，并且每一个牺牲层206包括氮化硅层。电介质堆叠体204可以通过一种或多种薄膜沉积工艺形成，该一种或多种薄膜沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。在一些实施例中，通过在硅衬底202上沉积诸如氧化硅的电介质材料，在硅衬底202和电介质堆叠体204之间形成绝缘层(未示出)。
如图2A中示出的，阶梯结构203形成于电介质堆叠体204的侧面上。阶梯结构203可以通过所谓的“整修-蚀刻”工艺来形成，其中，在每一个循环中，对图案化的光致抗蚀剂层进行整修(例如，增加地和向内地蚀刻，通常从所有方向)，接着使用经整修的光致抗蚀剂层作为蚀刻掩模来蚀刻电介质/牺牲层对的暴露的部分以形成阶梯结构203的一个台阶。
方法300进行到操作304，如图3中示出的，其中穿过阶梯结构形成多个虚设沟道孔和多个虚设源极孔。在图4中的方法400的示例中，在操作404，穿过阶梯结构中的交错的牺牲层和电介质层形成多个虚设沟道孔和多个虚设源极孔。通过例如使用蚀刻掩模执行各向异性蚀刻工艺以去除阶梯结构的部分，可以穿过阶梯结构同时形成多个虚设沟道孔和多个虚设源极孔。另外，可以通过相同的蚀刻工艺与电介质堆叠体中的沟道孔同时形成多个虚设沟道孔和多个虚设源极孔。多个虚设源极孔可以与沿着横向方向(例如，x方向)的行中的多个虚设沟道孔的部分对准。虚设沟道孔的子集可以由多个虚设源极孔围绕。
如图2A中示出的，穿过阶梯结构203同时形成多个虚设沟道孔210和虚设源极孔212。还可穿过电介质堆叠体204的内部区域同时形成多个沟道孔211。在一些实施例中，通过光刻、显影和蚀刻在电介质堆叠体204上图案化蚀刻掩模(未示出)。蚀刻掩模可以是光致抗蚀剂掩模或基于光刻掩模图案化的硬掩模。光刻掩模和/或蚀刻掩模可以在其上具有虚设沟道孔210、虚设源极孔212和/或沟道孔211的图案。在一些实施例中，蚀刻掩模包括用于形成虚设沟道孔210的第一开口和用于形成虚设源极孔212的第二开口的阵列。第一开口和第二开口可以具有标称上相同的横向尺寸(例如，直径)。在一些实施例中，虚设沟道孔210和虚设源极孔212具有标称上相同的横向尺寸(例如，直径)。在一些实施例中，虚设沟道孔210、虚设源极孔212和沟道孔211具有标称上相同的横向尺寸(例如，直径)。
如图2A中示出的，使用图案化的蚀刻掩模通过一个或多个湿法蚀刻和/或干法蚀刻工艺(诸如DRIE)蚀刻穿过电介质堆叠体204的部分，以同时形成由光刻掩模和/或蚀刻掩模限定的图案中的虚设沟道孔210和虚设源极孔212。在一些实施例中，沟道孔210和接触孔212进一步垂直延伸到硅衬底202的上部部分中。穿过电介质堆叠体204的蚀刻工艺可以不停止在硅衬底202的顶部表面并且可以继续蚀刻硅衬底202的部分。在一些实施例中，独立的蚀刻工艺用于在蚀刻穿过电介质堆叠体204之后蚀刻硅衬底202的部分。在一些实施例中，虚设沟道孔210的横向尺寸(例如，直径D1)标称上与虚设源极孔212的横向尺寸(例如，直径D2)相同，并且还可标称上与沟道孔211的横向尺寸(例如，直径D3)相同。
方法300进行到操作306，如图3中示出的，其中在每一个虚设沟道孔中形成虚设沟道结构。在图4中的方法400的示例中，在操作406，在每一个虚设源极孔中形成密封层。在一些实施例中，在每一个沟道孔中形成沟道结构。半导体插塞形成在每一个沟道孔的下部部分中，并且沟道插塞形成在每一个沟道孔的上部部分中。
如图2B中示出的，形成密封层214以填充并覆盖虚设沟道孔210、虚设源极孔212和沟道孔211。可以通过使用包括ALD、CVD、PVD、任何其他合适的工艺、或其任何组合的一种或多种薄膜沉积工艺沉积诸如多晶硅的牺牲层(稍后将被去除)来形成密封层214，以部分地填充和覆盖沟道孔211和虚设源极孔212。在一些实施例中，密封层214通过快速密封沉积工艺形成。虚设沟道结构209形成有虚设沟道孔210，虚设沟道孔210填充有密封层214。
在形成密封层214之后，重新打开沟道孔211。如图2C中示出的，使用光刻和显影工艺图案化光致抗蚀剂层216(作为沟道孔重新打开掩模)以覆盖虚设沟道孔210和虚设源极孔212正上方的密封层214的部分。如图2D中示出的，使用湿法蚀刻和/或干法蚀刻工艺去除沟道孔211正上方的密封层214的部分，因为它们未被光致抗蚀剂层216覆盖，留下密封层214以填充并覆盖仅虚设源极孔212和虚设沟道孔210。沟道孔211由此被重新打开用于以后的工艺。
如图2E中示出的，通过用半导体材料(例如，从硅衬底202外延生长的单晶硅或沉积在硅衬底202之上的多晶硅)在任何合适的方向上(例如，从底表面和/或侧表面)填充沟道孔211的下部部分(图2D中所示)来形成半导体插塞222。用于外延生长半导体插塞222的制造工艺可包括但不限于气相外延(VPE)、液相外延(LPE)、分子束外延(MBE)或其任何组合。
如图2E中示出的，沟道结构220形成在沟道孔211中的半导体插塞222以上。沟道结构220可以包括存储膜226(例如，包括阻挡层、储存层和隧穿层)和形成在半导体插塞222以上的半导体沟道228。在一些实施例中，首先沿着沟道孔211的侧壁和底表面沉积存储膜226，并且然后在存储薄膜226之上和半导体插塞222以上沉积半导体沟道228。阻挡层、储存层以及隧穿层可以使用诸如ALD、CVD、PVD、任何其他合适的工艺或其任何组合的一种或多种薄膜沉积工艺以此顺序依次沉积以形成存储膜226。然后可以使用诸如ALD、CVD、PVD、任何其他合适的工艺或其任何组合的一种或多种薄膜沉积工艺将半导体沟道228沉积在隧穿层上。在一些实施例中，通过在沉积半导体沟道228(诸如氧化硅)之后沉积电介质材料，在沟道孔211的其余空间中填充覆盖层229。
如图2E中示出的，沟道插塞224形成在沟道孔211的上部部分中。在一些实施例中，在电介质堆叠体204的顶表面上和沟道孔211的上部部分中的存储膜226、半导体沟道228和覆盖层229的部分可以通过CMP、研磨、湿法蚀刻和/或干法蚀刻去除，以在沟道孔211的上部部分中形成凹槽。然后可以通过用诸如CVD、PVD、ALD、电镀、无电镀或其任何组合的一种或多种薄膜沉积工艺将诸如金属的导电材料沉积到凹槽中来形成沟道插塞224。由此形成存储器串218(例如，NAND存储器串)。在一些实施例中，在形成存储器串218的沟道结构220之后，在电介质堆叠体204上形成包括诸如氧化硅的电介质材料的绝缘层230。
方法400进行到操作408，如图4中示出的，其中在沟道孔中形成沟道结构之后，从每一个虚设源极孔去除密封层。如图2F中示出的，使用光刻和显影工艺图案化光致抗蚀剂层232(作为虚设源极孔重新打开掩模)以覆盖存储器串218和虚设沟道结构209正上方的绝缘层230的部分。如图2G中示出的，使用湿法蚀刻和/或干法蚀刻工艺去除虚设源极孔212正上方的绝缘层230的部分和填充并覆盖虚设源极孔212(图2F中所示)的密封层214，因为它们未被光致抗蚀剂层232覆盖(图2F中所示)。由此重新打开虚设源极孔212用于以后工艺。
方法300进行到操作308，如图3中示出的，其中在阶梯结构中形成交错的导电层和电介质层。在图4中的方法400的示例中，在操作410，穿过虚设源极孔形成多个导电层。在一些实施例中，形成交错的导电层和电介质层包括蚀刻电介质堆叠体中的牺牲层，以及经虚设源极孔沉积存储堆叠体的导电层。
如图2H中示出的，通过对电介质层208有选择性的湿法蚀刻和/或干法蚀刻去除电介质堆叠体204中的牺牲层206(图2G中示出)。在完全蚀刻掉牺牲层206之后，可以形成连接到虚设源极孔212的横向凹槽234。在一些实施例中，通过将虚设源极孔212暴露于热磷酸来促进蚀刻工艺，通过该热磷酸，牺牲层206中的氮化硅相对于电介质层208中的氧化硅被优先蚀刻。
如图2I中示出的，导电层236沿着虚设源极孔212的侧壁形成并填充在横向凹槽234中(图2H中所示)。在一些实施例中，导电层236是包括粘附层和导体层(例如，栅极导体/栅极线)的复合层。在一些实施例中，在导电层236的沉积之前沉积栅极电介质层(未示出)。可以通过诸如ALD、CVD、PVD、任何其他合适的工艺或其任何组合的一种或多种薄膜沉积工艺来形成栅极电介质层和导电层236。栅极电介质层可包括电介质材料，该电介质材料包括氮化硅、高k电介质或其任何组合。导电层236可以包括导电材料，该导电材料包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。在一些实施例中，栅极电介质层、粘附层和导体层均通过CVD工艺形成，该工艺中，反应气体通过虚设源极孔212到达横向凹槽234并且沿着虚设源极孔212和横向凹槽234的侧壁反应和沉积。导电层236从而替代牺牲层206，以将电介质堆叠体204转移到存储堆叠体238中。
如图2J中示出的，通过蚀刻邻接虚设源极孔212的侧壁的存储堆叠体238的导电层236的部分来形成邻接虚设源极孔212的侧壁的凹槽240。在一些实施例中，通过经虚设源极孔212将蚀刻剂施加到导电层236来形成凹槽240，以沿着虚设源极孔212的侧壁完全去除导电层236的部分，并进一步蚀刻横向凹槽234中的导电层236的部分(图2H中所示)。凹槽240的尺寸可以通过蚀刻速率(例如，基于蚀刻剂温度和浓度)和/或蚀刻时间来控制。
方法300进行到操作310，如图3中示出的，其中沿着虚设源极孔的侧壁形成间隔物以覆盖导电层并将存储堆叠体的导电层与后面形成在虚设源极孔中的接触部电分开。在图4的示例中，在操作412，沿着每一个虚设源极孔的侧壁沉积间隔物。如图2K中示出的，使用一种或多种薄膜沉积工艺(诸如ALD、CVD、PVD、任何其他合适的工艺或其任何组合)沿着虚设源极孔212的侧壁和在凹槽240中(图2J中所示)形成间隔物242。间隔物242可以包括诸如氧化硅和氮化硅的电介质材料的单层或复合层。通过覆盖虚设源极孔的侧壁以及用间隔物242填充凹槽240，存储堆叠体238的导电层236(例如，栅极线)可以通过间隔物242与后面在虚设源极孔212中形成的接触部电分开。
方法300进行到操作312，如图3中示出的，其中在虚设源极孔中的间隔物内形成接触部。在图4中的方法400的示例中，在操作414，在虚设源极孔中的间隔物内形成接触部。接触部可电连接到其他***器件。接触部可以沉积在每一个虚设源极孔中的间隔物之上。如图2L中示出的，在虚设源极孔212中的间隔物242内形成接触部244(图2K中所示)。可以通过使用诸如ALD、CVD、PVD、任何其他合适的工艺或其任何组合的一种或多种薄膜沉积工艺在虚设源极孔中的间隔物242之上沉积导电材料来形成接触部244，该导电材料包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。由此在虚设源极孔中形成包括间隔物242和接触部244的虚设源极孔结构246，接触孔结构246由多个虚设沟道结构209围绕。在内部区域(例如，图1A中所示的内部区域116)中，可以形成源极结构。形成于内部区域中的源极结构可经由诸如衬底202中的掺杂区域(未示出)的公共源极与围绕沟道结构(例如，图2E所示的存储器串218的沟道结构220)连接。在一些实施例中，虚设源极结构246可不连接至内部区域中的沟道结构。而是，虚设源极结构246可与内部区域中的源极结构同时形成，并在栅极替代工艺之后用作机械支撑结构，而不连接至内部区域中的沟道结构。在一些实施例中，虚设源极结构246可不达到衬底202。例如，虚设源极结构246可在衬底202以上，并仍然达到电介质堆叠体的下部部分以执行栅极替代工艺。
在一些实施例中，通过将导电材料同时填充到虚设源极孔212和阶梯接触部122(图1A中所示)，接触部244可与字线接触部同时形成。以此方式，可以在形成字线接触部的相同工艺中形成虚设源极结构。
在一些实施例中，在栅极替代工艺之后，可以给虚设源极孔212填充电介质材料，而无导电材料。例如，当在与形成字线接触部分开的步骤中填充虚设源极孔212时，可以使用任何合适的材料来形成虚设源极结构246，包括电介质材料、导电材料或其任何组合。当使用导电材料来填充虚设源极孔212(例如，接触部244)时，虚设源极结构246可用作将3D存储器件100与其它***器件连接的互连。当使用电介质材料来填充虚设源极孔212时，虚设源极结构246可用作机械支撑结构以改善阶梯区域的稳定性。
在一些实施例中，一种3D存储器件，包括：衬底；存储堆叠体，包括在所述衬底上的交错的导电层和电介质层；阶梯结构，在所述存储堆叠体的一侧上；阶梯接触部，在所述阶梯结构中；以及多个虚设源极结构，每一个虚设源极结构垂直延伸穿过所述阶梯结构。所述多个虚设源极结构围绕所述阶梯接触部。
在一些实施例中，所述多个虚设源极结构设置为与所述阶梯接触部相邻。
在一些实施例中，所述多个虚设源极结构中的至少两个虚设源极结构到所述阶梯接触部的横向距离标称上相等。
在一些实施例中，所述多个虚设源极结构到所述阶梯接触部的横向距离标称上相等。
在一些实施例中，在平面图中，所述多个虚设源极结构中的至少两个虚设源极结构布置在沿着第一横向方向延伸的第一行中。
在一些实施例中，在所述平面图中，至少两个其他虚设源极结构布置在第二行中，所述第二行沿着正交于所述第一横向方向的第二横向方向延伸。
在一些实施例中，所述3D存储器件还包括围绕所述阶梯接触部的多个虚设沟道结构，每一个虚设沟道结构垂直延伸穿过所述阶梯结构。
在一些实施例中，所述多个虚设沟道结构到所述阶梯接触部的横向距离标称上相等。
在一些实施例中，在所述平面图中，所述多个虚设源极结构与所述多个虚设沟道结构交错。
在一些实施例中，在所述平面图中，所述多个虚设沟道结构中的至少两个虚设沟道结构布置在第三行中，所述第三行沿着与所述第一横向方向或所述第二横向方向平行的第三横向方向延伸。
在一些实施例中，所述3D存储器件还包括第一阶梯接触部和第二阶梯接触部，其中，至少一个虚设源极结构设置于所述第一阶梯接触部和所述第二阶梯接触部之间。
在一些实施例中，至少两个虚设源极结构设置于所述第一阶梯接触部和所述第二阶梯接触部之间。
在一些实施例中，所述多个虚设源极结构与所述衬底接触。
在一些实施例中，所述多个虚设源极结构不与所述衬底接触。
在一些实施例中，一种3D存储器件，包括：衬底；存储堆叠体，具有在所述衬底上的交错的导电层和电介质层；阶梯结构，在所述存储堆叠体的一侧上；虚设沟道结构的阵列，每一个虚设沟道结构垂直延伸穿过所述阶梯结构；以及多个虚设源极结构，每一个虚设源极结构垂直延伸穿过所述阶梯堆叠体。所述虚设沟道结构的子集由所述多个虚设源极结构围绕。
在一些实施例中，至少一个虚设沟道结构由至少四个虚设源极结构围绕。
在一些实施例中，至少两个虚设沟道结构由至少六个虚设源极结构围绕。
在一些实施例中，至少四个虚设沟道结构由至少八个虚设源极结构围绕。
在一些实施例中，在平面图中，两个虚设源极结构和两个虚设沟道结构沿着在第一横向方向上延伸的第一行对准。
在一些实施例中，所述两个虚设源极结构由所述两个虚设沟道结构分开。
在一些实施例中，所述两个虚设源极结构由所述两个虚设沟道结构中的一个虚设沟道结构分开。
在一些实施例中，在所述平面图中，两个其他虚设源极结构和两个其他虚设沟道结构沿着在正交于所述第一横向方向的第二横向方向上延伸的第二行对准。
在一些实施例中，所述第一行和所述第二行在虚设沟道结构处彼此交叉。
在一些实施例中，至少一个虚设源极结构包括与所述衬底接触的导体层。
在一些实施例中，所述至少一个虚设源极结构包括沿着所述导体层的侧壁围绕所述导体层的间隔物，所述间隔物包括电介质材料。
在一些实施例中，所述多个虚设源极结构与所述衬底接触。
在一些实施例中，所述多个虚设源极结构不与所述衬底接触。
在一些实施例中，一种用于形成3D存储器件的方法，包括如下操作。首先在衬底上形成电介质堆叠体，所述电介质堆叠体包括交错的牺牲层和电介质层。形成在所述电介质堆叠体的至少一侧上的阶梯结构。形成垂直延伸穿过所述阶梯结构的多个虚设沟道孔和多个虚设源极孔。所述虚设沟道孔的子集由所述多个虚设源极孔围绕。形成在所述多个虚设沟道孔中的每一个虚设沟道孔中的虚设沟道结构。通过经所述虚设源极孔用导电层来替代所述阶梯结构中的所述牺牲层，形成在所述阶梯结构中的交错的所述导电层和电介质层。形成沿着所述多个虚设源极孔中的每一个虚设源极孔的侧壁的间隔物，以覆盖所述阶梯结构中的所述导电层。形成在所述多个虚设源极孔中的每一个虚设源极孔中的所述间隔物内的接触部。
在一些实施例中，形成所述多个虚设沟道孔和所述多个虚设源极孔包括执行图案化工艺以同时形成穿过所述阶梯结构的所述多个虚设沟道孔和所述多个虚设源极孔。
在一些实施例中，所述方法还包括：在形成穿过所述阶梯结构的所述多个虚设沟道孔和所述多个虚设源极孔的同时，形成穿过所述电介质堆叠体的多个沟道孔。
在一些实施例中，所述方法还包括：在所述虚设源极孔中的每一个虚设源极孔中形成密封层。在所述虚设源极孔中的每一个虚设源极孔中形成所述密封层之后，形成多个沟道结构。在形成所述多个沟道结构之后，从所述虚设源极孔中的每一个虚设源极孔去除所述密封层。
在一些实施例中，经所述虚设源极孔用所述导电层替代所述阶梯结构中的所述牺牲层包括：在形成所述多个沟道结构之后，经所述虚设源极孔中的每一个虚设源极孔去除所述阶梯结构中的所述牺牲层，以形成多个横向凹槽；以及沉积导电材料以填满所述多个横向凹槽。
在一些实施例中，所述方法还包括在形成所述间隔物之前形成邻接所述虚设源极孔中的每一个虚设源极孔的侧壁的多个凹槽。
在一些实施例中，形成所述多个凹槽包括蚀刻所述阶梯结构中的所述导电层的邻接所述虚设源极孔的所述侧壁的部分。
在一些实施例中，一种用于形成3D存储器件的方法，包括如下操作。首先在衬底上交替地沉积交错的牺牲层和电介质层。在所述交错的牺牲层和电介质层的至少一侧上形成阶梯结构。通过同时蚀刻穿过所述阶梯结构来形成多个虚设沟道孔和多个虚设源极孔。所述多个虚设源极孔在沿着平面图中的横向方向的行中与所述多个虚设沟道孔的部分对准。在所述多个虚设源极孔中的每一个虚设源极孔和所述多个虚设沟道孔中的每一个虚设沟道孔中沉积密封层。在所述虚设源极孔中的每一个虚设源极孔中蚀刻掉所述密封层。经所述虚设源极孔用多个导电层来替代所述阶梯结构中的所述牺牲层。沿着所述虚设源极孔中的每一个虚设源极孔的侧壁沉积间隔物。
在一些实施例中，所述方法还包括在所述多个虚设源极孔中的每一个虚设源极孔中的所述间隔物内沉积接触部。
在一些实施例中，所述方法还包括在所述阶梯结构上图案化蚀刻掩模。所述蚀刻掩模包括与所述多个虚设沟道孔对应的多个第一开口和与所述多个虚设源极孔对应的多个第二开口。
在一些实施例中，在所述多个虚设源极孔中的每一虚设源极孔中沉积密封层包括：执行快速密封沉积工艺以在所述多个虚设源极孔和所述多个虚设沟道孔中沉积密封材料。
具体实施例的前述描述将充分揭示本公开的一般性质，使得在不脱离本公开的一般概念的情况下，其他人可以通过应用本领域技术范围内的知识，容易地修改和/或适应该具体实施例的各种应用，而无需过多的实验。因此，基于于此给出的教导和指导，这些改编和修改旨在在所公开的实施例的等同物的含义和范围内。应理解，于此的措辞或术语是出于描述而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据教导和指导来解释。
上面已经借助于示出指定功能及其关系的实现的功能构建块描述了本公开的实施例。为了便于描述，这里任意定义了这些功能构建块的边界。可以定义替代边界，只要适当地执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所预期的本公开的一个或多个但不是所有示例性实施例，并且因此，不旨在以任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，而应仅根据以下权利要求及其等同物来限定。

Claims (40)

1.一种三维(3D)存储器件，包括：
衬底；
存储堆叠体，包括在所述衬底上的交错的导电层和电介质层；
阶梯结构，在所述存储堆叠体的一侧上；
阶梯接触部，在所述阶梯结构中；以及
多个虚设源极结构，每一个虚设源极结构垂直延伸穿过所述阶梯结构，所述多个虚设源极结构围绕所述阶梯接触部。
2.如权利要求1所述的3D存储器件，其中，所述多个虚设源极结构设置为与所述阶梯接触部相邻。
3.如权利要求1或2所述的3D存储器件，其中，所述多个虚设源极结构中的至少两个虚设源极结构到所述阶梯接触部的横向距离标称上相等。
4.如权利要求1-3中任一项所述的3D存储器件，其中，所述多个虚设源极结构到所述阶梯接触部的横向距离标称上相等。
5.如权利要求1-4中任一项所述的3D存储器件，其中，在平面图中，所述多个虚设源极结构中的至少两个虚设源极结构布置在沿着第一横向方向延伸的第一行中。
6.如权利要求5所述的3D存储器件，其中，在所述平面图中，至少两个其他虚设源极结构布置在第二行中，所述第二行沿着正交于所述第一横向方向的第二横向方向延伸。
7.如权利要求5或6所述的3D存储器件，还包括围绕所述阶梯接触部的多个虚设沟道结构，每一个虚设沟道结构垂直延伸穿过所述阶梯结构。
8.如权利要求7所述的3D存储器件，其中，所述多个虚设沟道结构到所述阶梯接触部的横向距离标称上相等。
9.如权利要求7或8所述的3D存储器件，其中，在所述平面图中，所述多个虚设源极结构与所述多个虚设沟道结构交错。
10.如权利要求7至9中任一项所述的3D存储器件，其中，在所述平面图中，所述多个虚设沟道结构中的至少两个虚设沟道结构布置在第三行中，所述第三行沿着与所述第一横向方向或所述第二横向方向平行的第三横向方向延伸。
11.如权利要求1至10中任一项所述的3D存储器件，包括第一阶梯接触部和第二阶梯接触部，其中，至少一个虚设源极结构设置于所述第一阶梯接触部和所述第二阶梯接触部之间。
12.如权利要求1至11中任一项所述的3D存储器件，其中，至少两个虚设源极结构设置于所述第一阶梯接触部和所述第二阶梯接触部之间。
13.如权利要求1至12中任一项所述的3D存储器件，其中，至少一个虚设源极结构包括与所述衬底接触的导体层。
14.如权利要求13所述的3D存储器件，其中，所述至少一个虚设源极结构包括沿着所述导体层的侧壁围绕所述导体层的间隔物，所述间隔物包括电介质材料。
15.如权利要求1至14中任一项所述的3D存储器件，其中，所述多个虚设源极结构与所述衬底接触。
16.如权利要求1至14中任一项所述的3D存储器件，其中，所述多个虚设源极结构不与所述衬底接触。
17.一种三维(3D)存储器件，包括：
衬底；
存储堆叠体，包括在所述衬底上的交错的导电层和电介质层；
阶梯结构，在所述存储堆叠体的一侧上；
虚设沟道结构的阵列，每一个虚设沟道结构垂直延伸穿过所述阶梯结构；以及
多个虚设源极结构，每一个虚设源极结构垂直延伸穿过所述阶梯堆叠体，其中，所述虚设沟道结构的子集由所述多个虚设源极结构围绕。
18.如权利要求17所述的3D存储器件，其中，至少一个虚设沟道结构由至少四个虚设源极结构围绕。
19.如权利要求17或18所述的3D存储器件，其中，至少两个虚设沟道结构由至少六个虚设源极结构围绕。
20.如权利要求17至19中任一项所述的3D存储器件，其中，至少四个虚设沟道结构由至少八个虚设源极结构围绕。
21.如权利要求17至20中任一项所述的3D存储器件，其中，在平面图中，两个虚设源极结构和两个虚设沟道结构沿着在第一横向方向上延伸的第一行对准。
22.如权利要求21所述的3D存储器件，其中，所述两个虚设源极结构由所述两个虚设沟道结构分开。
23.如权利要求21所述的3D存储器件，其中，所述两个虚设源极结构由所述两个虚设沟道结构中的一个虚设沟道结构分开。
24.如权利要求21至23中任一项所述的3D存储器件，其中，在所述平面图中，两个其他虚设源极结构和两个其他虚设沟道结构沿着在正交于所述第一横向方向的第二横向方向上延伸的第二行对准。
25.如权利要求24所述的3D存储器件，其中，所述第一行和所述第二行在虚设沟道结构处彼此交叉。
26.如权利要求17至25中任一项所述的3D存储器件，其中，至少一个虚设源极结构包括与所述衬底接触的导体层。
27.如权利要求26所述的3D存储器件，其中，所述至少一个虚设源极结构包括沿着所述导体层的侧壁围绕所述导体层的间隔物，所述间隔物包括电介质材料。
28.如权利要求17至27中任一项所述的3D存储器件，其中，所述多个虚设源极结构与所述衬底接触。
29.如权利要求17至27中任一项所述的3D存储器件，其中，所述多个虚设源极结构不与所述衬底接触。
30.一种用于形成三维(3D)存储器件的方法，包括：
在衬底上形成电介质堆叠体，所述电介质堆叠体包括交错的牺牲层和电介质层；
在所述电介质堆叠体的至少一侧上形成阶梯结构；
形成垂直延伸穿过所述阶梯结构的多个虚设沟道孔和多个虚设源极孔，其中，所述虚设沟道孔的子集由所述多个虚设源极孔围绕；
在所述多个虚设沟道孔中的每一个虚设沟道孔中形成虚设沟道结构；
通过经所述虚设源极孔用导电层来替代所述阶梯结构中的所述牺牲层，在所述阶梯结构中形成交错的所述导电层和电介质层；
沿着所述多个虚设源极孔中的每一个虚设源极孔的侧壁形成间隔物，以覆盖所述阶梯结构中的所述导电层；以及
在所述多个虚设源极孔中的每一个虚设源极孔中的所述间隔物内形成接触部。
31.如权利要求30所述的方法，其中，形成所述多个虚设沟道孔和所述多个虚设源极孔包括执行图案化工艺以同时形成穿过所述阶梯结构的所述多个虚设沟道孔和所述多个虚设源极孔。
32.如权利要求30或31所述的方法，还包括：
在形成穿过所述阶梯结构的所述多个虚设沟道孔和所述多个虚设源极孔的同时，形成穿过所述电介质堆叠体的多个沟道孔。
33.如权利要求30至32中任一项所述的方法，还包括：
在所述虚设源极孔中的每一个虚设源极孔中形成密封层；
在所述虚设源极孔中的每一个虚设源极孔中形成所述密封层之后，形成多个沟道结构；以及
在形成所述多个沟道结构之后，从所述虚设源极孔中的每一个虚设源极孔去除所述密封层。
34.如权利要求33所述的方法，其中，经所述虚设源极孔用所述导电层替代所述阶梯结构中的所述牺牲层包括：
在形成所述多个沟道结构之后，经所述虚设源极孔中的每一个虚设源极孔去除所述阶梯结构中的所述牺牲层，以形成多个横向凹槽；以及
沉积导电材料以填满所述多个横向凹槽。
35.如权利要求30至34中任一项所述的方法，还包括在形成所述间隔物之前形成邻接所述虚设源极孔中的每一个虚设源极孔的侧壁的多个凹槽。
36.如权利要求35所述的方法，其中，形成所述多个凹槽包括蚀刻所述阶梯结构中的所述导电层的邻接所述虚设源极孔的所述侧壁的部分。
37.一种用于形成三维(3D)存储器件的方法，包括：
在衬底上交替地沉积交错的牺牲层和电介质层；
在所述交错的牺牲层和电介质层的至少一侧上形成阶梯结构；
同时蚀刻穿过所述阶梯结构以形成多个虚设沟道孔和多个虚设源极孔，其中，所述多个虚设源极孔在沿着平面图中的横向方向的行中与所述多个虚设沟道孔的部分对准；
在所述多个虚设源极孔中的每一个虚设源极孔和所述多个虚设沟道孔中的每一个虚设沟道孔中沉积密封层；
蚀刻掉所述虚设源极孔中的每一个虚设源极孔中的所述密封层；
经所述虚设源极孔用多个导电层来替代所述阶梯结构中的所述牺牲层；以及
沿着所述虚设源极孔中的每一个虚设源极孔的侧壁沉积间隔物。
38.如权利要求37所述的方法，还包括在所述多个虚设源极孔中的每一个虚设源极孔中的所述间隔物内沉积接触部。
39.如权利要求37或38所述的方法，还包括在所述阶梯结构上图案化蚀刻掩模，其中，所述蚀刻掩模包括与所述多个虚设沟道孔对应的多个第一开口和与所述多个虚设源极孔对应的多个第二开口。
40.如权利要求37至39中任一项所述的方法，其中，在所述多个虚设源极孔中的每一虚设源极孔中沉积密封层包括：
执行快速密封沉积工艺以在所述多个虚设源极孔和所述多个虚设沟道孔中沉积密封材料。
CN201980000413.0A 2019-02-26 2019-02-26 三维存储器件及其形成方法 Active CN110024126B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010372662.7A CN111430366B (zh) 2019-02-26 2019-02-26 三维存储器件及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2019/076186 WO2020172799A1 (en) 2019-02-26 2019-02-26 Three-dimensional memory device and method for forming the same

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202010372662.7A Division CN111430366B (zh) 2019-02-26 2019-02-26 三维存储器件及其形成方法

Publications (2)

Publication Number Publication Date
CN110024126A true CN110024126A (zh) 2019-07-16
CN110024126B CN110024126B (zh) 2020-06-26

Family

ID=67194572

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201980000413.0A Active CN110024126B (zh) 2019-02-26 2019-02-26 三维存储器件及其形成方法
CN202010372662.7A Active CN111430366B (zh) 2019-02-26 2019-02-26 三维存储器件及其形成方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202010372662.7A Active CN111430366B (zh) 2019-02-26 2019-02-26 三维存储器件及其形成方法

Country Status (4)

Country Link
US (2) US10861872B2 (zh)
CN (2) CN110024126B (zh)
TW (1) TWI692086B (zh)
WO (1) WO2020172799A1 (zh)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110622311A (zh) * 2019-08-14 2019-12-27 长江存储科技有限责任公司 垂直存储器设备
CN111403399A (zh) * 2020-03-30 2020-07-10 长江存储科技有限责任公司 一种三维存储器件及其制造方法
CN112219278A (zh) * 2020-09-11 2021-01-12 长江存储科技有限责任公司 三维存储器件及其制作方法
WO2021026755A1 (en) * 2019-08-13 2021-02-18 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
CN112543996A (zh) * 2020-11-06 2021-03-23 长江存储科技有限责任公司 具有新颖虚设沟道结构的三维nand存储器器件
CN112740404A (zh) * 2020-12-18 2021-04-30 长江存储科技有限责任公司 存储器件及其制造方法
CN113380765A (zh) * 2020-01-21 2021-09-10 长江存储科技有限责任公司 三维存储器件的互连结构
US11127757B2 (en) 2019-08-13 2021-09-21 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
US11211394B2 (en) 2019-08-13 2021-12-28 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
US11877451B2 (en) 2020-04-08 2024-01-16 Samsung Electronics Co., Ltd. Vertical memory devices

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI729794B (zh) * 2020-05-04 2021-06-01 旺宏電子股份有限公司 半導體裝置及其製造方法
WO2021237403A1 (en) * 2020-05-25 2021-12-02 Yangtze Memory Technologies Co., Ltd. Memory device and method for forming the same
CN111968985B (zh) * 2020-08-26 2023-08-15 长江存储科技有限责任公司 三维存储器的制造方法
US11985822B2 (en) * 2020-09-02 2024-05-14 Macronix International Co., Ltd. Memory device
CN116171045A (zh) 2020-09-04 2023-05-26 长江存储科技有限责任公司 具有用于源选择栅极线的隔离结构的三维存储器件及用于形成其的方法
WO2022047723A1 (en) 2020-09-04 2022-03-10 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having isolation structure for source select gate line and methods for forming thereof
CN112038349A (zh) * 2020-09-08 2020-12-04 长江存储科技有限责任公司 用于形成三维存储器件的沟道孔的方法以及三维存储器件
CN112420716B (zh) * 2020-11-17 2021-10-26 长江存储科技有限责任公司 一种半导体器件及其制备方法
KR20220085103A (ko) * 2020-12-14 2022-06-22 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템
CN112864163B (zh) * 2021-01-05 2021-12-07 长江存储科技有限责任公司 一种虚拟沟道孔的制备方法及三维存储器
CN113228277B (zh) * 2021-01-21 2023-07-21 长江存储科技有限责任公司 三维存储器件及其形成方法
TWI822415B (zh) * 2022-10-25 2023-11-11 旺宏電子股份有限公司 三維記憶體裝置及形成密封結構的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106057813A (zh) * 2015-04-01 2016-10-26 三星电子株式会社 三维半导体器件
CN108962910A (zh) * 2017-05-17 2018-12-07 三星电子株式会社 竖直存储器件
CN109103199A (zh) * 2018-08-07 2018-12-28 长江存储科技有限责任公司 3d存储器件及其制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8541831B2 (en) * 2008-12-03 2013-09-24 Samsung Electronics Co., Ltd. Nonvolatile memory device and method for fabricating the same
KR20130072522A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조 방법
JP2017010951A (ja) * 2014-01-10 2017-01-12 株式会社東芝 半導体記憶装置及びその製造方法
TWI527196B (zh) * 2014-02-24 2016-03-21 旺宏電子股份有限公司 半導體結構及其製造方法
CN104157654B (zh) * 2014-08-15 2017-06-06 中国科学院微电子研究所 三维存储器及其制造方法
TWI569405B (zh) * 2015-04-14 2017-02-01 旺宏電子股份有限公司 記憶體裝置及其應用
EP3523825A4 (en) * 2016-10-10 2020-09-09 Monolithic 3D Inc. THREE-DIMENSIONAL SEMICONDUCTOR DEVICE AND STRUCTURE
CN106876397B (zh) * 2017-03-07 2020-05-26 长江存储科技有限责任公司 三维存储器及其形成方法
CN106920796B (zh) * 2017-03-08 2019-02-15 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
US10256245B2 (en) * 2017-03-10 2019-04-09 Sandisk Technologies Llc Three-dimensional memory device with short-free source select gate contact via structure and method of making the same
KR102416028B1 (ko) * 2017-04-07 2022-07-04 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106057813A (zh) * 2015-04-01 2016-10-26 三星电子株式会社 三维半导体器件
CN108962910A (zh) * 2017-05-17 2018-12-07 三星电子株式会社 竖直存储器件
CN109103199A (zh) * 2018-08-07 2018-12-28 长江存储科技有限责任公司 3d存储器件及其制造方法

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11101286B2 (en) 2019-08-13 2021-08-24 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
US11785772B2 (en) 2019-08-13 2023-10-10 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
US11653495B2 (en) 2019-08-13 2023-05-16 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
WO2021026755A1 (en) * 2019-08-13 2021-02-18 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
US11211394B2 (en) 2019-08-13 2021-12-28 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
US11127757B2 (en) 2019-08-13 2021-09-21 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
WO2021026819A1 (en) * 2019-08-14 2021-02-18 Yangtze Memory Technologies Co., Ltd. Vertical memory devices
CN110622311A (zh) * 2019-08-14 2019-12-27 长江存储科技有限责任公司 垂直存储器设备
US11665899B2 (en) 2019-08-14 2023-05-30 Yangtze Memory Technologies Co., Ltd. Vertical memory devices with high density dummy channel structure
CN113380765A (zh) * 2020-01-21 2021-09-10 长江存储科技有限责任公司 三维存储器件的互连结构
US11903204B2 (en) 2020-01-21 2024-02-13 Yangtze Memory Technologies Co., Ltd. Interconnect structures of three-dimensional memory devices
CN113380765B (zh) * 2020-01-21 2024-04-23 长江存储科技有限责任公司 三维存储器件的互连结构
CN111403399B (zh) * 2020-03-30 2023-02-03 长江存储科技有限责任公司 一种三维存储器件及其制造方法
CN111403399A (zh) * 2020-03-30 2020-07-10 长江存储科技有限责任公司 一种三维存储器件及其制造方法
US11877451B2 (en) 2020-04-08 2024-01-16 Samsung Electronics Co., Ltd. Vertical memory devices
CN112219278A (zh) * 2020-09-11 2021-01-12 长江存储科技有限责任公司 三维存储器件及其制作方法
CN112543996A (zh) * 2020-11-06 2021-03-23 长江存储科技有限责任公司 具有新颖虚设沟道结构的三维nand存储器器件
CN112740404A (zh) * 2020-12-18 2021-04-30 长江存储科技有限责任公司 存储器件及其制造方法
CN112740404B (zh) * 2020-12-18 2023-05-26 长江存储科技有限责任公司 存储器件及其制造方法

Also Published As

Publication number Publication date
TWI692086B (zh) 2020-04-21
US20200273873A1 (en) 2020-08-27
WO2020172799A1 (en) 2020-09-03
US11289508B2 (en) 2022-03-29
US20210043653A1 (en) 2021-02-11
US10861872B2 (en) 2020-12-08
CN111430366A (zh) 2020-07-17
TW202032765A (zh) 2020-09-01
CN110024126B (zh) 2020-06-26
CN111430366B (zh) 2021-02-09

Similar Documents

Publication Publication Date Title
CN110024126A (zh) 三维存储器件及其形成方法
JP7304413B2 (ja) ジグザグスリット構造を有する三次元メモリデバイスおよびそれを形成するための方法
JP6987876B2 (ja) メモリデバイスおよび方法
CN109346471B (zh) 形成三维存储器的方法以及三维存储器
JP2021106292A (ja) メモリデバイスおよびその形成方法
KR102108879B1 (ko) 수직형 메모리 장치 및 그 제조 방법
US10096613B2 (en) Semiconductor device and method for manufacturing same
CN110062958A (zh) 用于形成三维存储器件的方法
CN109075174A (zh) 多堆叠层三维存储器件及其制造方法
CN109997226A (zh) 三维存储器件及其形成方法
CN110121778A (zh) 三维存储器件
US10566348B1 (en) Tilted hemi-cylindrical 3D NAND array having bottom reference conductor
TW202143455A (zh) 三維nand記憶體元件及形成其的方法
JP2022528733A (ja) 半導体プラグが堆積された三次元メモリデバイス及びその形成方法
US11961760B2 (en) Staircase formation in three-dimensional memory device
TWI772958B (zh) 立體記憶體元件及其製作方法
CN111357109B (zh) 三维存储器件的多分区阶梯结构及其形成方法
TWI742913B (zh) 半導體元件及其形成方法
JP7110531B1 (ja) ３ｄ仮想グラウンドメモリおよび３ｄ仮想グラウンドメモリの製造方法
WO2023028747A1 (en) Three-dimensional memory devices and fabricating methods thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant