KR101784695B1 - 수직형 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

수직형 메모리 장치는 채널, 그라운드 선택 라인(GSL), 워드 라인들, 스트링 선택 라인(SSL) 및 콘택을 포함한다. 채널은 기판에 수직한 제1 방향으로 기판 상에 연장된 수직부 및 수직부에 연결되고 기판에 평행하도록 기판 상에 형성된 수평부를 포함한다. GSL, 워드 라인들 및 SSL은 제1 방향을 따라 채널의 수직부 측면 상에 서로 이격되도록 순차적으로 형성된다. 콘택은 기판 상에 형성되어 채널의 수평부에 전기적으로 연결된다. 채널이 기판 상의 콘택을 통해 공통 소스 라인 및 벌크 라인에 전기적으로 양호하게 연결됨에 따라, 수직형 메모리 장치는 우수한 전기적 특성을 가질 수 있다.

Description

수직형 메모리 장치 및 그 제조 방법{VERTICAL MEMORY DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 수직형 메모리 장치 및 그 제조 방법에 관한 것이다.
최근 집적도 증가를 위해 수직형 메모리 장치가 개발되고 있다. 상기 수직형 메모리 장치의 제조 방법에서, 복수 개의 메모리 셀들 및 절연막들을 교대로 적층한 후 이들을 식각하여 개구를 형성하고, 상기 개구에 실리콘을 증착하여 채널을 형성하고 있다. 이때, 상기 채널이 공통 소스 라인 및/또는 벌크 라인에 전기적으로 양호하게 연결되도록 하는 제조 방법이 요구된다.
본 발명의 일 목적은 우수한 특성을 갖는 수직형 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 우수한 특성을 갖는 수직형 메모리 장치를 제조하는 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치는 채널, 그라운드 선택 라인(GSL), 워드 라인들, 스트링 선택 라인(SSL) 및 콘택을 포함한다. 상기 채널은 기판에 수직한 제1 방향으로 상기 기판 상에 연장된 수직부 및 상기 수직부에 연결되고 상기 기판에 평행하도록 상기 기판 상에 형성된 수평부를 포함한다. 상기 GSL, 워드 라인들 및 SSL은 상기 제1 방향을 따라 상기 채널의 수직부 측면 상에 서로 이격되도록 순차적으로 형성된다. 상기 콘택은 상기 기판 상에 형성되어 상기 채널의 수평부에 전기적으로 연결된다.
예시적인 실시예들에 있어서, 상기 채널의 수직부는 고립된 형상을 가지고 상기 기판에 평행한 제2 방향을 따라 복수 개로 형성되어 수직부 열(column)을 형성할 수 있으며, 상기 채널의 수평부는 상기 기판 상에 형성되어 상기 수직부 열에 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 콘택은 상기 제2 방향으로 연장될 수 있으며, 상기 기판에 평행하고 상기 제2 방향에 수직한 제3 방향을 따라 상기 수직부 열 전후에 하나씩 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 제2 방향으로 연장되고 상기 콘택에 각각 연결되는 공통 소스 라인(CSL) 및 벌크 라인을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 채널의 수직부에 전기적으로 연결되며, 상기 기판에 평행하고 상기 제2 방향에 수직한 제3 방향을 따라 연장된 비트 라인을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 채널은 가운데가 빈 실린더 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 채널의 가운데를 채우는 매립 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 콘택은 단결정 실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 채널의 표면을 감싸도록 순차적으로 적층된 터널 절연막 패턴, 전하 트래핑막 패턴 및 블로킹막 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 채널의 수직부는 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 기판에 수직한 제1 방향으로 상기 기판 상에 연장된 수직부 및 상기 수직부에 연결되고 상기 기판에 평행하도록 상기 기판 상에 형성된 수평부를 포함하는 채널을 형성한다. 상기 채널의 수평부에 전기적으로 연결되는 콘택을 상기 기판 상에 형성한다. 상기 제1 방향을 따라 상기 채널의 수직부 측면 상에 서로 이격되도록 순차적으로 형성된 그라운드 선택 라인(GSL), 워드 라인들 및 스트링 선택 라인(SSL)을 형성한다.
예시적인 실시예들에 있어서, 상기 채널을 형성할 때, 상기 기판 상에 제1 희생막을 형성하고, 상기 제1 희생막 상에 복수 개의 절연막들 및 제2 희생막들을 교대로 적층시키며, 상기 절연막들 및 상기 제2 희생막들을 관통하여 상기 제1 희생막을 노출시키는 제1 개구를 형성하고, 상기 노출된 제1 희생막을 제거하여 상기 기판을 노출시키는 갭을 형성하며, 상기 제1 개구 및 상기 갭 내부에 각각 상기 수직부 및 상기 수평부를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 각 수직부 및 상기 수평부는 가운데가 빈 실린더 형상을 갖도록 형성될 수 있고, 상기 수직부는 상기 기판에 평행한 제2 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 각 수직부 및 상기 수평부의 가운데를 채우는 매립막이 더 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 채널의 수직부는 상기 제1 방향으로 연장되는 라인 형상을 갖도록 형성될 수 있으며, 상기 기판에 평행한 제2 방향을 따라 상기 기판 상에 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 수직부 및 상기 수평부를 형성하기 이전에, 상기 제1 개구 및 상기 갭 내벽에 터널 절연막, 전하 트래핑막 및 블로킹막이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 콘택을 형성할 때, 상기 절연막들, 상기 제2 희생막들 및 상기 채널의 수평부를 관통하여 상기 기판을 노출시키는 제2 개구를 형성하고, 상기 노출된 기판을 시드로 하는 선택적 에피택시얼 성장(SEG) 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 개구는 상기 기판에 평행한 제2 방향으로 연장되도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 방향으로 연장되고 상기 콘택에 각각 연결되는 공통 소스 라인(CSL) 및 벌크 라인이 더 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 채널의 수직부에 전기적으로 연결된 비트 라인이 더 형성될 수 있다.
전술한 바와 같이 본 발명의 실시예들에 따르면, 수직형 메모리 장치의 채널은 수직부 및 수평부를 가지며, 상기 수평부는 기판으로부터 돌출된 제1 및 제2 콘택들에 접촉한다. 한편, 상기 각 제1 및 제2 콘택들이 벌크 라인 및 공통 소스 라인에 연결됨에 따라, 상기 채널은 상기 벌크 라인 및 상기 공통 소스 라인에 전기적으로 연결된다. 이에 따라, 상기 채널 및 상기 벌크 라인 혹은 상기 채널 및 상기 공통 소스 라인은 상기 제1 및 제2 콘택들을 통해 양호한 전기적 연결을 가질 수 있다. 또한, 상기 각 채널의 상기 수직부에 인접하도록 상기 벌크 라인이 형성됨에 따라, 상기 수직형 메모리 장치는 향상된 데이터 소거 특성을 가질 수 있다.
도 1 및 도 2는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도 및 상면도이다.
도 3 내지 도 13은 도 1 및 도 2에 도시된 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이고, 도 14 내지 도 23은 상기 수직형 메모리 장치의 제조 방법을 설명하기 위한 상면도들이다.
도 24 및 도 25는 다른 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 26 내지 도 29는 도 24 및 도 25에 도시된 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이고, 도 30 내지 도 33은 상기 수직형 메모리 장치의 제조 방법을 설명하기 위한 상면도들이다.
도 34는 또 다른 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 상면도이다.
도 35 내지 도 46은 도 34에 도시된 수직형 메모리 장치의 제조 방법을 설명하기 위한 상면도들이다.
도 47은 또 다른 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 48 내지 도 50은 도 47에 도시된 수직형 메모리 장치의 제조 방법을 설명하기 위한 상면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
[실시예]
도 1 및 도 2는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도 및 상면도이다.
도 1 및 도 2를 참조하면, 상기 수직형 메모리 장치는 제1 채널(205), 그라운드 선택 라인(GSL)(276), 워드 라인(272), 스트링 선택 라인(SSL)(274), 제1 및 제2 콘택들(240, 245), 공통 소스 라인(CSL)(290) 및 벌크 라인(300)을 포함한다. 또한, 상기 수직형 메모리 장치는 비트 라인(330)을 더 포함할 수 있다.
제1 채널(205)은 기판(100)에 수직한 제1 방향으로 기판(100) 상에 연장된 제1 수직부(205a) 및 제1 수직부(205a)에 연결되고 기판(100)에 평행하도록 기판(100) 상에 형성된 제1 수평부(205b)를 포함한다.
예시적인 실시예들에 따르면, 제1 채널(205)은 불순물이 도핑된 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 채널(205)의 제1 수직부(205a)는 기판(100)에 평행한 제2 방향을 따라 복수 개로 형성되어 제1 수직부 열(channel column)을 형성할 수 있으며, 상기 제1 수직부 열은 기판(100)에 평행하고 상기 제2 방향에 수직한 제3 방향을 따라 복수 개로 형성되어 제1 수직부 어레이(channel array)를 형성할 수 있다. 이때, 제1 채널(205)의 제1 수평부(205b)는 상기 제1 수직부 열 혹은 상기 제1 수직부 어레이에 연결될 수 있다.
예시적인 실시예들에 따르면, 제1 채널(205)의 제1 수직부(205a)는 가운데가 빈 실린더(cylinder) 형상을 가질 수 있으며, 제1 채널(205)의 제1 수평부(205b)는 서로 이격되어 사이에 공간을 갖는 2개의 평판 형상을 가질 수 있다. 이때, 제1 수직부(205a) 및 제1 수평부(205b)의 각 내부 공간에는 제1 매립 패턴(215)이 형성될 수 있다. 제1 매립 패턴(215)은 산화물과 같은 절연 물질을 포함할 수 있다. 다른 실시예들에 따르면, 제1 채널(205)의 제1 수직부(205a)는 필러(pillar) 형상을 가질 수 있으며, 제1 채널(205)의 제1 수평부(205b)는 하나의 평판 형상을 가질 수 있다. 이 경우, 상기 수직형 메모리 장치는 제1 매립 패턴(215)을 포함하지 않을 수 있다.
제1 매립 패턴(215) 상면에는 제1 수직부(205a)의 상기 내부 공간의 나머지를 채우는 패드(220)가 형성되어, 비트 라인 콘택(320)과 제1 채널(205)을 전기적으로 연결할 수 있다. 예시적인 실시예들에 따르면, 패드(220)는 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
그라운드 선택 라인(GSL)(276), 워드 라인(272) 및 스트링 선택 라인(SSL)(274)은 상기 제1 방향을 따라 제1 채널(205)의 제1 수직부(205a) 외측면 상에 서로 이격되도록 순차적으로 형성된다.
각 GSL(276), 워드 라인(272) 및 SSL(274)은 1개 혹은 복수 개의 층에 형성될 수 있으며, GSL(276), 워드 라인(272) 및 SSL(274) 사이에는 제1 절연막 패턴(125)이 개재될 수 있다. 본 실시예에서, GSL(276) 및 SSL(274)은 2개의 층에 형성되고, 워드 라인(272)은 GSL(276)과 SSL(274) 사이에 4개의 층으로 형성된다. 하지만, 예를 들어, 각 GSL(276) 및 SSL(274)은 1개의 층에 형성되고, 워드 라인(272)은 2개, 8개 혹은 16개의 층 등에 형성될 수도 있다. 예시적인 실시예들에 따르면, 각 GSL(276), 워드 라인(272) 및 SSL(274)은 상기 제2 방향으로 연장되며, 상기 제3 방향을 따라 복수 개로 형성된다. 제1 절연막 패턴(125)은 실리콘 산화물(SiO2), 실리콘 산탄화물(SiOC) 혹은 실리콘 산불화물(SiOF)과 같은 실리콘 산화물을 포함할 수 있다.
한편, 제1 채널(205)의 제1 수직부(205a)의 외측면과 각 GSL(276), 워드 라인(272) 및 SSL(274) 사이에는 제1 수직부(205a) 외측면에 수직한 방향, 예를 들어, 상기 제3 방향을 따라 순차적으로 적층된 제1 터널 절연막 패턴(192), 제1 전하 트래핑막 패턴(182) 및 제1 블로킹막 패턴(172)이 더 형성된다. 또한, 제1 터널 절연막 패턴(192), 제1 전하 트래핑막 패턴(182) 및 제1 블로킹막 패턴(172)은 제1 채널(205)의 제1 수평부(205b)의 외측면과 제1 절연막 패턴(125) 혹은 기판(100) 사이에도 더 형성될 수 있다.
예시적인 실시예들에 따르면, GSL(276), 워드 라인(272) 및 SSL(274)은 금속 혹은 금속 질화물을 포함할 수 있다. 예를 들어, GSL(276), 워드 라인(272) 및 SSL(274)은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 금속 혹은 금속 질화물을 포함할 수 있다. 일 실시예에 따르면, 각 GSL(276), 워드 라인(272) 및 SSL(274)은 금속 질화물을 포함하는 배리어막 및 금속을 포함하는 금속막이 적층된 다층막 구조를 가질 수 있다.
예시적인 실시예들에 따르면, 제1 터널 절연막 패턴(192)은 실리콘 산화물을 포함할 수 있고, 제1 전하 트래핑막 패턴(182)은 실리콘 질화물과 같은 질화물 혹은 금속 산화물을 포함할 수 있다. 예시적인 실시예들에 따르면, 제1 블로킹막 패턴(172)은 실리콘 산화물 혹은, 예를 들어, 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등과 같은 금속 산화물을 포함할 수 있다. 일 실시예에 따르면, 제1 블로킹막 패턴(172)은 금속 산화막 및 실리콘 산화막이 적층된 다층막 구조를 가질 수 있다.
각 제1 및 제2 콘택들(240, 245)은 기판(100)으로부터 돌출되어 제1 터널 절연막 패턴(192), 제1 전하 트래핑막 패턴(182), 제1 블로킹막 패턴(172), 제1 채널(205)의 제1 수평부(205b) 및 제1 매립 패턴(215)을 관통하여, 벌크 라인(300) 및 공통 소스 라인(290)에 각각 연결된다. 예시적인 실시예들에 따르면, 제1 및 제2 콘택들(240, 245)은 적어도 제1 채널(205)의 수평부(205b)보다는 높은 높이를 갖도록 형성되며, GSL(276)보다는 낮은 높이를 갖도록 형성된다. 예시적인 실시예들에 따르면, 각 제1 및 제2 콘택들(240, 245)은 상기 제2 방향으로 연장될 수 있다.
예시적인 실시예들에 따르면, 제1 콘택(240)은 p형 불순물이 도핑된 단결정 실리콘 포함할 수 있으며, 제2 콘택(245)은 n형 불순물이 도핑된 단결정 실리콘을 포함할 수 있다.
각 벌크 라인(300) 및 공통 소스 라인(290)은 GSL(276), 워드 라인(272), SSL(274) 및 제1 절연막 패턴(125)을 포함하는 구조물들 사이에 형성되어, 제1 및 제2 콘택들(240, 245)에 각각 연결된다. 각 제1 및 제2 콘택들(240, 245)이 상기 제2 방향으로 연장됨에 따라, 이에 연결되는 각 벌크 라인(300) 및 공통 소스 라인(290) 역시 상기 제2 방향으로 연장되도록 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 제3 방향을 따라 제1 채널(205)의 제1 수직부(205a)를 전후로 하여, 벌크 라인(300) 및 공통 소스 라인(290)이 하나씩 형성될 수 있다. 예시적인 실시예들에 따르면, 벌크 라인(300) 및 공통 소스 라인(290)은 불순물이 도핑된 폴리실리콘, 금속 및/또는 금속 질화물을 포함할 수 있다.
한편, GSL(276), 워드 라인(272) 및 SSL(274)과 이들 사이에 개재되는 제1 절연막 패턴(125)이 형성하는 상기 구조물과 각 벌크 라인(300) 및 공통 소스 라인(290) 사이에는 제2 절연막 패턴(280)이 더 형성될 수 있다. 이에 따라, GSL(276), 워드 라인(272) 및 SSL(274)과 벌크 라인(300) 혹은 공통 소스 라인(290)은 서로 절연될 수 있다. 이때, 제2 절연막 패턴(280)은 실리콘 산화물 혹은 실리콘 질화물과 같은 절연 물질을 포함할 수 있다.
비트 라인(330)은 비트 라인 콘택(320)에 의해 패드(220)에 전기적으로 연결되며, 이에 따라 제1 채널(205)에 전기적으로 연결될 수 있다. 비트 라인(330)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 포함할 수 있다. 예시적인 실시예들에 따르면, 비트 라인(330)은 상기 제3 방향으로 연장된다.
비트 라인 콘택(320)은 제3 절연막(310)에 의해 수용되며, 패드(220) 및 비트 라인(330)에 접촉한다. 비트 라인 콘택(320)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 포함할 수 있다.
제3 절연막(310)은 제1 및 제2 절연막 패턴들(125, 280), 제1 채널(205), 패드(220), 벌크 라인(300), 공통 소스 라인(290), 제1 블로킹막 패턴(172), 제1 전하 트래핑막 패턴(182) 및 제1 터널 절연막 패턴(192) 상에 형성된다. 예시적인 실시예들에 따르면, 제3 절연막(310)은 산화물과 같은 절연 물질을 포함할 수 있다.
상기 수직형 메모리 장치의 제1 채널(205)은 제1 수직부(205a) 및 제1 수평부(205b)를 가지며, 제1 수평부(205b)는 기판(100)으로부터 돌출된 제1 및 제2 콘택들(240, 245)에 접촉한다. 한편, 각 제1 및 제2 콘택들(240, 245)이 벌크 라인(300) 및 공통 소스 라인(290)에 연결됨에 따라, 제1 채널(205)은 벌크 라인(300) 및 공통 소스 라인(290)에 전기적으로 연결된다. 이에 따라, 제1 채널(205) 및 벌크 라인(300) 혹은 제1 채널(205) 및 공통 소스 라인(290)은 제1 및 제2 콘택들(240, 245)을 통해 양호한 전기적 연결을 가질 수 있다. 또한, 각 제1 채널(205)의 제1 수직부(205a)에 인접하도록 벌크 라인(300)이 형성됨에 따라, 상기 수직형 메모리 장치는 향상된 데이터 소거 특성을 가질 수 있다.
도 3 내지 도 13은 도 1 및 도 2에 도시된 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이고, 도 14 내지 도 23은 상기 수직형 메모리 장치의 제조 방법을 설명하기 위한 상면도들이다.
도 3 및 도 14를 참조하면, 기판(100) 상에 제1 희생막(110)을 형성하고, 제1 희생막(110) 상에 제1 절연막(120) 및 제2 희생막(130)을 교대로 반복적으로 적층한다.
기판(100)은 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있다. 또한, 기판(100)은 셀 영역 및 주변 회로 영역을 포함할 수 있으며, 이하에서는 상기 셀 영역에 형성되는 구조물들에 대해서만 설명한다.
예시적인 실시예들에 따르면, 제1 희생막(110), 제1 절연막(120) 및 제2 희생막(130)은 화학 기상 증착(CVD) 공정, 플라즈마 화학 기상 증착(PECVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다. 예시적인 실시예들에 따르면, 제1 절연막(120)은 실리콘 산화물(SiO2), 실리콘 산탄화물(SiOC) 혹은 실리콘 산불화물(SiOF)과 같은 실리콘 산화물을 사용하여 형성될 수 있으며, 제1 희생막(110) 및 제2 희생막(130)은 제1 절연막(120)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물(SiN), 실리콘 붕질화물(SiBN) 등과 같은 실리콘 질화물을 사용하여 형성될 수 있다. 이와는 달리, 제1 절연막(120)을 실리콘 질화물을 사용하여 형성하고, 제1 및 제2 희생막들(110, 130)은 실리콘 산화물을 사용하여 형성할 수도 있다.
예시적인 실시예들에 따르면, 이후 공정에서 GSL(276, 도 12 참조) 및 SSL(274, 도 12 참조)이 형성되는 층의 제2 희생막(130)은 워드 라인(272, 도 12 참조)이 형성되는 층의 제2 희생막(130)에 비해 큰 두께를 갖도록 형성될 수 있다. 이때, GSL(276) 및 SSL(274)이 형성되는 층의 제2 희생막(130)에 인접하는 제1 절연막(120) 역시 워드 라인(272)이 형성되는 층의 제2 희생막(130)에 인접하는 제1 절연막(120)에 비해 큰 두께를 갖도록 형성될 수 있다.
제1 절연막(120) 및 제2 희생막(130)이 적층되는 수는 이후 형성되는 GSL(276), 워드 라인(272) 및 SSL(274)이 적층되는 수에 따라 달라질 수 있다. 본 실시예에서, GSL(276) 및 SSL(274)은 각각 2개의 층에 형성되고, 워드 라인(272)은 4개의 층에 형성된다. 이에 따라, 제2 희생막(130)은 모두 8개의 층으로 적층되고 제1 절연막(120)은 모두 9개의 층으로 적층된다. 하지만, 예를 들어, GSL(276) 및 SSL(274)은 각각 1개의 층에 형성되고 워드 라인(272)은 2개, 8개 혹은 16개의 층 등에 형성될 수도 있으며, 이 경우 제2 희생막(130)은 모두 4개, 10개, 18개의 층 등에 형성되고 제1 절연막(120)은 모두 5개, 11개, 19개의 층 등에 형성될 수 있다.
도 4 및 도 15를 참조하면, 제1 절연막(120) 및 제2 희생막(130)을 관통하는 제1 개구(140)를 형성하여 제1 희생막(110)을 노출시킨다. 이때, 제1 희생막(110) 상부 일부가 제거될 수도 있다.
예시적인 실시예들에 따르면, 제1 개구(140)는 제1 절연막(120) 상에 하드 마스크(도시되지 않음)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 형성될 수 있다. 이에 따라, 제1 개구(140)는 기판(100)에 수직한 제1 방향으로 연장되도록 형성된다. 다만, 상기 건식 식각 공정의 특성 상, 제1 개구(140)는 아래로 갈수록 폭이 좁아지도록 형성될 수도 있다.
예시적인 실시예들에 따르면, 제1 개구(140)는 고립된 형상을 갖도록 형성되며, 기판(100)에 평행한 제2 방향을 따라 복수 개로 형성되어 제1 개구 열(opening column)을 형성할 수 있다. 또한, 상기 제1 개구 열은 기판(100)에 평행하며 상기 제2 방향에 수직한 제3 방향을 따라 복수 개로 형성되어 제1 개구 어레이(opening array)를 형성할 수 있다.
도 5 및 도 16을 참조하면, 제1 개구(140)의 내벽에 식각 방지막(150)을 형성한다.
예시적인 실시예들에 따르면, 식각 방지막(150)은 제1 절연막(120) 및 제1 및 제2 희생막들(110, 130)과 식각 선택비를 갖는 물질, 예를 들어, 폴리실리콘을 사용하여 형성될 수 있다.
도 6 및 도 17을 참조하면, 제1 희생막(110)을 제거하여 제1 갭(160)을 형성한다. 식각 방지막(150)은 이후 제거될 수 있다.
예시적인 실시예들에 따르면, 제1 희생막(110)은 습식 식각 공정을 통해 제거될 수 있으며, 이때 식각 방지막(150)에 의해 제1 절연막(120) 및 제2 희생막(130)은 식각되지 않을 수 있다.
한편, 제1 희생막(110)은 제1 개구(140)에 인접한 셀 영역에서만 제거되어, 제1 절연막(120) 및 제2 희생막(130)을 포함하는 구조물이 쓰러지지 않을 수 있다.
도 7 및 도 18을 참조하면, 제1 개구(140) 및 제1 갭(160) 내벽에 제1 블로킹막(170), 제1 전하 트래핑막(180), 제1 터널 절연막(190) 및 제1 채널막(200)을 순차적으로 형성하고, 제1 개구(140) 및 제1 갭(160)의 나머지 부분을 채우는 제1 매립막(210)을 형성한다.
구체적으로, 제1 개구(140) 및 제1 갭(160)의 내벽 및 제1 절연막(120) 상에 제1 블로킹막(170), 제1 전하 트래핑막(180), 제1 터널 절연막(190) 및 제1 채널막(200)을 순차적으로 형성하고, 제1 개구(140) 및 제1 갭(160)의 나머지 부분을 채우는 제1 매립막(210)을 제1 채널막(200) 상에 형성한 후, 제1 절연막(120)의 상면이 노출될 때까지, 제1 매립막(210), 제1 채널막(200), 제1 터널 절연막(190), 제1 전하 트래핑막(180) 및 제1 블로킹막(170) 상부를 평탄화함으로써, 제1 개구(140) 및 제1 갭(160) 내부에 제1 블로킹막(170), 제1 전하 트래핑막(180), 제1 터널 절연막(190), 제1 채널막(200) 및 제1 매립막(210)을 형성할 수 있다. 예시적인 실시예들에 따르면, 제1 블로킹막(170), 제1 전하 트래핑막(180), 제1 터널 절연막(190), 제1 채널막(200) 및 제1 매립막(210)은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있으며, 상기 평탄화 공정은 화학적 기계적 연마(CMP) 공정에 의해 수행될 수 있다.
이때, 제1 블로킹막(170)은 실리콘 산화물 혹은 금속 산화물을 사용하여 형성될 수 있다. 상기 금속 산화물은, 예를 들어, 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등을 포함할 수 있다. 일 실시예에 따르면, 제1 블로킹막(170)은 금속 산화막 및 실리콘 산화막이 적층된 다층막으로 형성될 수 있다. 제1 전하 트래핑막(180)은 실리콘 질화물과 같은 질화물 혹은 금속 산화물을 사용하여 형성될 수 있다. 제1 터널 절연막(190)은 실리콘 산화물을 사용하여 형성될 수 있다.
제1 채널막(200)은 불순물이 도핑된 폴리실리콘, 단결정 실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있다. 제1 채널막(200)이 비정질 실리콘을 사용하여 형성되는 경우, 이후 레이저 에피택시얼 성장(LEG) 공정 혹은 고상 에피택시(SPE) 공정을 더 수행하여 결정질 실리콘으로 변환시킬 수 있다. 제1 매립막(210)은 산화물과 같은 절연 물질을 사용하여 형성될 수 있다.
이에 따라, 제1 채널막(200)은 제1 개구(140) 내부에 실린더(cylinder) 형상을 갖는 제1 수직부(200a) 및 제1 갭(160) 내벽에 서로 이격된 2개의 평판 형상을 갖는 제1 수평부(200b)를 포함하도록 형성될 수 있다. 예시적인 실시예들에 따르면, 제1 채널막(200)의 제1 수직부(200a)는 상기 제1 개구 열 혹은 제1 개구 어레이에 대응하도록 복수 개로 형성되어, 제1 수직부 열 혹은 제1 수직부 어레이를 각각 형성할 수 있다. 이와는 달리, 제1 채널막(200)은 제1 개구(140) 및 제1 갭(160) 내부에 필러(pillar) 형상을 갖는 제1 수직부(200a) 및 1개의 평판 형상을 갖는 제1 수평부(200b)를 갖도록 형성될 수도 있다. 이 경우, 제1 매립막(210)은 형성되지 않을 수 있다.
이후, 제1 매립막(210)의 상부를 제거하여 제1 채널막(200)의 상부 측벽을 노출시키고, 노출된 제1 채널막(200)의 상부 측벽을 커버하면서 제1 개구(140)의 나머지 부분을 채우는 패드(220)를 형성한다.
구체적으로, 에치-백 공정을 수행하여 제1 매립막(210)의 상부를 제거한다. 이후, 제1 개구(140)의 나머지 부분을 채우는 패드막을 제1 채널막(200) 및 제1 절연막(120) 상에 형성한 후, 제1 절연막(120)의 상면이 노출될 때까지 상기 패드막의 상부를 평탄화함으로써, 패드(220)를 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 패드막은 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수 있다. 또한, 상기 평탄화 공정은 화학적 기계적 연마(CMP) 공정에 의해 수행될 수 있다.
이후, 도시되지는 않았으나, 기판(100)으로부터 높은 층에 형성될수록 상대적으로 보다 작은 면적을 가질 수 있도록, 제1 절연막(120) 및 제2 희생막(130)의 가장자리 부분을 제거한다.
도 8 및 도 19를 참조하면, 제1 절연막(120), 제2 희생막(130), 제1 블로킹막(170), 제1 전하 트래핑막(180), 제1 터널 절연막(190), 제1 채널막(200) 및 제1 매립막(210)을 관통하여 기판(100)을 노출시키는 제2 및 제3 개구들(230, 235)을 형성한다. 이때, 기판(100) 상부 일부가 제거될 수도 있다.
예시적인 실시예들에 따르면, 제2 및 제3 개구들(230, 235)은 제1 절연막(120) 상에 하드 마스크(도시되지 않음)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 형성될 수 있다. 이에 따라, 각 제2 및 제3 개구들(230, 235)은 상기 제1 방향으로 연장되도록 형성될 수 있다.
예시적인 실시예들에 따르면, 각 제2 및 제3 개구들(230, 235)은 상기 제2 방향을 따라 연장되도록 형성될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 이때, 상기 제3 방향을 따라, 제1 채널막(200)의 제1 수직부(200a)를 전후하여, 제2 및 제3 개구들(230, 235)이 각각 하나씩 형성될 수 있다.
이에 따라, 제1 절연막(120), 제2 희생막(130), 제1 블로킹막(170), 제1 전하 트래핑막(180), 제1 터널 절연막(190), 제1 채널막(200) 및 제1 매립막(210)은 각각 제1 절연막 패턴(125), 제2 희생막 패턴(135), 제1 블로킹막 패턴(172), 제1 전하 트래핑막 패턴(182), 제1 터널 절연막 패턴(192), 제1 채널(205) 및 제1 매립 패턴(215)으로 변환된다. 이때, 제1 채널(205)은 제1 수직부(205a) 및 제1 수평부(205b)를 포함할 수 있다.
도 9 및 도 20을 참조하면, 각 제2 및 제3 개구들(230, 235)의 일부를 채우는 콘택막(240)을 노출된 기판(100) 상부에 형성한다.
예시적인 실시예들에 따르면, 콘택막(240)은 노출된 기판(100) 상부를 시드로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 통해 형성될 수 있다. 이때, 콘택막(240)에는 불순물이 도핑될 수 있으며, 예시적인 실시예들에 따르면, p형 불순물이 도핑된다. 예시적인 실시예들에 따르면, 콘택막(240)은 적어도 제1 채널(205)의 제1 수평부(205b)보다는 높은 높이를 갖도록 형성되며, 제2 희생막 패턴(135)보다는 낮은 높이를 갖도록 형성된다.
한편, 각 제2 및 제3 개구들(230, 235)이 상기 제2 방향을 따라 연장되도록 형성됨에 따라, 콘택막(240) 역시 상기 제2 방향을 따라 연장되도록 형성될 수 있다.
도 10 및 도 21을 참조하면, 제2 개구(230)의 나머지 부분을 채우는 이온 주입 마스크(250)를 콘택막(240) 및 제1 절연막 패턴(125) 상에 형성하고, 제3 개구(235) 내부의 콘택막(240)에 불순물을 도핑한다. 예시적인 실시예들에 따르면, n형 불순물을 도핑할 수 있다. 지금부터는, 제2 개구(230) 내부에 형성된 콘택막(240)은 제1 콘택(240)으로 정의하고, 제3 개구(235) 내부에 형성된 콘택막(240)은 제2 콘택(245)으로 정의한다. 이때, 각 제1 및 제2 콘택들(240, 245)은 상기 제2 방향으로 연장될 수 있다.
도 11 및 도 22를 참조하면, 이온 주입 마스크(250)를 제거한 후, 제2 및 제3 개구들(230, 235)에 의해 노출된 제2 희생막 패턴(135)을 제거하여, 각 층의 제1 절연막 패턴(125) 사이에 제2 갭(260)을 형성한다. 이때, 제2 갭(260)에 의해 제1 블로킹막 패턴(172)의 측벽 일부가 노출될 수 있다. 예시적인 실시예들에 따르면, 인산 혹은 황산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 제2 및 제3 개구들(230, 235)에 의해 노출된 제2 희생막 패턴(135)을 제거할 수 있다.
도 12를 참조하면, 제2 갭(260)의 내부를 채우는 GSL(276), 워드 라인(272) 및 SSL(274)을 형성한다.
구체적으로, 제2 갭(260)을 채우는 게이트 전극막을 제1 블로킹막 패턴(172)의 측면, 제1 절연막 패턴(125)의 표면, 제1 및 제2 콘택들(240, 245)의 상면, 제1 채널(205)의 상면, 패드(220)의 상면 및 제1 블로킹막 패턴(172), 제1 전하 트래핑막 패턴(182) 및 제1 터널 절연막 패턴(192)의 상면에 형성한다.
예시적인 실시예들에 따르면, 상기 게이트 전극막은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다. 예를 들어, 상기 게이트 전극막은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다. 일 실시예에 따르면, 상기 게이트 전극막은 금속 질화물을 포함하는 배리어막 및 금속을 포함하는 금속막이 적층된 다층막으로 형성될 수 있다.
이후, 상기 게이트 전극막을 부분적으로 제거하여, 제2 갭(260) 내부에 형성된 GSL(276), 워드 라인(272) 및 SSL(274)을 형성한다. 예시적인 실시예들에 따르면, 상기 게이트 전극막은 습식 식각 공정을 통해 부분적으로 제거될 수 있다.
이때, 각 GSL(276), 워드 라인(272) 및 SSL(274)은 1개 혹은 수 개의 층에 형성될 수 있으며, 본 실시예에서 각 GSL(276) 및 SSL(274)은 2개의 층에 형성되고, 워드 라인(272)은 GSL(276) 및 SSL(274) 사이의 4개의 층으로 형성된다. 한편, 각 층에 형성된 GSL(276), 워드 라인(272) 및 SSL(274) 각각은 상기 제2 방향으로 연장되도록 형성될 수 있다.
도 13 및 도 23을 참조하면, 제2 및 제3 개구들(230, 235)의 내벽 상에 제2 절연막 패턴(280)을 형성하고, 제2 및 제3 개구들(230, 235)의 나머지 부분을 각각 채우는 벌크(bulk) 라인(300) 및 공통 소스 라인(CSL)(290)을 형성한다.
구체적으로, 제2 및 제3 개구들(230, 235)의 나머지 부분의 내벽, 제1 및 제2 콘택들(240, 245)의 상면, 제1 절연막 패턴(125)의 상면, 제1 채널(205)의 상면, 패드(220)의 상면 및 제1 블로킹막 패턴(172), 제1 전하 트래핑막 패턴(182) 및 제1 터널 절연막 패턴(192)의 상면에 제2 절연막을 형성하고, 제1 및 제2 콘택들(240, 245)의 상면, 제1 절연막 패턴(125)의 상면, 제1 채널(205)의 상면, 패드(220)의 상면 및 제1 블로킹막 패턴(172), 제1 전하 트래핑막 패턴(182) 및 제1 터널 절연막 패턴(192)의 상면의 상기 제2 절연막 부분을 제거하여, 제2 및 제3 개구들(230, 235)의 내벽에 제2 절연막 패턴(280)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 제2 절연막은 실리콘 산화물 혹은 실리콘 질화물과 같은 절연 물질을 사용하여 형성될 수 있다.
이후, 제2 및 제3 개구들(230, 235)의 나머지 부분을 채우는 도전막을 제1 및 제2 절연막 패턴들(125, 280), 제1 및 제2 콘택들(240, 245), 제1 채널(205), 패드(220), 제1 블로킹막 패턴(172), 제1 전하 트래핑막 패턴(182) 및 제1 터널 절연막 패턴(192) 상에 형성하고, 제1 절연막 패턴(125)의 상면이 노출될 때까지 상기 도전막 상부를 평탄화함으로써, 제2 및 제3 개구들(230, 235) 내부에 각각 벌크 라인(300) 및 공통 소스 라인(290)을 형성할 수 있다. 이때, 제2 및 제3 개구들(230, 235)이 상기 제2 방향으로 연장되도록 형성됨에 따라, 각 벌크 라인(300) 및 공통 소스 라인(290) 역시 상기 제2 방향으로 연장되도록 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 제3 방향을 따라, 제1 채널(205)을 전후로 하여, 벌크 라인(300) 및 공통 소스 라인(290)이 하나씩 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 도전막은 불순물이 도핑된 폴리실리콘, 금속 및/또는 금속 질화물을 사용하여 형성될 수 있다.
다시 도 1 및 도 2를 참조하면, 제1 및 제2 절연막 패턴들(125, 280), 공통 소스 라인(CSL)(290), 벌크 라인(300), 제1 채널(205), 패드(220), 제1 블로킹막 패턴(172), 제1 전하 트래핑막 패턴(182) 및 제1 터널 절연막 패턴(192) 상에 제3 절연막(310)을 형성하고, 패드(220) 상면을 노출시키는 제4 개구(도시되지 않음) 및 공통 소스 라인(CSL)(290) 및 벌크 라인(300) 상면을 노출시키는 제5 개구(도시되지 않음)를 형성한다. 예시적인 실시예들에 따르면, 상기 제4 개구는 제1 채널(205)의 패드(220)에 대응하도록 상기 제2 방향을 따라 복수 개로 형성되어 제4 개구 열을 형성할 수 있으며, 또한 상기 제4 개구 열은 상기 제3 방향을 따라 복수 개로 형성되어 제4 개구 어레이를 형성할 수 있다. 상기 제5 개구는 각 공통 소스 라인(CSL)(290) 및 벌크 라인(300) 상에 1개 혹은 수 개씩 형성될 수 있다.
상기 제4 및 제5 개구들을 채우는 비트 라인 콘택(320)을 패드(220), 공통 소스 라인(CSL)(290) 및 벌크 라인(300) 상에 형성한다. 비트 라인 콘택(320)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 사용하여 형성될 수 있다.
이후, 비트 라인 콘택(320)에 전기적으로 연결되는 비트 라인(330)을 형성하여 상기 수직형 메모리 장치를 완성한다. 비트 라인(330)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 비트 라인(330)은 상기 제3 방향으로 연장되도록 형성될 수 있다.
전술한 바와 같이 예시적인 실시예들에 따르면, 기판(100) 상에 제1 희생막(110)을 형성하고, 제1 희생막(110) 상에 제1 절연막(120) 및 제2 희생막(130)을 교대로 반복적으로 적층한 후, 제1 절연막(120) 및 제2 희생막(130)을 관통하면서 제1 희생막(110)을 노출시키는 제1 개구(140)를 형성한다. 제1 개구(140)에 의해 노출된 제1 희생막(110)을 제거하여 제1 갭(160)을 형성하고, 제1 개구(140) 및 제1 갭(160) 내부에 제1 수직부(205a) 및 제1 수평부(205b)를 갖는 제1 채널(205)을 형성한다. 이후, 제1 절연막(120), 제2 희생막(130) 및 제1 채널(205)의 제1 수평부(205b)를 관통하면서 기판(100)의 상면을 노출시키는 제2 및 제3 개구들(230, 235)을 형성하고, 노출된 기판(100) 상면을 시드로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행하여 제1 및 제2 콘택들(240, 245)을 형성함으로써, 제1 채널(205)과 기판(100)을 전기적으로 연결시킨다. 또한, 제1 및 제2 콘택들(240, 245)에 각각 전기적으로 연결되는 벌크 라인(300) 및 공통 소스 라인(CSL)(290)을 형성하여 기판(100)에 전기적으로 연결될 수 있다.
이에 따라, 제1 채널(205)은 제조 공정 중에 손상됨이 없이 기판(100)에 양호하게 전기적으로 연결되도록 형성될 수 있으며, 특히 제1 및 제2 콘택들(240, 245)을 통해 공통 소스 라인(290) 및 벌크 라인(300)과 양호하게 전기적으로 연결될 수 있다.
도 24 및 도 25는 다른 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 상기 수직형 메모리 장치는, 터널 절연막 패턴, 전하 트래핑막 패턴 및 블로킹막 패턴의 위치 및 형상을 제외하고는 도 1 및 도 2를 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하므로, 동일한 부분에 대한 반복 설명은 생략한다.
도 24 및 도 25를 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 제1 채널(205), 그라운드 선택 라인(GSL)(276), 워드 라인(272), 스트링 선택 라인(SSL)(274), 제1 및 제2 콘택들(240, 245), 공통 소스 라인(CSL)(290) 및 벌크 라인(300)을 포함한다. 또한, 상기 수직형 메모리 장치는 비트 라인(330)을 더 포함할 수 있다.
그라운드 선택 라인(GSL)(276), 워드 라인(272) 및 스트링 선택 라인(SSL)(274)은 기판(100)에 수직한 제1 방향을 따라 제1 채널(205)의 제1 수직부(205a) 외측면 상에 서로 이격되도록 순차적으로 형성된다.
각 GSL(276), 워드 라인(272) 및 SSL(274)은 1개 혹은 복수 개의 층에 형성될 수 있으며, GSL(276), 워드 라인(272) 및 SSL(274) 사이에는 제1 절연막 패턴(125)이 개재될 수 있다. 예시적인 실시예들에 따르면, 각 GSL(276), 워드 라인(272) 및 SSL(274)은 기판(100)에 평행한 제2 방향으로 연장되며, 기판(100)에 평행하고 상기 제2 방향에 수직한 제3 방향을 따라 복수 개로 형성된다.
한편, 제1 채널(205)의 제1 수직부(205a)의 외측면 및 각 GSL(276), 워드 라인(272) 및 SSL(274) 사이에는 제1 수직부(205a) 외측면에 수직한 방향, 예를 들어, 상기 제3 방향을 따라 순차적으로 적층된 제2 터널 절연막 패턴(194), 제2 전하 트래핑막 패턴(184) 및 제2 블로킹막 패턴(174)이 형성된다. 이때, 제2 터널 절연막 패턴(194), 제2 전하 트래핑막 패턴(184) 및 제2 블로킹막 패턴(174)은 제1 절연막 패턴(125)과 각 GSL(276), 워드 라인(272) 및 SSL(274) 사이에도 형성될 수 있으며, 나아가 제1 절연막 패턴(125) 및 제2 절연막 패턴(280) 사이에도 더 형성될 수 있다.
도 26 내지 도 29는 도 24 및 도 25에 도시된 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이고, 도 30 내지 도 33은 상기 수직형 메모리 장치의 제조 방법을 설명하기 위한 상면도들이다. 상기 수직형 메모리 장치의 제조 방법은 도 1 내지 도 23을 참조로 설명한 제조 방법과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
도 26 및 도 30을 참조하면, 먼저 도 3 내지 도 6 및 도 14 내지 도 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 기판(100) 상의 제1 절연막(120) 및 제2 희생막(130)을 관통하는 제1 개구(140)를 형성하고, 기판(100) 상에 제1 갭(160)을 형성한다.
이후, 제1 개구(140) 및 제1 갭(160) 내벽에 제1 채널막(200)을 형성하고, 제1 개구(140) 및 제1 갭(160)의 나머지 부분을 채우는 제1 매립막(210)을 형성한다. 이때, 제1 채널막(200)은 제1 개구(140) 내부에 실린더(cylinder) 형상을 갖는 제1 수직부(200a) 및 제1 갭(160) 내벽에 서로 이격된 2개의 평판 형상을 갖는 제1 수평부(200b)를 포함하도록 형성될 수 있다. 이와는 달리, 제1 채널막(200)은 제1 개구(140)를 채우는 필러 형상을 갖는 제1 수직부(200a) 및 제1 갭(160) 내부를 채우는 1개의 평판 형상을 갖는 제1 수평부(200b)를 갖도록 형성될 수도 있으며, 이 경우 제1 매립막(210)은 형성되지 않을 수 있다.
이후, 제1 매립막(210)의 상부를 제거하여 제1 채널막(200)의 상부 측면을 노출시키고, 노출된 제1 채널막(200)의 상부 측면을 커버하면서 제1 개구(140)의 나머지 부분을 채우는 패드(220)를 형성한다.
이후, 도시되지는 않았으나, 기판(100)으로부터 높은 층에 형성될수록 상대적으로 보다 작은 면적을 가질 수 있도록, 제1 절연막(120) 및 제2 희생막(130)의 가장자리 부분을 제거한다.
도 27 및 도 31을 참조하면, 도 8 내지 도 10 및 도 19 내지 도 21을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 제1 절연막(120), 제2 희생막(130), 제1 채널막(200) 및 제1 매립막(210)을 관통하여 기판(100)을 노출시키는 제2 및 제3 개구들(230, 235)을 형성하며, 제1 절연막(120), 제2 희생막(130), 제1 채널막(200) 및 제1 매립막(210)은 각각 제1 절연막 패턴(125), 제2 희생막 패턴(135), 제1 채널(205) 및 제1 매립 패턴(215)으로 변환된다. 이때, 제1 채널(205)은 제1 수직부(205a) 및 제1 수평부(205b)를 포함할 수 있다.
또한, 각 제2 및 제3 개구들(230, 235)의 일부를 채우는 콘택막(240)을 노출된 기판(100) 상부에 형성하고, 제2 개구(230)의 나머지 부분을 채우는 이온 주입 마스크(250)를 콘택막(240) 상에 형성한 후, 제3 개구(235) 내부의 콘택막(240)에 n형 불순물을 도핑함으로써, 제2 및 제3 개구들(230, 235) 내부에 각각 제1 및 제2 콘택들(240, 245)을 형성한다.
도 28 및 도 32를 참조하면, 도 11 및 도 22를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
즉, 이온 주입 마스크(250)를 제거한 후, 제2 및 제3 개구들(230, 235)에 의해 노출된 제2 희생막 패턴(135)을 제거하여, 각 층의 제1 절연막 패턴(125) 사이에 제2 갭(260)을 형성한다. 이때, 제2 갭(260)에 의해 제1 채널(205)의 측벽 일부가 노출될 수 있다.
도 29 및 도 33을 참조하면, 제2 갭(260)의 내벽, 제1 절연막 패턴(125)의 표면, 제1 및 제2 콘택들(240, 245)의 상면, 제1 채널(205)의 상면 및 패드(220)의 상면에 제2 터널 절연막, 제2 전하 트래핑막 및 제2 블로킹막을 순차적으로 형성하고, 제2 갭(260)을 채우는 게이트 전극막을 상기 제2 블로킹막 상에 형성한다.
이후, 상기 게이트 전극막을 부분적으로 제거하여, 제2 갭(260) 내부에 형성된 GSL(276), 워드 라인(272) 및 SSL(274)을 형성한다.
한편, 상기 게이트 전극막을 부분적으로 제거할 때, 제1 절연막 패턴(125)의 상면, 제1 및 제2 콘택들(240, 245)의 상면, 제1 채널(205)의 상면 및 패드(220) 상면의 상기 제2 블로킹막, 제2 전하 트래핑막 및 제2 터널 절연막 부분이 함께 제거될 수 있으며, 이에 따라 각각 제2 블로킹막 패턴(174), 제2 전하 트래핑막 패턴(184) 및 제2 터널 절연막 패턴(194)이 형성될 수 있다. 이때, 제1 절연막 패턴(125) 측벽 상의 상기 제2 블로킹막, 제2 전하 트래핑막 및 제2 터널 절연막 부분도 더 제거되어, 제2 블로킹막 패턴(174), 제2 전하 트래핑막 패턴(184) 및 제2 터널 절연막 패턴(194)이 제2 갭(260) 내벽에만 형성될 수도 있다.
다시 도 24 및 25를 참조하면, 도 13, 도 1, 도 23 및 도 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 제2 및 제3 개구들(230, 235)의 내벽 상에 제2 절연막 패턴(280)을 형성하고, 제2 및 제3 개구들(230, 235)의 나머지 부분을 각각 채우는 벌크(bulk) 라인(300) 및 공통 소스 라인(CSL)(290)을 형성한다. 이후, 제1 및 제2 절연막 패턴들(125, 280), 공통 소스 라인(CSL)(290), 벌크 라인(300), 제1 채널(205), 패드(220), 제2 블로킹막 패턴(174), 제2 전하 트래핑막 패턴(184) 및 제2 터널 절연막 패턴(194) 상에 제3 절연막(310)을 형성하고, 제3 절연막(310)을 관통하면서 패드(220), 공통 소스 라인(CSL)(290) 및 벌크 라인(300)에 접촉하는 비트 라인 콘택(320)을 형성한다. 또한, 비트 라인 콘택(320)에 전기적으로 연결되는 비트 라인(330)을 형성하여 상기 수직형 메모리 장치를 완성한다.
도 34는 또 다른 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 상면도이다. 상기 수직형 메모리 장치는 절연막 패턴을 더 포함하고 채널, 터널 절연막 패턴, 전하 트래핑막 패턴 및 블로킹막 패턴의 형상이 다르다는 것을 제외하고는 도 1 및 도 2를 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하므로, 동일한 부분에 대한 자세한 설명은 생략한다. 즉, 도 1 및 도 2는 실린더(cylinder)형 채널을 포함하는 수직형 메모리 장치를 도시하고 있고, 도 34는 라인(line) 형 채널을 포함하는 수직형 메모리 장치를 도시하고 있다. 한편, 상기 수직형 메모리 장치를 설명하기 위한 단면도가 생략되었으나, 당업자라면 도 1에 도시된 단면도로부터 본 실시예를 충분히 이해할 수 있을 것이다.
도 34를 참조하면, 상기 수직형 메모리 장치는 제2 채널(505), 그라운드 선택 라인(GSL)(도시되지 않음), 워드 라인(도시되지 않음), 스트링 선택 라인(SSL)(도시되지 않음), 제1 및 제2 콘택들(도시되지 않음), 공통 소스 라인(CSL)(290) 및 벌크 라인(300)을 포함한다. 또한, 상기 수직형 메모리 장치는 비트 라인(330)을 더 포함할 수 있다.
제2 채널(505)은 기판(도시되지 않음)에 수직한 제1 방향으로 상기 기판 상에 연장된 제2 수직부(505a) 및 제2 수직부(505a)에 연결되고 상기 기판에 평행하도록 상기 기판 상에 형성된 제1 수평부(도시되지 않음)를 포함한다.
예시적인 실시예들에 따르면, 제2 채널(505)의 제2 수직부(505a)는 제1 매립 패턴(도시되지 않음) 및 패드(520) 양 측벽에 라인 형상으로 형성되며, 상기 각 측벽에 형성된 제2 수직부(505a)는 상기 기판에 평행한 제2 방향을 따라 복수 개로 형성되어 제2 수직부 열(channel column)을 형성할 수 있다. 또한, 상기 제2 수직부 열은 상기 기판에 평행하고 상기 제2 방향에 수직한 제3 방향을 따라 복수 개로 형성되어 제2 수직부 어레이(channel array)를 형성할 수 있다. 이때, 제2 채널(505)의 상기 제2 수평부는 상기 제1 수직부 열 혹은 상기 제1 수직부 어레이에 연결될 수 있다.
예시적인 실시예들에 따르면, 제2 채널(505)의 상기 제2 수평부는 서로 이격되어 사이에 공간을 갖는 2개의 평판 형상을 가질 수 있다. 이때, 상기 제1 수평부의 내부 공간에는 상기 제1 매립 패턴이 개재될 수 있다.
상기 제1 매립 패턴 상면의 패드(520)는 제4 절연막(610)에 수용되는 비트 라인 콘택(620)과 제2 채널(505)을 전기적으로 연결할 수 있다.
한편, 상기 제1 매립 패턴 및 패드(520)가 형성되지 않은 제2 채널(505)의 제2 수직부(505a)의 일 측면과 상기 각 GSL, 워드 라인 및 SSL 사이에는 제2 수직부(505a)의 상기 측면에 수직한 방향, 예를 들어, 상기 제3 방향을 따라 순차적으로 적층된 제3 터널 절연막 패턴(492), 제3 전하 트래핑막 패턴(482) 및 제3 블로킹막 패턴(472)이 형성된다. 또한, 제3 터널 절연막 패턴(492), 제3 전하 트래핑막 패턴(482) 및 제3 블로킹막 패턴(472)은 제2 채널(505)의 상기 제2 수평부의 측면과 제1 절연막 패턴(도시되지 않음) 혹은 상기 기판 사이에도 더 형성될 수 있다.
한편, 상기 각 제1 및 제2 콘택들은 상기 기판으로부터 돌출되어 제3 터널 절연막 패턴(492), 제3 전하 트래핑막 패턴(482), 제3 블로킹막 패턴(472), 제2 채널(505)의 상기 제2 수평부 및 상기 제1 매립 패턴을 관통하여, 벌크 라인(300) 및 공통 소스 라인(290)에 각각 연결된다.
도 35 내지 도 46은 도 34에 도시된 수직형 메모리 장치의 제조 방법을 설명하기 위한 상면도들이다. 상기 수직형 메모리 장치의 제조 방법은 도 1 내지 도 23을 참조로 설명한 제조 방법과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다. 한편, 상기 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이 생략되었으나, 당업자라면 도 1 내지 도 13에 도시된 단면도들로부터 본 실시예를 충분히 이해할 수 있을 것이다.
도 35를 참조하면, 도 3 및 도 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 즉, 기판(100, 도 35 참조) 상에 제1 희생막(110, 도 36 참조)을 형성하고, 제1 희생막(110) 상에 제1 절연막(120) 및 제2 희생막(도시되지 않음)을 교대로 반복적으로 적층한다.
도 36을 참조하면, 도 4 및 도 15를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 즉, 제1 절연막(120) 및 상기 제2 희생막을 관통하여 제1 희생막(110)을 노출시키며 기판(100)에 수직한 제1 방향으로 연장되는 제1 개구(440)를 형성한다.
다만, 제1 개구(440)는 고립된 형상을 갖는 대신에, 기판(100)에 평행한 제2 방향을 따라 연장되도록 형성되며, 기판(100)에 평행하고 상기 제2 방향에 수직한 제3 방향을 따라 복수 개로 형성될 수 있다.
도 37을 참조하면, 도 5 및 도 16을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 제1 개구(440)의 내벽에 식각 방지막(450)을 형성한다.
도 38을 참조하면, 도 6 및 도 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 제1 희생막(110)을 제거함으로써 제1 갭(도시되지 않음)을 형성하고, 이후 식각 방지막(450)을 제거한다.
도 39를 참조하면, 도 7 및 도 18을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 제1 개구(440)의 양 측벽 및 상기 제1 갭 내벽에 제3 블로킹막(470), 제3 전하 트래핑막(480), 제3 터널 절연막(490) 및 제2 채널막(500)을 순차적으로 형성하고, 제1 개구(440) 및 상기 제1 갭의 나머지 부분을 채우는 제1 매립막(도시되지 않음) 및 패드(520)를 형성한다.
이에 따라, 제2 채널막(500)은 제1 개구(440)의 양 측벽에 형성된 제2 수직부(500a) 및 상기 제1 갭 내부에 서로 이격된 2개의 평판 형상을 갖는 제2 수평부(도시되지 않음)를 포함하도록 형성될 수 있다. 예시적인 실시예들에 따르면, 제2 채널막(500)의 제2 수직부(500a)는 제1 개구(440)에 대응하여 복수 개로 형성될 수 있다.
이후, 도시되지는 않았으나, 기판(100)으로부터 높은 층에 형성될수록 상대적으로 보다 작은 면적을 가질 수 있도록, 제1 절연막(120) 및 상기 제2 희생막의 가장자리 부분을 제거한다.
도 40을 참조하면, 도 8 및 도 19를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
즉, 제1 절연막(120), 상기 제2 희생막, 제3 블로킹막(470), 제3 전하 트래핑막(480), 제3 터널 절연막(490), 제2 채널막(500) 및 상기 제1 매립막을 관통하여 기판(100)을 노출시키는 제2 및 제3 개구들(230, 235)을 형성한다. 이때, 기판(100) 상부 일부가 제거될 수도 있다.
예시적인 실시예들에 따르면, 각 제2 및 제3 개구들(230, 235)은 상기 제2 방향을 따라 연장되도록 형성될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 이때, 상기 제3 방향을 따라, 제2 채널막(500)의 제2 수직부(500a)를 전후하여, 제2 및 제3 개구들(230, 235)이 각각 하나씩 형성될 수 있다.
이에 따라, 제1 절연막(120), 상기 제2 희생막, 제3 블로킹막(470), 제3 전하 트래핑막(480), 제3 터널 절연막(490), 제2 채널막(500) 및 상기 제1 매립막은 각각 제1 절연막 패턴(125), 제2 희생막 패턴(도시되지 않음), 제3 블로킹막 패턴(472), 제3 전하 트래핑막 패턴(482), 제3 터널 절연막 패턴(492), 제2 채널(505) 및 제1 매립 패턴(도시되지 않음)으로 변환된다. 이때, 제2 채널(505)은 제2 수직부(505a) 및 제2 수평부(도시되지 않음)를 포함할 수 있다.
도 41을 참조하면, 도 9 및 도 20을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행함으로써, 노출된 기판(100) 상에 제2 및 제3 개구들(230, 235)을 채우는 콘택막(240)을 형성한다. 이때, 콘택막(240)은 상기 제2 방향을 따라 연장되도록 형성될 수 있다. 예시적인 실시예들에 따르면, p형 불순물이 콘택막(240)에 주입될 수 있다.
도 42를 참조하면, 도 10 및 도 21을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
즉, 제2 개구(230)의 나머지 부분을 채우는 이온 주입 마스크(250)를 콘택막(240) 상에 형성하고, 제3 개구(235) 내부의 콘택막(240)에 불순물을 도핑한다. 예시적인 실시예들에 따르면, n형 불순물을 도핑할 수 있다. 이에 따라, 제2 및 제3 개구들(230, 235) 내부에 각각 형성된 제1 및 제2 콘택들(240, 245)이 형성된다. 이때, 각 제1 및 제2 콘택들(240, 245)은 상기 제2 방향으로 연장되도록 형성될 수 있다.
도 43을 참조하면, 도 11 및 도 22를 로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
즉, 이온 주입 마스크(250)를 제거한 후, 제2 및 제3 개구들(230, 235)에 의해 노출된 상기 제2 희생막 패턴을 제거하여, 각 층의 제1 절연막 패턴(125) 사이에 제2 갭(도시되지 않음)을 형성한다. 이때, 상기 제2 갭에 의해 제3 블로킹막 패턴(472)의 측벽 일부가 노출될 수 있다.
도 44를 참조하면, 도 12 내지 도 13 및 도 23을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 상기 제2 갭의 내부를 채우며 상기 제2 방향으로 각각 연장되는 GSL(도시되지 않음), 워드 라인(도시되지 않음) 및 SSL(도시되지 않음)을 형성한다.
이후, 제2 및 제3 개구들(230, 235)의 내벽 상에 제2 절연막 패턴(280)을 형성하고, 제2 및 제3 개구들(230, 235)의 나머지 부분을 각각 채우는 벌크(bulk) 라인(300) 및 공통 소스 라인(CSL)(290)을 형성한다. 이때, 각 벌크 라인(300) 및 공통 소스 라인(290)은 상기 제2 방향으로 연장되도록 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 제3 방향을 따라, 제2 채널(505)을 전후로 하여, 벌크 라인(300) 및 공통 소스 라인(290)이 하나씩 형성될 수 있다.
도 45를 참조하면, 제2 채널(505), 패드(520), 제3 블로킹막 패턴(472), 제3 전하 트래핑막 패턴(482), 제3 터널 절연막 패턴(492) 및 상기 제1 매립 패턴을 부분적으로 제거하여 기판(100) 상면을 노출시키는 제4 개구(530)를 형성한다. 예시적인 실시예들에 따르면, 제4 개구(530)는 상기 제1 방향으로 연장되며 고립된 형상을 갖는다. 이때, 제4 개구(530)는 상기 제2 방향으로 복수 개로 형성되어 제2 개구 열을 형성할 수 있다.
도 46을 참조하면, 제4 개구(530)를 채우는 제3 절연막 패턴(540)을 형성한다.
구체적으로, 제4 개구(530)를 채우는 제3 절연막을 기판(100), 제1 및 제2 절연막 패턴들(125, 280), 패드(520), 공통 소스 라인(290), 벌크 라인(300), 제2 채널(505), 제3 블로킹막 패턴(472), 제3 전하 트래핑막 패턴(482) 및 제3 터널 절연막 패턴(492) 상에 형성하고, 제1 절연막 패턴(125)의 상면이 노출될 때까지 상기 제3 절연막의 상부를 평탄화함으로써 제3 절연막 패턴(540)을 형성할 수 있다. 예시적인 실시예들에 따르면, 제3 절연막 패턴(540)은 고립된 형상을 가지고 상기 제1 방향으로 연장되도록 형성될 수 있으며, 상기 제2 방향으로 복수 개 형성될 수 있다. 예시적인 실시예들에 따르면, 제3 절연막 패턴(540)은 산화물과 같은 절연 물질을 사용하여 형성될 수 있다.
다시 도 34를 참조하면, 도 1 및 도 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 제1 내지 제3 절연막 패턴들(125, 280, 540), 공통 소스 라인(CSL)(290), 벌크 라인(300), 제2 채널(505), 패드(520), 제3 블로킹막 패턴(472), 제3 전하 트래핑막 패턴(482) 및 제3 터널 절연막 패턴(492) 상에 제4 절연막(610)을 형성하고, 패드(520) 상면을 노출시키는 제5 개구(도시되지 않음) 및 공통 소스 라인(CSL)(290) 및 벌크 라인(300) 상면을 노출시키는 제6 개구(도시되지 않음)를 형성한다. 예시적인 실시예들에 따르면, 상기 제5 개구는 제2 채널(505)에 연결된 패드(520)에 대응하도록 상기 제2 방향을 따라 복수 개로 형성되어 제5 개구 열을 형성할 수 있다. 상기 제6 개구는 각 공통 소스 라인(CSL)(290) 및 벌크 라인(300) 상에 1개 혹은 수 개씩 형성될 수 있다.
이후, 상기 제5 및 제6 개구들을 채우는 비트 라인 콘택(620)을 패드(520), 공통 소스 라인(CSL)(290) 및 벌크 라인(300) 상에 형성한다. 또한, 비트 라인 콘택(520)에 전기적으로 연결되는 비트 라인(330)을 형성하여 상기 수직형 메모리 장치를 완성한다.
도 47은 또 다른 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 상기 수직형 메모리 장치는, 터널 절연막 패턴, 전하 트래핑막 패턴 및 블로킹막 패턴의 위치 및 형상을 제외하고는 도 34를 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하므로, 동일한 부분에 대한 반복 설명은 생략한다.
도 47을 참조하면, 상기 수직형 메모리 장치는 기판(도시되지 않음) 상에 제2 채널(505), 그라운드 선택 라인(GSL)(도시되지 않음), 워드 라인(도시되지 않음), 스트링 선택 라인(SSL)(도시되지 않음), 제1 및 제2 콘택들(도시되지 않음), 공통 소스 라인(CSL)(290) 및 벌크 라인(300)을 포함한다. 또한, 상기 수직형 메모리 장치는 비트 라인(330)을 더 포함할 수 있다.
상기 그라운드 선택 라인(GSL), 워드 라인 및 스트링 선택 라인(SSL)은 상기 기판에 수직한 제1 방향을 따라 제2 채널(505)의 제2 수직부(505a) 일 측면 상에 서로 이격되도록 순차적으로 형성된다. 이때, 상기 각 GSL, 워드 라인 및 SSL은 1개 혹은 복수 개의 층에 형성될 수 있으며, 상기 GSL, 워드 라인 및 SSL 사이에는 제1 절연막 패턴(도시되지 않음)이 개재될 수 있다. 예시적인 실시예들에 따르면, 상기 각 GSL, 워드 라인 및 SSL)은 상기 기판에 평행한 제2 방향으로 연장되며, 상기 기판에 평행하고 상기 제2 방향에 수직한 제3 방향을 따라 복수 개로 형성된다.
한편, 제2 채널(505)의 제2 수직부(505a)의 상기 측면 및 상기 각 GSL, 워드 라인 및 SSL 사이에는 제2 수직부(505a)의 상기 측면에 수직한 방향, 예를 들어, 상기 제3 방향을 따라 순차적으로 적층된 제4 터널 절연막 패턴(494), 제4 전하 트래핑막 패턴(484) 및 제4 블로킹막 패턴(474)이 형성된다. 이때, 제4 터널 절연막 패턴(494), 제4 전하 트래핑막 패턴(484) 및 제4 블로킹막 패턴(474)은 상기 제1 절연막 패턴과 상기 각 GSL, 워드 라인 및 SSL 사이에도 형성될 수 있으며, 나아가 상기 제1 절연막 패턴 및 제2 절연막 패턴(280) 사이에도 더 형성될 수 있다.
도 48 내지 도 50은 도 47에 도시된 수직형 메모리 장치의 제조 방법을 설명하기 위한 상면도들이다. 상기 수직형 메모리 장치의 제조 방법은 도 34 내지 도 46을 참조로 설명한 라인형 채널을 포함하는 수직형 메모리 장치의 제조 방법 및 도 25 내지 도 33을 참조로 설명한 블로킹막 패턴, 전하 트래핑막 패턴 및 터널 절연막 패턴을 형성하는 방법과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
도 48을 참조하면, 도 35 내지 도 38을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 기판(도시되지 않음) 상에 제1 희생막(도시되지 않음)을 형성하고, 상기 제1 희생막 상에 제1 절연막(120) 및 제2 희생막(도시되지 않음)을 교대로 반복적으로 적층한 후, 제1 절연막(120) 및 상기 제2 희생막을 관통하여 상기 제1 희생막을 노출시키며 상기 기판에 수직한 제1 방향으로 연장되는 제1 개구(도시되지 않음)를 형성한다. 이때, 상기 제1 개구는 상기 기판에 평행한 제2 방향을 따라 연장되도록 형성되며, 상기 기판에 평행하고 상기 제2 방향에 수직한 제3 방향을 따라 복수 개로 형성될 수 있다. 이후, 상기 제1 희생막은 제거되어 제1 갭(도시되지 않음)이 형성된다.
이후, 상기 제1 개구 및 상기 제1 갭 내벽에 제2 채널막(500)을 형성하고, 상기 제1 개구 및 상기 제1 갭의 나머지 부분을 채우는 제1 매립막(도시되지 않음) 및 패드(520)를 형성한다.
도 49를 참조하면, 도 39 내지 도 43을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 다만, 블로킹막 패턴, 전하 트래핑막 패턴 및 터널 절연막 패턴은 형성되지 않는다.
즉, 제1 절연막(120), 상기 제2 희생막, 제2 채널막(500) 및 상기 제1 매립막을 관통하여 상기 기판을 노출시키는 제2 및 제3 개구들(230, 235)을 형성하여, 각각 제1 절연막 패턴(125), 제2 희생막 패턴(도시되지 않음), 제2 채널(505) 및 제1 매립 패턴(도시되지 않음)을 형성한다. 이때, 제2 채널(505)은 제2 수직부(505a) 및 제2 수평부(도시되지 않음)를 포함하도록 형성된다. 이후, 상기 노출된 기판 상에 각 제2 및 제3 개구들(230, 235)의 일부를 각각 채우는 제1 및 제2 콘택들(240, 245)을 형성한다.
도 50을 참조하면, 제2 및 제3 개구들(230, 235)에 의해 노출된 상기 제2 희생막 패턴을 제거하여, 각 층의 제1 절연막 패턴(125) 사이에 제2 갭(도시되지 않음)을 형성하며, 이때 제2 채널(505)의 측벽 일부가 노출된다.
이후, 상기 제2 갭의 내벽 및 제1 절연막 패턴(125)의 표면에 제4 터널 절연막 패턴(494), 제4 전하 트래핑막 패턴(484) 및 제4 블로킹막 패턴(474)을 순차적으로 형성하고, 상기 제2 갭을 채우는 GSL(도시되지 않음), 워드 라인(도시되지 않음) 및 SSL(도시되지 않음)을 제4 블로킹막 패턴(474) 상에 형성한다.
도 47을 다시 참조하면, 도 44 내지 도 46 및 도 34를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 제2 및 제3 개구들(230, 235)의 내벽에 제2 절연막 패턴(280)이 형성되고, 제2 및 제3 개구들(230, 235)의 나머지 부분을 각각 채우는 벌크 라인(300) 및 공통 소스 라인(290)이 형성된다. 또한, 제1 및 제2 절연막 패턴들(125, 280), 공통 소스 라인(CSL)(290), 벌크 라인(300), 제2 채널(505), 패드(520), 제4 블로킹막 패턴(474), 제4 전하 트래핑막 패턴(484) 및 제4 터널 절연막 패턴(494) 상에 제4 절연막(610)이 형성되고, 제4 절연막(610)을 관통하면서 패드(520), 공통 소스 라인(CSL)(290) 및 벌크 라인(300)에 접촉하는 비트 라인 콘택(620)이 형성된다. 또한, 비트 라인 콘택(620)에 전기적으로 연결되는 비트 라인(330)을 형성되어, 상기 수직형 메모리 장치가 완성된다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 110 : 제1 희생막
120 : 제1 절연막 125 : 제1 절연막 패턴
130 : 제2 희생막 135 : 제2 희생막 패턴
140, 440 : 제1 개구 150, 450 : 식각 방지막
160 : 제1 갭 170 : 제1 블로킹막
172, 174 : 제1, 제2 블로킹막 패턴
182, 184 : 제1, 제2 전하 트래핑막 패턴
192, 194 : 제1, 제2 터널 절연막 패턴
200 : 제1 채널막 200a, 200b : 제1 수직부, 제1 수평부
205 : 제1 채널 205a, 205b : 제1 수직부, 제1 수평부
210 : 제1 매립막 215 : 제1 매립 패턴
220, 520 : 패드 230 : 제2 개구
235 : 제3 개구 240 : 콘택막, 제1 콘택
245 : 제2 콘택 250 : 이온 주입 마스크
260 : 제2 갭 280 : 제2 절연막 패턴
290 : 공통 소스 라인 300 : 벌크 라인
310 : 제3 절연막 320, 620 : 비트 라인 콘택
330 : 비트 라인 470 : 제3 블로킹막
472, 474 : 제3, 제4 블로킹막 패턴 480 : 제3 전하 트래핑막
482, 484 : 제3, 제4 전하 트래핑막 패턴 490 : 제3 터널 절연막
492, 494 : 제3, 제4 터널 절연막 패턴 500 : 제2 채널막
505 : 제2 채널 505a : 제2 수직부
530 : 제4 개구 610 : 제4 절연막

Claims (10)

  1. 기판에 수직한 제1 방향으로 상기 기판 상에 연장된 수직부 및 상기 수직부에 직접 접촉하여 연결되고 상기 기판에 평행하도록 상기 기판 상에 형성되어 상기 수직부와 동질인 수평부를 포함하는 채널;
    상기 제1 방향을 따라 상기 채널의 수직부 측면 상에 서로 이격되도록 순차적으로 형성된 그라운드 선택 라인(GSL), 워드 라인들 및 스트링 선택 라인(SSL); 및
    상기 기판 상에 형성되어 상기 채널의 수평부에 전기적으로 연결되며, 상기 그라운드 선택 라인(GSL)의 상면보다 낮은 상면을 갖는 콘택을 포함하는 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 채널의 수직부는 고립된 형상을 가지고 상기 기판에 평행한 제2 방향을 따라 복수 개로 형성되어 수직부 열(column)을 형성하며,
    상기 채널의 수평부는 상기 기판 상에 형성되어 상기 수직부 열에 연결되는 것을 특징으로 하는 수직형 메모리 장치.
  3. 제2항에 있어서, 상기 콘택은 상기 제2 방향으로 연장되며, 상기 기판에 평행하고 상기 제2 방향에 수직한 제3 방향을 따라 상기 수직부 열 전후에 하나씩 형성되는 것을 특징으로 하는 수직형 메모리 장치.
  4. 제1항에 있어서, 상기 채널의 표면을 감싸도록 순차적으로 적층된 터널 절연막 패턴, 전하 트래핑막 패턴 및 블로킹막 패턴을 더 포함하는 것을 특징으로 하는 수직형 메모리 장치.
  5. 기판에 수직한 제1 방향으로 상기 기판 상에 연장된 수직부 및 상기 수직부에 연결되고 상기 기판에 평행하도록 상기 기판 상에 형성된 수평부를 포함하는 채널;
    상기 제1 방향을 따라 상기 채널의 수직부 측면 상에 서로 이격되도록 순차적으로 형성된 그라운드 선택 라인(GSL), 워드 라인들 및 스트링 선택 라인(SSL); 및
    상기 기판 상에 형성되어 상기 채널의 수평부에 전기적으로 연결된 콘택을 포함하며,
    상기 채널의 수직부는 고립된 형상을 가지고 상기 기판에 평행한 제2 방향을 따라 복수 개로 형성되어 수직부 열(column)을 형성하고,
    상기 채널의 수평부는 상기 기판 상에 형성되어 상기 수직부 열에 연결되며,
    상기 콘택은 상기 제2 방향으로 연장되고, 상기 기판에 평행하고 상기 제2 방향에 수직한 제3 방향을 따라 상기 수직부 열 전후에 하나씩 형성되며,
    상기 제2 방향으로 연장되고 상기 콘택에 각각 연결되는 공통 소스 라인(CSL) 및 벌크 라인을 더 포함하는 것을 특징으로 하는 수직형 메모리 장치.
  6. 기판에 수직한 제1 방향으로 상기 기판 상에 연장된 수직부 및 상기 수직부에 직접 접촉하여 연결되고 상기 기판에 평행하도록 상기 기판 상에 형성되어 상기 수직부와 동질인 수평부를 포함하는 채널을 형성하는 단계;
    상기 채널의 수평부에 전기적으로 연결되는 콘택을 상기 기판 상에 형성하는 단계; 및
    상기 제1 방향을 따라 상기 채널의 수직부 측면 상에 서로 이격되도록 순차적으로 형성된 그라운드 선택 라인(GSL), 워드 라인들 및 스트링 선택 라인(SSL)을 형성하는 단계를 포함하되,
    상기 콘택의 상면은 상기 그라운드 선택 라인(GSL)의 상면보다 낮은 수직형 메모리 장치의 제조 방법.
  7. 제6항에 있어서, 상기 채널을 형성하는 단계는,
    상기 기판 상에 제1 희생막을 형성하는 단계;
    상기 제1 희생막 상에 복수 개의 절연막들 및 제2 희생막들을 교대로 적층시키는 단계;
    상기 절연막들 및 상기 제2 희생막들을 관통하여 상기 제1 희생막을 노출시키는 제1 개구를 형성하는 단계;
    상기 노출된 제1 희생막을 제거하여 상기 기판을 노출시키는 갭을 형성하는 단계; 및
    상기 제1 개구 및 상기 갭 내부에 각각 상기 수직부 및 상기 수평부를 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
  8. 기판에 수직한 제1 방향으로 상기 기판 상에 연장된 수직부 및 상기 수직부에 연결되고 상기 기판에 평행하도록 상기 기판 상에 형성된 수평부를 포함하는 채널을 형성하는 단계;
    상기 채널의 수평부에 전기적으로 연결되는 콘택을 상기 기판 상에 형성하는 단계; 및
    상기 제1 방향을 따라 상기 채널의 수직부 측면 상에 서로 이격되도록 순차적으로 형성된 그라운드 선택 라인(GSL), 워드 라인들 및 스트링 선택 라인(SSL)을 형성하는 단계를 포함하며,
    상기 채널을 형성하는 단계는,
    상기 기판 상에 제1 희생막을 형성하는 단계;
    상기 제1 희생막 상에 복수 개의 절연막들 및 제2 희생막들을 교대로 적층시키는 단계;
    상기 절연막들 및 상기 제2 희생막들을 관통하여 상기 제1 희생막을 노출시키는 제1 개구를 형성하는 단계;
    상기 노출된 제1 희생막을 제거하여 상기 기판을 노출시키는 갭을 형성하는 단계; 및
    상기 제1 개구 및 상기 갭 내부에 각각 상기 수직부 및 상기 수평부를 형성하는 단계를 포함하고,
    상기 콘택을 형성하는 단계는,
    상기 절연막들, 상기 제2 희생막들 및 상기 채널의 수평부를 관통하여 상기 기판을 노출시키는 제2 개구를 형성하는 단계; 및
    상기 노출된 기판을 시드로 하는 선택적 에피택시얼 성장(SEG) 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
  9. 제8항에 있어서, 상기 제2 개구는 상기 기판에 평행한 제2 방향으로 연장되도록 형성되는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
  10. 제9항에 있어서, 상기 제2 방향으로 연장되고 상기 콘택에 각각 연결되는 공통 소스 라인(CSL) 및 벌크 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
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