CN110036470A - 半导体封装件以及半导体装置 - Google Patents
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Abstract
本发明的实施方式所涉及的半导体封装件具备金属基板、第1壳体和第2壳体。金属基板在上表面具有安装半导体元件的安装区域。第1壳体在金属基板的上表面位于包围安装区域的位置。第2壳体在金属基板的下表面位于与第1壳体重叠的位置。金属基板在下表面具有突出的凸部,凸部的侧面与第2壳体的内壁接触,并且凸部的下表面位于比第2壳体更靠下方的位置。
Description
技术领域
本发明涉及安装半导体元件的半导体封装件以及使用该半导体封装件的半导体装置。
背景技术
近年来,已知收容以高频的信号进行工作的半导体元件等的半导体封装件。这种的半导体元件等在工作时产生热量。为了将该热量散热至外部,公开了一种将安装半导体元件等的基板设为金属基板来提高散热性的半导体封装件(参照JP特开2012-231101号公报)。
在JP特开2012-231101号公报中,公开了一种具备金属基板、第1壳体和第2壳体的半导体封装件。金属基板具有凸部,凸部的侧面与第2壳体的内壁接合。
但是,在专利文献1所公开的技术中,金属基板的下表面位于与第2壳体的下表面相同的位置。或者,第2壳体的下表面位于下方。因此,有可能难以将半导体元件中产生的热量有效地释放至外部。
发明内容
本发明的一实施方式所涉及的半导体封装件具备金属基板、第1壳体、和第2壳体。金属基板在上表面具有安装半导体元件的安装区域。第1壳体在金属基板的上表面位于包围安装区域的位置。第2壳体在金属基板的下表面位于与第1壳体重叠的位置。金属基板在下表面具有突出的凸部,凸部的侧面与第2壳体的内壁接触,并且凸部的下表面位于比第2壳体更靠下方的位置。
本发明的一实施方式所涉及的半导体装置具备上述的半导体封装件、半导体元件、和盖体。半导体元件被安装于安装区域。盖体覆盖半导体元件,并且被接合于第1壳体的上表面。
附图说明
图1是表示本发明的一实施方式所涉及的半导体封装件的从上表面观察的立体图。
图2是表示本发明的一实施方式所涉及的半导体封装件的从下表面观察的立体图。
图3是表示本发明的一实施方式所涉及的半导体封装件的从上表面观察的俯视图。
图4是表示本发明的一实施方式所涉及的半导体封装件的侧视图。
图5是图3所示的本发明的一实施方式所涉及的半导体封装件的A-A线处的剖视图。
图6是图3所示的本发明的一实施方式所涉及的半导体封装件的B-B线处的剖视图。
图7是表示本发明的一实施方式所涉及的半导体封装件的从上表面观察的分解立体图。
图8是表示本发明的一实施方式所涉及的半导体封装件的从下表面观察的分解立体图。
图9是本发明的其他实施方式所涉及的从上表面观察的立体图。
图10是表示本发明的其他实施方式所涉及的半导体封装件的从上表面观察的俯视图。
图11是表示本发明的一实施方式所涉及的半导体装置的从上表面观察的立体图。
具体实施方式
以下,参照附图,对各实施方式的半导体封装件以及具备其的半导体装置进行详细说明。
<半导体封装件的结构>
图1是本发明的一实施方式所涉及的半导体封装件的从上表面观察的立体图。图2是表示本发明的一实施方式所涉及的半导体封装件的从下表面观察的立体图。图3是表示本发明的一实施方式所涉及的半导体封装件的上表面俯视图。图4是表示本发明的一实施方式所涉及的半导体封装件的侧视图。图5是图3所示的本发明的一实施方式所涉及的半导体封装件的A-A线处的剖视图。图6是图3所示的本发明的一实施方式所涉及的半导体封装件的B-B线处的剖视图。此外,图7是表示本发明的一实施方式所涉及的半导体封装件的从上表面观察的分解立体图,图8是表示本发明的一实施方式所涉及的半导体封装件的从下表面观察的分解立体图。此外,图9是表示本发明的其他实施方式所涉及的半导体封装件的从上表面观察的立体图。并且,图10是表示本发明的其他实施方式所涉及的半导体封装件的从上表面观察的俯视图。在这些图中,本发明的实施方式所涉及的半导体封装件1具备:金属基板2、第1壳体3、以及第2壳体4。金属基板2具有凸部22。
如图1所示,本发明的一实施方式中的金属基板2在上表面具有安装半导体元件7的安装区域21。此外,金属基板2例如为矩形状。
另外,本发明的一实施方式中,所谓安装区域21是指在俯视金属基板2的情况下与半导体元件7重叠的区域。作为金属基板2的大小,例如为10mm×10mm~50mm×50mm。此外,作为金属基板2的厚度,例如能够设定为0.5mm~5mm。
金属基板2例如包含金属材料。作为金属材料,例如为铜。此时,包含铜的金属基板2的热膨胀系数为16×10-6/K。此外,能够使用铜、铁、镍、铬、钴、钼以及钨、或者包含这些金属的合金。通过对这种金属材料的胚料实施轧制加工法、冲裁加工法、冲压加工、切削加工的这种金属加工法,从而能够制作构成金属基板2的金属部件。
如图2所示,金属基板2在下表面具有突起的凸部22。凸部22例如为矩形状。凸部22例如在俯视下为9mm×9mm~49mm×49mm,厚度为0.3mm~4mm。除去凸部22的金属基板2的厚度、即被后述的第1壳体3以及第2壳体4夹着的金属基板2的厚度为0.2mm~4mm。
此外,被第1壳体3以及第2壳体4夹着的金属基板2的厚度最好比第1壳体3以及第2壳体4的厚度薄。被第1壳体3以及第2壳体4夹着的金属基板2的厚度比第1壳体3以及第2壳体4的厚度薄,从而被夹着的部位的金属基板2本身的金属量变少。因此,热膨胀的金属量变少。由此,能够抑制金属基板2翘曲。
此外,被第1壳体3以及第2壳体4夹着的金属基板2的厚度比第1壳体3以及第2壳体4的厚度薄,由此,在金属基板2发生了热膨胀时,第1壳体3以及第2壳体4按压金属基板2的力比按压第1壳体3以及第2壳体4的力大。这是在被夹着的部位的金属基板2的厚度比第1壳体3以及第2壳体4的厚度厚的情况下,在金属基板2发生了热膨胀时,金属基板2要变形,从而按压第1壳体3以及第2壳体4的力变大。与此相比,即便金属基板2要变形,第1壳体3以及第2壳体4按压金属基板2的力也变大。
由此,半导体封装件1能够减小因金属基板2与第1壳体3以及第2壳体4的热膨胀系数差而在各个接合部及其周围所产生的应力。其结果,本发明的半导体封装件1能够减少在金属基板2与第1壳体3以及第2壳体4的接合部所产生的裂纹、剥离,进而能够减少在后述的第1壳体3、第2壳体4所产生的裂纹、破裂,能够减少半导体封装件损坏。
第1壳体3包围金属基板2的安装区域21。第1壳体3在俯视下外缘以及内缘为矩形状,由4个侧壁构成。第1壳体3经由银钎料或软钎料、树脂接合材料等的接合部件而被接合于金属基板2的上表面。
第1壳体3的俯视下的外缘的大小例如为10mm×10mm~50mm×50mm、内缘的大小为5mm×5mm~49mm×49mm。此外,由外缘与内缘之间的宽度表示的第1壳体3的厚度例如为1mm~5mm。此外,第1壳体3的高度为1mm~10mm。
作为第1壳体3,例如能够使用陶瓷材料。作为陶瓷材料,是氧化铝质烧结体、氮化铝质烧结体等。此外,作为第1壳体3使用树脂材料的情况下,利用环氧树脂等。除此以外,也能够与金属基板2同样地使用金属材料。作为金属材料,例如能够使用铁、铜、镍、铬、钴、钼以及钨的这种金属材料、或者包含这些金属材料的合金。另外,此时最好使用热膨胀系数比金属基板2小的材料。由此,能够从上表面侧抑制金属基板2的热膨胀。
此外,如图7以及图8所示,在本发明的一实施方式所涉及的半导体封装件1中,第1壳体3的内壁在俯视下角部为曲线。由此,在出现了热膨胀时不容易对角部施加应力。另外,也可以如图9以及图10所示那样角部为直角。通过设为直角,从而能够展宽由第1壳体3包围的空间。
在金属基板2的下表面设有第2壳体4。第2壳体4在俯视半导体封装件1时位于与第1壳体3重叠的位置。第2壳体4在俯视下外缘以及内缘为矩形状,由4个侧壁构成。第2壳体4经由银钎料或软钎料、树脂接合材料等的接合部件而被接合于金属基板2的下表面。
此外,最好第2壳体4的内壁不被接合于凸部22的侧面,而与其接触。此时,在相接触的一部分在第2壳体4的内壁与凸部22的侧面之间,可以存在略微空出间隙的部位。相比于第2壳体4的内壁和凸部22的侧面被接合的情况,在不被接合而使其接触的情况下,即便在金属基板2出现热膨胀而按压第2壳体4,由于没有利用接合材料进行固定,因此能够减少由于热膨胀系数差而在接合材料以及第2壳体4产生裂纹的可能性。由此,半导体封装件1能够减少由于金属基板2与第2壳体4的热膨胀系数差而在第2壳体4的内壁的周围产生的应力。其结果,本发明的半导体封装件1能够抑制在第2壳体4产生的裂纹、破裂,能够抑制半导体封装件损坏。
第2壳体4的俯视下的外缘的大小例如为10mm×10mm~50mm×50mm,内缘的大小为5mm×5mm~49mm×49mm。此外,由外缘与内缘之间的宽度表示的第2壳体4的厚度例如为1mm~5mm。此外,第2壳体4的高度为0.2mm~3.9mm。
作为第2壳体4,例如能够使用陶瓷材料。作为陶瓷材料,为氧化铝质烧结体、氮化铝质烧结体等。此外,在作为第2壳体4而使用树脂材料的情况下,利用环氧树脂等。除此以外,也能够与金属基板2同样地使用金属材料。作为金属材料,能够使用例如铁、铜、镍、铬、钴、钼以及钨的这种金属材料、或者包含这些金属材料的合金。另外,此时最好使用热膨胀系数比金属基板2小的材料。由此,能够从下表面侧抑制金属基板2的热膨胀。
此外,在第2壳体4的内壁与凸部22的侧面接触的情况下,能够从凸部的侧面抑制凸部22的水平方向的热膨胀。其结果,本发明的半导体封装件1能够抑制随着凸部22的变形而产生的金属基板2的变形、翘曲,并且能够维持安装区域21的平坦性。此外,通过第2壳体4的内壁与凸部22的侧面接触,从而将来自半导体元件7等的热量从金属基板2直接释放至第2壳体4,由此能够提高金属基板2的散热性。此外,能够使金属基板2的热膨胀减少。
此外,也可以第2壳体4的内壁与凸部22的侧面利用银钎料或金-锡软钎料、树脂接合材料等的接合材料而被接合。其结果,第2壳体4能够从凸部的侧面抑制凸部22的水平方向的热膨胀,并且经由接合材料而将金属基板2的热量释放至第2壳体4,因此能够提高经由凸部22以及第2壳体4的半导体封装件1的散热性。
此外,凸部22的下表面位于比第2壳体4靠下方的位置。由此,半导体封装件1处于凸部22容易与外部接触的状态,在将半导体装置10安装于外部的安装基板时,凸部22容易被接合于安装基板。其结果,能够提高经由金属基板2的半导体封装件1的散热性。换言之,来自被安装于安装区域21的半导体元件7的热量经由被设置于金属基板2的凸部22而容易被散热至外部的安装基板。
本发明的一实施方式所涉及的半导体封装件1通过成为上述结构,能够容易使半导体元件7中产生的热量经由被设置于金属基板2的凸部22而向外部的安装基板散热。由此,本发明的半导体封装件1能够维持作为半导体封装件的功能之一的散热性。
如图3所示,本发明的一实施方式所涉及的半导体封装件1中,在将第1壳体3的热膨胀系数设为α、将第2壳体4的热膨胀系数设为β、将与安装区域21正交的方向的第1壳体3的厚度设为H1、将第2壳体4的厚度设为H2的情况下,可以设为α≥β且H1≤H2。由此,本发明的一实施方式所涉及的半导体封装件1能够减少因金属基板2与第1壳体3以及第2壳体4的热膨胀系数的差而产生的金属基板2的翘曲。
再有,在第2壳体4的内壁与凸部22的侧面接触的情况下,因金属基板2与第1壳体3以及第2壳体4的热膨胀系数的差而产生的金属基板2的翘曲、变形被第2壳体4强制抑制。其结果,金属基板2的翘曲、变形被减少。
此外,与第2壳体4的内壁对置的凸部22的厚度可以比被第1壳体3与第2壳体4夹着的金属基板2的厚度厚。由此,通过由第1壳体3与第2壳体4在上下夹着金属基板2的厚度较薄的部位,从而能够难以产生金属基板2的翘曲、变形。此外,能够良好地维持经由凸部22的从安装区域21向外部的安装基板的散热性。再有,第2壳体4通过包围凸部22的四周以使得相接触,从而即便凸部22的厚度较厚也能够难以产生金属基板2的翘曲、变形。
此外,凸部22的厚度较厚,从而能够抑制翘曲、并且提高金属基板2的刚性,其结果,能够提高作为半导体封装件1的刚性。由此,能够减少由于将半导体装置10安装于外部的安装基板时所施加的外力而半导体封装件1发生变形。其结果,本发明的一实施方式所涉及的半导体封装件1能够减少内部所收纳的半导体元件7损坏的可能性。
此外,也可以第2壳体4在俯视下外缘被设置在比第1壳体3的外缘更靠金属基板2的外缘的方向。由此,本发明的一实施方式所涉及的半导体封装件1能够减少金属基板2向上方向突出地发生翘曲的可能性。其结果,在半导体装置10安装于安装基板时,能够减小凸部22的下表面的中央部与安装基板之间产生的空隙。此外,能够良好地维持半导体封装件1的散热性。
此外,本发明的一实施方式所涉及的半导体封装件1可以第1壳体3与第2壳体4包含相同的材料。例如,第1壳体3以及第2壳体4包含氧化铝质烧结体,热膨胀系数为7×10-6/K。也就是说,通过第1壳体3与第2壳体4包含相同的材料,从而被接合于金属基板2的上表面的第1壳体3与被接合于除去凸部的金属基板2的下表面的第2壳体4的热膨胀系数相同,能够使得对除去凸部的金属基板2的热膨胀、热收缩进行约束的力在上下左右的方向相等。因此,不容易因金属基板2与第1壳体3以及第2壳体4的热膨胀系数之差而金属基板2在上下左右的方向的任意方向发生翘曲、或者出现变形。此外,通过由第1壳体3以及第2壳体4约束金属基板2的热膨胀、热收缩,能够减少在金属基板2与第1壳体3以及第2壳体4各自的接合部产生的应力不均衡地出现。
此外,如图1~5所示,也可以在第1壳体3的上表面设有引线端子5。此时,可以如图5以及图6所示那样,在俯视下金属基板2的外缘被设置得比第1壳体3的外缘大。
可以如图1~6所示那样,在俯视下金属基板2的外缘被设置得比第1壳体3的外缘大。此时,引线端子5与金属基板2重叠地被设置。通过在俯视下金属基板2的外缘比第1壳体3的外缘大,能够使电场分布的扩散收敛。这是由于,在使高频的电信号传输于引线端子5时,能够通过金属基板2使得未连接于第1壳体3以及外部的电路基板等、在周围未设置接地导体的引线端子5的部位的电场分布的扩散收敛。
引线端子5通过金-锡软钎料或树脂接合材料等的接合材料而被接合于第1壳体3的上表面来进行设置。引线端子5经由键合接线等而与安装于安装区域21的半导体元件7电连接,从而与外部的安装基板、电路基板、电源等电连接。引线端子5例如由包含铁、镍、钴的合金、或包含铁、镍的合金等构成。引线端子5比第1壳体3的外缘更靠外侧进行延伸。
其结果,能够减少电场分布在引线端子5的周围不稳定地扩散。也就是说,金属基板2在俯视下比第1壳体3的外缘更靠外侧突出,从而能够提高半导体封装件1的频率特性。
此外,以上叙述了第1壳体3以及第2壳体4例如包含陶瓷材料,但是如果是热膨胀系数比金属基板2小的金属,则也可以使用金属材料。作为该金属材料,例如使用Fe-Ni-Co合金等。在金属基板2的被第1壳体3与第2壳体4夹着的部位,第2壳体4的上表面与金属基板2经由接合材料而被接合。此时,在第2壳体4包含金属材料的情况下,也可以接合材料流入凸部22的侧面与第2壳体4的内壁的间隙,从而凸部22的侧面与第2壳体4的内壁被接合。
在凸部22的侧面与第2壳体4的内壁被接合的情况下,半导体封装件1处于第2壳体4的内壁与凸部22的侧面之间的一部分接触、在剩余的部分具有间隙的状态。在该间隙中设置接合材料,从而凸部22的侧面与第2壳体4的内壁被接合。由此,能够更为牢固地固定金属基板2,能够抑制金属基板2翘曲。
在第1壳体3以及第2壳体4包含金属材料的情况下,刚性较强。因此,即便金属基板2发生热膨胀而按压第1壳体3以及第2壳体4,也能够减少在第1壳体3以及第2壳体4产生破裂、裂纹等的可能性。
<半导体封装件的制造方法>
金属基板2例如包含金属材料的情况下,包含铜。此外,在金属基板2的下表面,凸部22被加工为矩形状来进行设置。此时,通过对金属材料的胚料实施轧制加工法、冲裁加工法、冲压加工、切削加工的这种金属加工法,从而能够制作构成金属基板2的金属部件。
另外,第1壳体3例如包含金属材料的情况下,包含铁-镍-钴合金,通过切削加工而形成为框状。并且,第1壳体3包围安装区域21,引线端子5通过包含树脂接合材料或玻璃接合材料等的绝缘材料的接合而被接合固定,并且金-锡软钎料或无铅软钎料等而被接合于在金属基板2的上表面。
此外,在第1壳体3例如包含氧化铝烧结体的情况下,在添加了适当量的氧化镁、二氧化硅、氧化钙等烧结助剂的氧化铝粉末中添加溶剂,充分地搅拌,使其脱泡而制作浆料。此后,通过刮刀法等而形成卷筒状的陶瓷生片,剪切为适当的尺寸。在进行剪切而制作出的陶瓷生片,丝网印刷引线端子5被连接固定的布线图案等的信号线路。此后,在约1600℃的还原气氛中进行烧成而形成。此时,可以在烧成前层叠多个陶瓷生片。例如引线端子5通过银-铜钎料而被接合于第1壳体3的上表面,并且第1壳体3利用金-锡软钎料被接合于金属基板2的上表面,以使得包围安装区域21。
第2壳体4也与第1壳体3同样地被制作。第2壳体4被接合于金属基板2的下表面。第2壳体4在除去凸部22的金属基板2的下表面通过金-锡软钎料等的接合材料而被接合。
如以上,能够制作本发明的实施方式所涉及的半导体封装件1。另外,上述的工序顺序并不被指定。
<半导体装置的结构>
接下来,利用附图,详细说明本发明的一实施方式所涉及的半导体装置10。图11是表示本发明的一实施方式所涉及的半导体装置10的从上表面观察的立体图。如图11所示,本实施方式的一实施方式所涉及的半导体装置10具备:以上述的实施方式为代表的半导体封装件1、被安装于半导体封装件1的安装区域21的半导体元件7、和被接合于第1壳体3的密封半导体元件7的盖体6。
在本发明的一实施方式所涉及的半导体装置10中,在金属基板2的安装区域21安装有半导体元件7。半导体元件7经由键合接线而与引线端子5电连接。在该半导体元件7经由引线端子5以及键合接线而输入输出来自外部的电信号,从而能够从半导体元件7获得期望的输入输出。
盖体6被设置为与第1壳体3、并密封半导体元件7。作为半导体元件7,例如除了IC(Integrated Circuit:集成电路)或者LSI(Large-Scale Integration:大规模集成电路)以外,还列举功率器件用的半导体元件等。盖体6被接合于第1壳体3的上表面。并且,在被金属基板2、第1壳体3以及盖体6包围的空间,密封半导体元件7。通过这样密封半导体元件7,能够抑制因长期间的半导体封装件1的使用引起的半导体元件7的劣化。
作为盖体6,例如能够使用铁、铜、镍、铬、钴以及钨的这种金属部件、或者包含这些金属的合金。此外,第1壳体3与盖体6能够通过例如缝焊法进行接合。此外,第1壳体3与盖体6例如也可以利用金-锡软钎料进行接合。
以上,对各实施方式的半导体封装件1以及具备其的半导体装置10进行了说明,但是本发明并不限定于上述的实施方式。也就是说,只要是不脱离本发明的主旨的范围内,当然可以实施各种的变更以及实施方式的组合。
-符号说明-
1 半导体封装件
2 金属基板
21 安装区域
22 凸部
3 第1壳体
4 第2壳体
5 引线端子
6 盖体
7 半导体元件
10 半导体装置。
Claims (8)
1.一种半导体封装件,其特征在于,具备:
金属基板,在上表面具有安装半导体元件的安装区域;
第1壳体,在所述金属基板的上表面,位于包围所述安装区域的位置;和
第2壳体,在所述金属基板的下表面,位于与所述第1壳体重叠的位置,
所述金属基板在下表面具有突出的凸部,所述凸部的侧面与所述第2壳体的内壁接触,并且所述凸部的下表面位于比所述第2壳体更靠下方的位置。
2.根据权利要求1所述的半导体封装件,其特征在于,
与所述第2壳体的内壁接触的所述凸部的厚度比被所述第1壳体与所述第2壳体夹着的所述金属基板的厚度厚。
3.根据权利要求1或2所述的半导体封装件,其特征在于,
所述第1壳体与所述第2壳体包含相同的材料。
4.根据权利要求1或2所述的半导体封装件,其特征在于,
所述第1壳体与所述第2壳体包含不同的材料。
5.根据权利要求1至4的任意一项所述的半导体封装件,其特征在于,
所述凸部的侧面具有与所述第2壳体的内壁空出间隔的部位。
6.根据权利要求5所述的半导体封装件,其特征在于,
接合材料位于所述凸部的侧面与所述第2壳体的内壁之间,所述凸部的侧面与所述第2壳体的内壁接合。
7.根据权利要求1至6的任意一项所述的半导体封装件,其特征在于,
在所述第1壳体的上表面设有引线端子,
在俯视下,所述金属基板的外缘比所述第1壳体的外缘以及所述第2壳体的外缘大。
8.一种半导体装置,其特征在于,具备:
权利要求1至7的任意一项所述的半导体封装件;
半导体元件,被安装于所述半导体封装件的所述安装区域;和
盖体,覆盖所述半导体元件,并且被设置于所述第1壳体的上表面。
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---|---|---|---|---|
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04322452A (ja) * | 1991-04-23 | 1992-11-12 | Mitsubishi Electric Corp | 半導体装置、半導体素子収納容器および半導体装置の製造方法 |
JP2012231101A (ja) * | 2011-04-25 | 2012-11-22 | Kostek Sys Co Ltd | メタルベース及びその製造方法並びにこれを用いた素子パッケージ |
CN104170079A (zh) * | 2012-09-13 | 2014-11-26 | 富士电机株式会社 | 半导体装置、针对半导体装置的安装散热部件的方法和半导体装置的制造方法 |
US20150334877A1 (en) * | 2011-12-22 | 2015-11-19 | Hiroshi Kawagoe | Wiring board and electronic device |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4677528A (en) * | 1984-05-31 | 1987-06-30 | Motorola, Inc. | Flexible printed circuit board having integrated circuit die or the like affixed thereto |
US4763188A (en) * | 1986-08-08 | 1988-08-09 | Thomas Johnson | Packaging system for multiple semiconductor devices |
JP2603102B2 (ja) * | 1988-05-12 | 1997-04-23 | イビデン株式会社 | 電子部品搭載用基板の製造方法 |
JP2005277114A (ja) * | 2004-03-25 | 2005-10-06 | Sanyo Electric Co Ltd | 半導体装置 |
US7977698B2 (en) * | 2005-03-18 | 2011-07-12 | Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. | System and method for surface mountable display |
US7944043B1 (en) * | 2008-07-08 | 2011-05-17 | Amkor Technology, Inc. | Semiconductor device having improved contact interface reliability and method therefor |
FR2951401B1 (fr) * | 2009-10-20 | 2016-12-30 | Soc De Tech Michelin | Presse de vulcanisation |
JP2012142371A (ja) * | 2010-12-28 | 2012-07-26 | Mitsubishi Electric Corp | 半導体パッケージ |
US8994157B1 (en) * | 2011-05-27 | 2015-03-31 | Scientific Components Corporation | Circuit system in a package |
EP2750181B1 (en) * | 2011-08-22 | 2016-06-01 | Kyocera Corporation | Optical semiconductor device |
CN103515364A (zh) * | 2012-06-29 | 2014-01-15 | 三星电机株式会社 | 电源模块封装和用于制造电源模块封装的方法 |
WO2014017273A1 (ja) * | 2012-07-27 | 2014-01-30 | 京セラ株式会社 | 半導体素子収納用パッケージおよび半導体装置 |
CN104078556B (zh) * | 2013-03-28 | 2017-03-01 | 展晶科技(深圳)有限公司 | 发光二极管封装结构的制造方法 |
WO2016117910A1 (ko) * | 2015-01-19 | 2016-07-28 | 엘지이노텍 주식회사 | 발광 소자 |
KR102237155B1 (ko) * | 2015-03-11 | 2021-04-07 | 엘지이노텍 주식회사 | 발광 소자 및 이를 구비한 라이트 유닛 |
JP2016174049A (ja) * | 2015-03-16 | 2016-09-29 | 株式会社東芝 | リードフレーム構造体、リードフレーム構造体の製造方法、および半導体装置 |
US10431526B2 (en) * | 2017-10-09 | 2019-10-01 | Cree, Inc. | Rivetless lead fastening for a semiconductor package |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04322452A (ja) * | 1991-04-23 | 1992-11-12 | Mitsubishi Electric Corp | 半導体装置、半導体素子収納容器および半導体装置の製造方法 |
JP2012231101A (ja) * | 2011-04-25 | 2012-11-22 | Kostek Sys Co Ltd | メタルベース及びその製造方法並びにこれを用いた素子パッケージ |
US20150334877A1 (en) * | 2011-12-22 | 2015-11-19 | Hiroshi Kawagoe | Wiring board and electronic device |
CN104170079A (zh) * | 2012-09-13 | 2014-11-26 | 富士电机株式会社 | 半导体装置、针对半导体装置的安装散热部件的方法和半导体装置的制造方法 |
Also Published As
Publication number | Publication date |
---|---|
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