CN109983594B - 具有多种类型的嵌入式非易失性存储器器件的单片集成电路 - Google Patents

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Abstract

描述了电路，所述电路使用两侧上金属化技术来在单个单片集成电路设备内集成两个不同类型的非易失性嵌入式存储器器件。在实施例中，提供了一种单片集成电路结构，其包括具有一个或多个逻辑晶体管的器件层。在器件层上方提供前侧互连层，如在自顶向下穿过单片集成电路所取的垂直横截面中所看到的。器件层下方提供背侧互连层，如在垂直横截面中所看到的。在前侧互连层中提供第一类型的非易失性存储器器件；以及在背侧互连层中提供与第一类型的非易失性存储器器件不同的第二类型的非易失性存储器器件。背侧接触部可以用于将器件层连接到背侧互连层。

Description

具有多种类型的嵌入式非易失性存储器器件的单片集成电路
背景技术
在与逻辑晶体管相同的衬底上的非易失性存储器单元的集成通常被称为“嵌入式非易失性存储器”或“eNVM”。在与逻辑晶体管相同的衬底上嵌入非易失性存储器与被布置在分离的衬底上并且因此通过衬底间总线进行通信的存储器器件和半导体器件相比改善计算速度和效率。虽然集成存储器器件的常见类型包括eDRAM和SRAM，但是各种类型的电阻性和磁阻性随机存取存储器（分别为RRAM和MRAM）器件越来越令人感兴趣，特别是对于嵌入式非易失性存储器（eNVM）器件。一般而言，MRAM器件通过对磁阻性器件的“自由”层进行磁化或去磁来存储数据位。自由层相对于相关联的经磁化的“固定”或“参照”层的电阻然后被用于确定MRAM器件中的“1”或“0”的二进制值。类似的电阻性、非磁性机制用于RRAM器件。由于电阻性数据存储不像使用电荷的存储器存储器件、诸如eDRAM和SRAM那样需要周期性的电刷新，所以被存储在RRAM和MRAM器件中的数据持续存在，甚至在从电路移除了电力之后。MRAM存储器器件的示例包括但不限于自旋霍尔效应磁性随机存取存储器（SHE-MRAM）和自旋转移矩MRAM（STT-MRAM）。
附图说明
图1A是根据本公开内容的实施例的、沿着与晶体管的栅极平行的方向所取的集成电路内的示例自旋矩转移磁阻性随机存取存储器器件（STT-MRAM）的示意性横截面图示。
图1B是根据本公开内容的实施例的、沿着与晶体管的栅极平行的方向所取的集成电路内的示例自旋霍尔效应磁阻性随机存取存储器器件（SHE-MRAM）的示意性横截面图示。
图1C是根据本公开内容的实施例的集成电路内的示例电阻性随机存取存储器器件（RRAM）的示意性图示。
图2是根据本公开内容的实施例的用于通过使用背侧上金属化（“MOBS”）制造技术来制造包括两个或更多不同类型的eNVM器件的单片集成电路的示例方法的流程图。
图3A-C是根据本公开内容的实施例的、沿着与集成电路结构的晶体管的栅极平行的方向所取的一系列集成电路结构的横截面视图，所述视图图示了形成一集成电路，所述集成电路包括根据图2中所示的方法被制造在器件层的相对侧上的STT-MRAM eNVM器件和SHE-MRAM eNVM器件。
图4A是根据本公开内容的另一实施例的、沿着与根据图2中所示的方法所制造的包括STT-MRAM器件和RRAM器件的集成电路的晶体管的栅极平行的方向所取的横截面视图。
图4B是根据本公开内容的另一实施例的、沿着与根据图2中所示的方法所制造的包括SHE-MRAM器件和RRAM器件的集成电路的晶体管的栅极平行的方向所取的横截面视图。
图4C是根据本公开内容的实施例的、沿着与根据图2中所示的方法所制造的集成电路的晶体管的栅极平行的方向所取的横截面视图，其图示了与第一eNVM器件类型和第二eNVM器件类型中的每一个相对应的源极线和位线的位置。
图5是根据本公开内容的实施例所配置的计算***的描绘。
各图仅仅为了图示的目的而描绘本公开内容的各种实施例。从以下详细讨论中，众多变型、配置和其它实施例将显而易见。
具体实施方式
公开的技术用于通过使用“两侧上金属化”或“MOBS”来形成集成电路，使得在单个单片集成电路内集成两种不同类型的嵌入式存储器器件。通过使用MOBS技术，第一类型的嵌入式非易失性（“eNVM”）存储器器件可以被集成在给定器件层上方的前侧互连层内，并且与第一类型不同的第二类型的eNVM存储器器件可以被集成在给定器件层下方的背侧互连层内。包括不同eNVM存储器器件类型的两个结构可以被形成在分离的衬底上，并且然后通过使用MOBS处理被接合（衬底之一可以被移除或至少部分地被移除以促进接合过程），从而将结构和其上器件(包括两种不同类型的eNVM器件)放置于成电接触或以其它方式起作用的集成电路布置。该布置的可替换的表征简单地是一种衬底，所述衬底具有器件层、在器件层上方的第一侧以及在器件层的与第一侧相对的侧上的第二侧。第一类型的eNVM器件被布置在衬底的第一侧上（在器件层“上方”，如在图中所示出的，尽管将领会的是，该术语仅仅为了便利）。与第一类型不同的第二类型的eNVM器件被布置在衬底的第二侧上（在器件层“下方”，如在图中所示出的）。每个eNVM器件相关联于位线和源极，其中的每一个被布置在第一衬底或第二衬底之一上。
所公开的技术可以相比于仅仅包括与半导体器件一起被集成在衬底上的单个类型的存储器器件的集成电路提供各种优点。例如，由于不同类型的eNVM器件在不同的操作体制中具有不同的优点，所以在单个单片集成电路内集成至少两种不同类型的eNVM器件可以通过增大在更宽范围的操作状态上的数据访问效率和/或计算效率而改善集成电路的总体计算效率。
注意到，前侧和背侧指定是相对于器件层的给定定向，其可在MOBS处理方案期间改变，因为器件层被反转或翻转以适应进一步的处理。此外注意到，当单片集成电路结构被反转使得器件层实际上指向下的时候，在该器件层中的晶体管器件的沟道相对而言在其相应的栅极上方，而不是如通常所描绘的那样在栅极下方。为此，在本文中对“前侧”或“背侧”或“上方”或“下方”或“顶部”或“底部”或“顶侧”或“底侧”的提及不意图必定暗示关于单片结构的定向的限制。相反，这样的术语仅仅在相对意义上被使用以一致地描述结构，因为它存在于任一个特定定向中。在现实中，单片结构可以被转动和反转，以及以其它方式如对于给定应用所期望的那样被定向，并且本文中所使用的相对术语可以简单地被调整到该实际定向并且仍等同地应用。
一般性概览
如鉴于本公开内容将领会到的，每个类型的eNVM器件（例如RRAM和MRAM器件）具有其中它可能更高效和/或优选的不同操作体制。然而，利用当前的逻辑过程技术，不同类型的eNVM器件不能被集成在相同的衬底上，这是由于针对每种类型的eNVM技术的制造过程的冲突的要求所致。例如，如图1A和1B中所示，以及在以下更详细地解释的，STT-MRAM器件102中的层相对于器件层的顺序与SHE-MRAM器件160中层的顺序相反。例如，与SHE-MRAM器件（图1B中所图示的）相比，自由层和参照层的顺序（以及因而在制造期间形成层所按的次序）在STT-MRAM器件（图1A中所图示的）中相对于器件层被反转。这是因为STT-MRAM的磁性隧道结（“MTJ”）晶体管的自由层被置于固定层的与器件层相对的一侧上（即邻近于“更高的”互连层级）以改善器件性能和制造产出。相比之下，SHE-MRAM的MTJ晶体管的自由层被安置在固定层“下面”（即邻近于器件层和“更低的”互连层级）使得安置与自旋过滤器接触的自由层。在集成电路内的相同互连层处为这些不同类型的eNVM器件形成层的两种不同的组成使得这些器件的制造具有挑战性。此外，在各种器件中所使用的不同类型的材料的一些情况中，被施加到一种类型的MRAM或RRAM器件的热处理不一定与其它类型的eNVM器件兼容。例如，在STT-MRAM器件的制造中所使用的热处理可使可用于制造SHE-MRAM器件的材料降级。类似地，一般不利用STT-MRAM或SHE-MRAM器件来制造RRAM器件，这是由于这些器件的热处理中的差异所致。对于在相同衬底上集成多个（即两个或更多）类型的eNVM器件的另一阻碍是用于从eNVM器件读取数据并且向eNVM器件写入数据的互连一般被配置成占据集成电路的后端层内的类似位置。例如，一般地对于被设计为“一个晶体管、一个电阻器”器件（为了简要，称为1T/1R器件）的存储器器件，优选地将电阻器（在该情况中MRAM器件）连接到对应的晶体管，其通过部分地使用低电阻互连。这一般涉及具有比存在于更邻近于器件层级的互连层级处的那些更大的尺寸的互连（例如金属线和/或通孔）。相比于更邻近于器件层级的尺寸上更小的互连，这些相对大的互连具有更低的电阻。然而，与不同类型的eNVM器件的互连将竞争相同互连层内的有限空间，因而进一步阻止多个不同类型的eNVM器件的集成。该问题对于不能使用公共互连（因为由互连所传导的信号不同）的eNVM器件的某些组合是更复杂的。也就是说，在相同情况中可能不使用公共互连路径，因为被适当地提供给第一类型的eNVM器件的读取信号可能不适于提供给所连接的、但是被不同地配置的第二类型的eNVM器件。
因而，并且根据本公开内容的实施例，提供技术用于形成包括两种不同类型的eNVM器件的单片集成电路。示例实施例包括单片集成电路，所述单片集成电路包括以下组合中的任一个：(1)SHE-MRAM和STT-MRAM；(2) SHE-MRAM和RRAM；和(3)STT-MRAM和RRAM。更一般地，其它实施例可以包括器件层，所述器件层具有被配置有第一类型的eNVM器件的前侧互连，以及被配置有与第一类型不同的第二类型的eNVM器件的背侧互连。通过使用“两侧上金属”或“MOBS”技术来制造这些各种示例实施例。以此方式，可以执行针对不同类型的eNVM器件的不同制造过程和材料选择，使得在单片集成电路内集成两个不同类型的eNVM器件，而同时避免以上所指示的复杂和问题。
所公开的用于形成包括任何两个eNVM器件（例如SHE-MRAM、STT-MRAM和RRAM）的单片集成电路的技术可提供各种优点。例如，本文中所描述的示例实施例可降低集成电路的功耗，而同时通过使能实现通过集成电路的直接代码执行来改善集成电路的性能。此外，在集成电路内包括任何两个eNVM器件（例如SHE-MRAM、STT-MRAM和RRAM）提供具有不同的优选操作体制的不同类型的eNVM器件。因而，作为整体的集成电路可以在更宽范围的操作条件之上更高效地执行计算。这些更宽范围的条件可以包括诸如以下各项之类的因素：存储器密度、在高温下的数据保持、功耗、以及用来向每一个eNVM器件写入数据或从每一个eNVM器件读取数据的速度。鉴于本公开内容，其它优点将是明显的。而且，鉴于本公开内容，众多变型和配置将是明显的。
嵌入式的非易失性存储器器件配置
图1A、1B和1C分别图示了STT-MRAM、SHE-MRAM和RRAM的嵌入式非易失性存储器器件的示例配置。这三个器件类型在本文中共同被称为“eNVM”，尽管如将领会的，本文中所描述的实施例可以可适用于不同类型的嵌入式存储器器件。在描述如图2、3A-3C、4A和4B中所示的在单个单片集成电路内集成两个不同类型的eNVM器件之前，为了上下文而呈现eNVM配置。
转到图1A，示出了集成电路（“IC”）100，其包括与IC 100的其它元件电接触的STT-MRAM嵌入式非易失性存储器器件102（为了简要，称为“STT-MRAM”器件）。为了便利在以下将IC 100描述为具有两个部分：器件层112和后端层126。以下详细描述这些层中的每一个、每个层内的对应元素、包括STT-MRAM器件102。
在衬底104上制造器件层112，包括半导体器件108，其中的一些或全部被封装在层间电介质（ILD）106中。
衬底104的示例包括单晶硅衬底，无论以[111]方向、[110]方向或[100]方向中的任一个被定向。其它类型的衬底可替代单晶硅。例如，衬底104还可以包括隐埋氧化物（BOX）层，或者是绝缘体上半导体（或“XOI”，其中X是任何半导体）衬底。一个特定的XOI衬底示例包括具有硅（Si）衬底的二氧化硅（SiO2）覆盖（blanket）层。底层氧化物或绝缘体的存在或不存在可影响与本公开内容的谐振器相关联的集成电路中的其它半导体器件的性能，但是一般将不影响本文中所述的MRAM存储器器件的制造或性能。
ILD 106用于向在衬底104内和/或其上所制造的半导体器件108提供电绝缘和机械完整性。可以用于ILD 106的示例绝缘体材料包括例如氮化物（例如Si3N4）、氧化物（例如SiO2、Al2O3）、氮氧化物（例如SiOxNy）、碳化物（例如SiC）、碳氧化物、聚合物、硅烷、硅氧烷或其它合适的绝缘体材料。在一些实施例中，取决于应用，利用超低k绝缘体材料、低k介电材料、或高k介电材料来实现ILD 106。示例低k和超低k介电材料包括多孔二氧化硅、掺杂了碳的氧化物（CDO）、有机聚合物、诸如八氟环丁烷或聚四氟乙烯、氟硅酸盐玻璃（FSG）、和有机硅酸盐、诸如倍半硅氧烷、硅氧烷或有机硅酸盐玻璃。高k介电材料的示例包括例如氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、以及铌酸铅锌。用于形成ILD 106的技术可以是宽范围的合适沉积技术中的任一个，包括但不一定限于：物理气相沉积（PVD）；化学气相沉积（CVD）；旋涂/旋压沉积（SOD）；和/或先前提及的中任何的组合。用于ILD 106的其它合适的配置、材料、沉积技术和/或厚度将取决于给定的应用并且鉴于此公开内容将是显而易见的。
在该示例中，半导体器件108包括源极116、沟道区118、漏极120和栅极124。尽管为了便利而呈现用于图示半导体器件108的简单平面晶体管描绘，但是将领会的是，半导体器件108的非平面配置也是可能的。可以在器件层112中形成的半导体器件的示例除了其它之外尤其包括但不限于平面场效应晶体管（FET）、和非平面FET（例如finFET或纳米线FET）、电容器（例如嵌入式DRAM（eDRAM）电容器）、DRAM器件和SRAM器件。
如将领会到的，在器件层112中所实现的实际器件将取决于集成电路100的目标应用和功能，并且本公开内容不意图受限于任何特定的应用或功能电路。相反，本文中所提供的技术可以与任何数目的器件层112配置一起使用。通常被制造在半导体衬底104上和/或其内的这些器件与至少一个互连（在以下被描述）电接触。除了其它之外，尤其可以通过使用以下各项中的一个或多个来实现半导体器件108的制造：离子注入、外延生长、溅射、化学气相沉积（CVD）、原子层沉积（ALD）、光刻、平面化技术（例如化学和/或机械抛光）。不需要进一步详细描述源极116、沟道118、漏极120和栅极124。
无论配置如何，半导体器件108、以及集成电路100内和/或没有在图1A中所示的其它集成电路内的其它半导体器件被连接到一个或多个互连结构。在图1A中所示的示例中，这些（多个）互连结构被布置在后端层126内，所述后端层126在该示例中包括三个互连层130、132和150。
互连层130、132和150各自被示出为包括一个或两个互连，无论是通孔还是导电线还是二者。将领会的是，该描绘仅仅为了便利，并且互连层通常包括多个通孔或导电线之一或二者。无论互连层内互连的数目或类型如何，诸如通孔128、136和导电金属线131和152之类的互连将半导体器件、诸如半导体器件108连接到集成电路内别处的其它半导体器件，或将半导体器件连接到集成电路100的上层或下层处的电接触部，其通过选择性连接的通孔和导电线的网络。通孔和导电线利用ILD而与彼此绝缘，所述ILD可以通过使用上述任何材料来被制造。利用互连结构的每个接连的层，一般更大数目的半导体器件108可以被连接在一起。最后，通过一系列互连结构，半导体器件被置于与输入和/或输出电接触，使得可以在集成电路100处接收指令和/或数据和/或从集成电路100发送指令和/或数据。互连层130、132和150以及本文中的互连结构可以通过使用包括但不限于以下各项的各种技术中的任一个来被制造：外延生长、溅射、化学气相沉积（CVD）、原子层沉积（ALD）、光刻和其它图案化技术以及平面化技术（例如化学和/或机械抛光）。
在图1A中所示的示例中，互连层132包括STT-MRAM嵌入式非易失性存储器器件102。STT-MRAM器件102包括参照层140、屏障层144和自由层148。
如以上所指示的，STT-MRAM器件、诸如图1A中所示的器件102通过如下来存储数据位：控制参照层140与自由层148之间的电阻。通过如下来改变该电阻：相对于参照层140中电子的自旋极化来改变自由层148内的电子的自旋极化、以及因而角动量。将领会的是，虽然STT-MRAM器件102被示出为包括参照层140、屏障层144和自由层148中各一个，但是STT-MRAM器件的其它配置可以包括许多的这些层中每一个。此外，将领会的是，STT-MRAM器件102可以被布置在后端层126内的任何互连层（例如M1、M2、M3、M4）内，尽管通常STT-MRAM器件的MTJ被布置在M3（即器件层上方的第三互连层级，尽管还将领会到其中STT-MRAM器件的MTJ被布置在器件层下方的M3处的可替换配置）处或其上方，使得避免将STT-MRAM层暴露于IC 100制造的较早阶段所使用的较高温度。
继续对STT-MRAM器件102的描述，参照层140在一些示例中可以由维持磁化极性（即电子自旋）的材料或材料堆叠来被制造，并且是具有比自由层148的更高的磁性矫顽力的“硬”磁性材料。用于制造参照层140的材料的类型包括永磁性材料、诸如铁磁性材料。在一个示例中，由单层硼铁化钴（CoFeB）来制造参照层140。在另一示例中，参照层140由材料的堆叠组成，所述材料的堆叠包括硼铁化钴（CoFeB）层、钌（Ru）层、和硼铁化钴（CoFeB）层。在未被示出的示例中，合成反铁磁体（SAF）层被布置在参照层140上或与参照层140相邻。可以通过使用除了其它沉积技术之外尤其包括但不限于以下各项的各种技术中的任何来沉积参照层140：化学气相沉积、原子层沉积、溅射。
屏障层144一般是介电材料，其被配置成准许电子隧道穿通它到自由层148中。屏障层144可以促进选择性隧穿，使得具有优选自旋极性的电子可以从参照层140隧道穿通屏障层144到自由层148中。该选择性的隧穿可以用于控制自由层148中的电子的磁化极性，并且因而控制STT-MRAM器件102的电阻。在一些示例中，由氧化锰（MgO）或氧化铝（Al2O3）来制造屏障层144，尽管也可以使用其它介电材料。可以通过使用除了其它沉积技术之外尤其包括但不限于以下各项的各种技术中的任何来沉积屏障层144：化学气相沉积、有机金属化学气相沉积、原子层沉积、溅射。
自由层148由可以在电子自旋状态之间切换的材料被制造，从而相对于参照层140而改变其磁化极性，并且因而改变器件的电阻。自由层148可以由铁磁性材料制造，所述铁磁性材料包括但不限于铁化钴（CoFe）或硼铁化钴（CoFeB）。可以通过使用包括但不限于外延沉积、原子层沉积的各种技术中的任何来沉积自由层148的铁磁性材料，使得产生具有统一磁化极性的单晶铁磁体。
图1B图示了集成电路158，其除了以下之外类似于集成电路100：集成电路158包括与IC 158的其它元素电接触的SHE-MRAM eNVM器件160（为了简要，称为“SHE-MRAM器件”）。
集成电路158的许多元素类似于集成电路100中所示的那些，包括衬底104、器件层112、ILD 106、互连层130、132、150和互连结构128、131和152。这些元素不需要进一步的解释。
不像集成电路100，集成电路包括SHE-MRAM器件160，所述SHE-MRAM器件160进而包括自旋过滤器164、自由层168、屏障层172和参照层176。
SHE-MRAM器件依赖于“自旋霍尔效应”，其中作为不同自旋的不同角动量的结果，具有不同自旋的电子可以指向不同的方向。所述效应可以用于控制被施加到SHE-MRAM 160内的各种层的电流。
自旋过滤器164用于“极化”（即优选地相比于第二类型的自旋（例如“向下”）将一种类型的自旋（例如“向上”）给到大多数电子上）。在示例中，可以由以下中的任一个来制造自旋过滤器164：β-钽(β-Ta)；β-钨(β-W)；铂(Pt)；Ag/Bi双层；BiSe；MoS2；和掺杂有Bi、铱（Ir）、钨（W）的Cu，或周期表中可展现高自旋轨道耦合的3d、4d、5d和4f、5f周期族的任何元素。可以通过使用除了其它沉积技术之外尤其包括但不限于以下各项的各种技术中的任何来沉积自旋过滤器164：化学气相沉积、有机金属化学气相沉积、原子层沉积、溅射。
如同下述的参照层176那样，自由层168由磁性材料、以及特别是铁磁性材料被制造。然而，在一些示例中，自由层168的材料被选择成具有比参照层176的磁性矫顽力更低的磁性矫顽力，并且因而可以利用与高矫顽力材料相比所需的更小的力被磁化或去磁。在一些示例中，可以由铁化钴（CoFe）或硼铁化钴（CoFeB）制造自由层168。可以通过使用除了其它沉积技术之外尤其包括但不限于以下各项的各种技术中的任何来沉积自由层168：化学气相沉积、有机金属化学气相沉积、原子层沉积、溅射。
屏障层172提供在自由层168与参照层176之间的电阻性屏障。在施加了足够的电场时，可以标识在自由层168与参照层176之间的电阻中的差异，使得从SHE-MRAM器件160读取数据。在一些示例中，屏障层172由氧化锰（MgO）来被制造，并且被配置成使能实现极化的电子从自由层168选择性隧穿通过屏障层172并且到参照层176中。可以通过使用除了其它沉积技术之外尤其包括但不限于以下各项的各种技术中的任何来沉积屏障层172：化学气相沉积、有机金属化学气相沉积、原子层沉积、溅射。
参照层176可以是具有固定磁化的磁性层。如以上在STT-MRAM的上下文中所指示的，参照层176一般由具有比自由层168的磁性矫顽力更高的磁性矫顽力的材料被制造。因而，可以由经磁化的铁磁性材料来制造参照层176。在一些示例中，由硼铁化钴（CoFeB）来制造参照层176。在另一示例中，固定的磁性层被制造为以下各项的堆叠：硼铁化钴（CoFeB）层、钌（Ru）层、和另一硼铁化钴（CoFeB）层。可以通过使用除了其它沉积技术之外尤其包括但不限于以下各项的各种技术中的任何来沉积参照层176：化学气相沉积、有机金属化学气相沉积、原子层沉积、溅射。
虽然没有被示出，但是SHE-MRAM器件的一些示例可以包括附加的层，诸如合成反铁磁体（SAF）（其由CoFe和钌被制造）以及反铁磁体层。
图1C图示了集成电路180，其除了以下之外类似于集成电路100和158：集成电路180包括与IC 180的其它元素电接触的RRAM eNVM器件184（为了简要，称为“RRAM器件”）。
集成电路180的许多元素类似于集成电路100和 158中所示的那些，包括衬底104、器件层112、ILD 106、互连层130、132、150和互连结构128、131和152，并且不需要进一步解释。
如以上所指示的，诸如图1C中所示的一个之类的RRAM器件通过如下来存储数据位：通过使用忆阻器来改变器件的电阻。RRAM器件可以改变高电阻状态（HRS）和低电阻状态（LRS），所述高电阻状态（HRS）可以表示“关”或“0”位，并且低电阻状态（LRS）可以表示“开”或“1”位。RRAM器件184包括第一（1st）电极186、开关层188、可选的氧交换层（OEL）190以及第二（2nd）电极192。
第一电极186和第二电极192将RRAM器件184置于与集成电路180的其它元件（包括该1T/1R存储器器件的对应晶体管）处于电接触中。在一些示例中，第一电极186和第二电极192包括以下各项中的至少一个：二氮化二硫（S2N2）；氮化钛（TiN）；氮化钽（TaN）；铜（Cu）；钨（W）；钛（Ti）；一个或多个贵金属，诸如钌（Ru）、铑（Rh）、钯（Pd）、银（Ag）、锇（Os）、铱（Ir）、铂（Pt）和金（Au）；和/或任何其它合适的材料或材料组合，如鉴于本公开内容将显而易见的。
开关层188，其具有比第一电极186或第二电极192中任一个更低的导电率，可以改善RRAM器件184内所存储的位的稳定性和/或保持。可以由以下材料中的一个或多个来制造开关层188：金属氧化物，诸如铪氧化物（HfOx）、钛氧化物（TiOx）、氮氧化物（NiOx）、钨氧化物（WOx）、钽氧化物（TaOx）、锆氧化物（ZiOx）、钒氧化物（VOx）、铜氧化物（CuOx）、铝氧化物（AlOx）；金属合金氧化物；和/或任何其它合适的材料，如鉴于本公开内容将显而易见的。
在一些实施例中，可选的氧交换层（OEL）190——当存在的时候——可以包括以下各项中的至少一个：铪（Hf）；钛（Ti）；钽（Ta）；和/或任何其它合适的材料或材料的组合。在一些这样的实施例中，OEL 190可存在于RRAM器件184中，以例如增大在并入其它材料中的灵活性。例如，在一些实施例中，可存在OEL 190以影响RRAM器件184的开关机制，使得例如有助于提供更稳定的开关机制。
开关层188和可选的氧交换层190的材料可以由例如除了其它之外尤其是以下各项中的任何一个或多个来被形成：原子层沉积、化学气相沉积、有机金属化学气相沉积。
在一些实施例中，RRAM器件184的层中的一个或多个可以具有多层结构。例如，在一些实施例中，开关层188可以包括两个材料层，其可以或可以不包括使贯穿多层结构的至少一个材料的含量逐渐变化（例如增大和/或减小）。
方法和架构
在已经介绍了各种示例eNVM器件结构102、160和184以及关于在衬底上集成多于一个类型的eNVM器件的挑战之后，包括使用“两侧上金属化”（“MOBS”）技术的方法200在图2的上下文中被描述，其中同时参考图3A-3C中所示的器件横截面视图，用于制造克服以上指出的挑战的单片集成电路。与逻辑晶体管的栅极平行地取在图3A-3C中所示的器件横截面视图。
方法200包括（1）用于在前侧（或“第一”）衬底上制造第一类型的eNVM器件的前侧衬底子过程204，以及（2）包括在背侧衬底上制造与第一类型不同的第二类型的eNVM器件的背侧（或“第二”）衬底子过程208。前侧衬底和背侧衬底然后在衬底接合子过程210中被接合，因而将前侧衬底上的第一类型的eNVM器件置于与背侧衬底以及其上的第二类型的eNVM器件处于电接触中。以下为了便利在这些子过程204、208和210中每一个的上下文中描述方法200。将领会到，以下解释不意图将次序归因于各种子过程。
方法200的前侧衬底子过程204通过如下而开始：提供（216）前侧衬底300并且通过使用以上在器件层112的上下文中所描述的任何技术（例如图案化、离子注入、各种导电和半导体层的沉积和/或生长、封装ILD层的沉积）来在其上形成（220）器件层304。如图3A中所示，器件层包括逻辑晶体管312（其包括源极316、沟道318、漏极320和栅极324），所述逻辑晶体管312类似于在图1A-1C中所示并且在上文中所描述的逻辑晶体管。所述技术可以用于形成也在上文中在半导体器件108的上下文中所描述的任何配置和/或任何类型的半导体器件。
此外，作为形成（220）器件层的部分，并且作为MOBS处理的组成，还形成（222）在图3A中所示的背侧接触部302。在器件层304的与其上形成后端层304的一侧相对的一侧上布置该背侧接触部302，如以下所描述的。背侧接触部302，其可以是深度扩散接触部，被配置成使能实现在逻辑晶体管312、前侧衬底的互连、以及前侧衬底的eNVM器件中的一个或多个与背侧衬底上的这些中的一个或多个之间的电接触，如以下更详细地描述的。如以上所提及的背侧接触部302可以通过深度扩散接触部来被形成（222），其中在衬底内深度注入（和扩散）一种类型的离子以便形成导电区。可替换地，背侧接触部302可以被形成（222）为与互连层中的通孔或金属线类似的金属互连。
通过如下来完成前侧衬底300的器件层304：至少将逻辑晶体管312封装在ILD层328中并且使ILD层328平面化。
在一个或多个互连层332、336、338中形成（224）互连334、335。通过使用以上在上述后端层126、156、182的上下文中所描述的任何材料和/或技术来形成（224）互连334、335和互连层332、336、338。
继续图3A，在互连层332、336、338中至少一个内形成（228）第一类型的eNVM器件（即SHE-MRAM、STT-MRAM和RRAM之一），其再次通过使用已经在上文中在图1A、1B和1C中任一个的上下文中所描述的任何材料和沉积技术。在图3A中所示的示例中，第一类型的eNVM器件是互连层338中的SHE-MRAM器件342。在一些示例中，SHE-MRAM的MTJ被布置在“M3”（在器件层上方或在未被示出的一些示例中在器件层下方的第三互连层级）处，并且位线被布置在“M4”（无论其在器件层上方还是下方）处。SHE-MRAM的源极线被布置在背侧衬底350上的第一互连层级处。虽然为了清楚从图3B和3C中省略了SHE-MRAM的源极线，但是本公开内容的各种eNVM器件的位线和源极线的布置在图4C中被示出并且在下文被描述。将领会的是，上述eNVM器件中的任一个除了其它之外尤其可以通过使用上述图案化和沉积技术而被制造在前侧衬底300的后端层340内。
参考图3B，背侧衬底子过程208通过如下而开始：提供（215）背侧衬底350，所述背侧衬底350可以是与前侧衬底300相同或不同的组分和/或结构。例如，所提供（216）的前侧衬底可以包括SOX衬底以增强其上的半导体器件的性能，而所提供（215）的背侧衬底可以是简单的硅单晶衬底。无论如何，在提供（215）了背侧衬底350时，至少一个互连层354、358（其包括互连356、互连位线357、用于SHE-MRAM器件342的互连源极线（为了清楚被省略，但是在图4C中被图示出）以及ILD）被形成（223）在背侧衬底350上。所形成（223）的互连中的至少一个被配置成被置于与前侧衬底300的背侧接触部302处于电接触中。
还在互连层354、358中至少一个内的是与第一类型的器件不同的第二类型的eNVM器件，在该情况中，通过使用上述图案化和沉积技术来形成（227） STT-MRAM器件360。在示例中，与STT-MRAM器件360对应的位线357和MTJ相应地对应于背侧衬底的M-2和M-3。由于相应地SHE-MRAM 342和STT-MRAM 360器件的位线335、357在相应地前侧衬底和背侧衬底的物理上分离的互连层上，因而通过使用不同的互连层和结构，每个互连结构的电阻可以针对对应的器件被优化。每个器件的源极线（为了清楚没有在图3A-3C中被示出，但是在图4C中被图示出）类似地被布置在不同的互连层上，并且因而还可以针对对应器件的性能被优化。
执行衬底接合子过程210，使得将前侧衬底300和背侧衬底350以及其上两个不同类型的eNVM器件置于电接触中。在一个示例中，这可以通过如下来被实现：首先从被暴露的衬底300表面移除（236）大块衬底材料以便暴露背侧接触部302。这具有如下效应：保留前侧后端层340并且暴露背侧接触部302以用于后续与背侧衬底350电接触。
移除材料可以通过以下各项中的一个或多个来被实现：磨削、蚀刻和/或化学机械抛光/平面化（CMP），其中使用或不使用蚀刻停止层（例如晶体或非晶绝缘体，比如例如绝缘体上的硅（SOI））。这样的衬底材料移除过程用通俗语言被称为“背侧揭露”，因为它揭露器件层的背侧或下侧。后续处理可以包括在经揭露的背侧中形成附加的接触沟槽，并且通过使用上述图案化技术在背侧接触沟槽中沉积金属接触部。
然后通过使用例如背侧接触部302和对应的互连356来将前侧衬底300和背侧衬底350置于（240）电接触中。衬底接合过程210的各种其它元素可以被执行（例如使前侧衬底300和背侧衬底350粘附），尽管在本文中不需要讨论这些。图3C中的配置可以被描述为将背侧互连层置于图3A中所示的器件层的“下方”，如在图3A-3C的垂直横截面中所观看到的。如以上所指示的，“下方”、“上方”和类似的定向术语仅仅为了描述的便利并且用于在图中所图示的示例的上下文中便利地描述各种器件的相对位置。
如上所述，本文中所述的实施例的一个益处是将两个eNVM器件中的每一个连接到低电阻、尺寸上很大的互连的能力。该益处在观察图3C时也是很明显。如所示的，SHE-MRAM器件342的自由层被连接到互连位线335，并且STT-MRAM 360的自由层经由居间自旋过滤器被连接到互连位线357。因而，通过使用低电阻互连335、357来从eNVM器件342、360中的每一个读取数据并且向eNVM器件342、360中的每一个写入数据来改善图3C中所示的两个eNVM器件中每一个的性能。
图4A和4B各自示出了使用方法200所制备的器件的不同组合。图4A图示了被集成在一起的RRAM器件404和SHE-MRAM器件408。图4B图示了被集成在一起的RRAM器件404和STT-MRAM器件412。位线335经由第二电极而连接到RRAM器件404。位线337经由自由层而连接到STT-MRAM器件412。图4A和4B中所示的单片集成电路的制造、以及其中所描绘的器件在阅读本公开内容时将显而易见并且不需要进一步的解释。
图4C图示了在前侧衬底300上的第一类型的eNVM器件450、在背侧衬底350上的第二类型的eNVM器件454、以及每个器件的对应源极线和位线的布置。如以上所指示的，在单个衬底上包括多于一个类型的eNVM器件造成挑战，因为用于不同类型的器件的各种互连（例如源极线和位线）可针对后端层内有限的空间而与彼此竞争。本文中所述的实施例可以通过使用上述MOBS技术而克服该挑战，如在图4C中所图示的，并且此外允许与第一类型的eNVM器件450和第二类型的eNVM器件454相关联的位线和源极线的电阻被分离地优化，因而改善单独的eNVM器件性能和作为整体的IC的性能。
如所示的，在第一eNVM器件类型450与第二eNVM器件类型454的各种源极线和位线之间的竞争通过如下来被解决：将用于第一eNVM器件类型450的位线460布置在前侧衬底300的互连层338中并且将用于第一eNVM器件类型450的源极线462布置在衬底350的互连层354中。类似地，用于第二eNVM器件类型454的源极线458被布置在第一衬底300的互连层332中，并且用于第二eNVM器件类型454的位线456被布置在背侧衬底350的互连层358中。因而，通过将用于每个器件的位线和源极线布置在分离的衬底上，在不同类型的器件之间针对互连层内空间的竞争得以解决。
对本文中所提供的技术和结构的使用可以通过使用诸如以下各项的工具而可检测：举几个合适的示例分析工具有电子显微镜，包括扫描/透射电子显微镜（SEM/TEM）、扫描透射电子显微镜（STEM），以及反射电子显微镜（REM）；组分映射；x射线晶体照相术或衍射（XRD）；能量色散x射线光谱学（EDS）；二次离子质谱法（SIMS）；飞行时间SIMS（ToF-SIMS）；原子探针成像或断层成像；局部电极原子探针（LEAP）技术；3D断层成像；或高分辨率物理或化学分析。特别地，在一些实施例中，这样的工具可以指示在通过使用MOBS技术所制造的相同的单片集成电路内存在两个不同类型的eNVM器件。
示例***
图5是根据本公开内容的一些实施例的实现有如本文中所公开的集成电路结构和嵌入式非易失性存储器器件中一个或多个的示例计算***。如可以看到的，计算***500容纳有母板502。母板502可以包括多个组件，包括但不限于处理器504和至少一个通信芯片506，其中的每一个可以物理地且电气地耦合到母板502，或以其它方式被集成在其中。如将领会到的，母板502可以是例如任何印刷电路板，无论是主板、装配在主板上的子板、或***500的仅有的板等等。
取决于其应用，计算***500可以包括可以或可以不物理并且电气地耦合到母板502的一个或多个其它组件。这些其它组件可以包括但不限于易失性存储器（例如DRAM）、非易失性存储器（例如ROM）、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位***（GPS）设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储设备（诸如硬盘驱动器、光盘（CD）、数字通用盘（DVD）等等）。被包括在计算***500中的任何组件可以包括根据示例实施例所配置的一个或多个集成电路结构或器件（例如用于包括至少两个不同类型的eNVM器件，如本文中多方面所提供的）。在一些实施例中，多个功能可以被集成到一个或多个芯片中（例如，比如注意到，通信芯片506可以是处理器504的部分或以其它方式被集成到处理器504中）。
通信芯片506使能无线通信以用于将数据传递向计算***500以及从计算***500传递数据。术语“无线”及其派生词可以用于描述电路、设备、***、方法、技术、通信信道等等，其可以通过使用经调制的电磁辐射、通过非固体介质来传送数据。所述术语不意味着相关联的设备不包含任何导线，尽管在一些实施例中它们可能不包含。通信芯片506可以实现包括但不限于以下各项的多个无线标准或协议中的任一个：Wi-Fi (IEEE 802.11族)、WiMAX (IEEE 802.16 族)、IEEE 802.20、长期演进 (LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被标明为3G、4G、5G和超越这些的任何其它无线协议。计算***500可以包括多个通信芯片506。例如，第一通信芯片506可以专用于较短程无线通信，诸如Wi-Fi和蓝牙，并且第二通信芯片506可以专用于较长程无线通信，诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其它。在一些实施例中，通信芯片506可以包括一个或多个晶体管结构，其具有栅极堆叠、访问区平面化层，如本文中多方面所描述的。
计算***500的处理器504包括被封装在处理器504内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括板上电路，所述板上电路被实现有如本文中多方面所描述的一个或多个集成电路结构或器件。术语“处理器”可以是指处理例如来自寄存器和/或存储器的电子数据以将该电子数据变换成可以被存储在寄存器和/或存储器中的其它电子数据的任何设备或设备部分。
通信芯片506还可以包括被封装在通信芯片506内的集成电路管芯。根据一些这样的示例实施例，通信芯片的集成电路管芯包括如本文中多方面所描述的一个或多个集成电路结构或器件。如鉴于本公开内容将领会的，注意到，多标准无线能力可以直接被集成到处理器504中（例如其中任何芯片506的功能性被集成到处理器504中，而不是具有分离的通信芯片）。此外注意到，处理器504可以是具有这样的无线能力的芯片组。简言之，可以使用任何数目的处理器504和/或通信芯片506。同样地，任何一个芯片或芯片组可以具有被集成在其中的多个功能。
在各种实现方式中，计算***500可以是膝上型电脑、上网本、笔记本、智能电话、平板设备、个人数字助理（PDA）、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器、数字视频记录仪、或者处理数据或采用通过使用所公开的技术而形成的一个或多个集成电路结构或器件的任何其它电子设备，如本文中多方面所描述的。
另外的示例实施例
以下示例关于另外的实施例，根据所述另外的实施例，众多置换和配置将显而易见。
示例1包括一种单片集成电路，其包括：器件层，其包括一个或多个逻辑晶体管；在器件层上方的前侧互连层，如在自顶向下穿过单片集成电路所取的垂直横截面中所看到的；器件层下方的背侧互连层，如在垂直横截面中所看到的；在前侧互连层中的第一类型的非易失性存储器器件；以及在背侧互连层中的与第一类型的非易失性存储器器件不同的第二类型的非易失性存储器器件。
示例2包括示例1的主题，其中第一类型的非易失性存储器器件和第二类型的非易失性存储器器件中的至少一个包括磁性隧道结晶体管。
示例3包括示例1或示例2中任一个的主题，其中第一类型的非易失性存储器器件和第二类型的非易失性存储器器件中的至少一个包括自旋霍尔效应磁阻性随机存取存储器器件（SHE-MRAM），所述SHE-MRAM器件包括参照层、自由层、被布置在参照层和自由层之间的屏障层、以及在自由层的与屏障层相对的一侧上的自旋过滤器。
示例4包括示例3的主题，其中由以下各项中的任何来制造自旋过滤器：β-钽(β-Ta)；β-钨(β-W)；铂(Pt)；Ag/Bi双层；BiSe；MoS2；以及掺杂有Bi、铱(Ir)、钨(W)的Cu。
示例5包括示例1到4中任一个的主题，其中所述参照层由具有第一矫顽力的第一磁性材料制造；并且自由层由具有比第一矫顽力更小的第二矫顽力的第二磁性材料制造。
示例6包括示例5的主题，其中第一磁性材料和第二磁性材料都是钴和铁的二者合金。
示例7包括示例3到6中任一个的主题，还包括经由自由层被电连接到SHE-MRAM存储器器件的位线。
示例8包括示例2的主题，其中所述磁性隧道结晶体管被布置在器件层上方或下方的第三互连层处；并且位线被布置在器件层上方或下方的第四互连层处。
示例9包括示例1或2中任一个的主题，其中第一类型的非易失性存储器器件和第二类型的非易失性存储器器件中的一个包括自旋矩转移磁阻性随机存取存储器器件（STT-MRAM），所述自旋矩转移磁阻性随机存取存储器器件（STT-MRAM）包括自由层、屏障层和参照层。
示例10包括示例9的主题，其中参照层由具有第三矫顽力的第三磁性材料制造；并且自由层由具有比第三矫顽力更小的第四矫顽力的第四磁性材料制造。
示例11包括示例10的主题，其中第三磁性材料和第四磁性材料都是钴和铁的二者合金。
示例12包括示例9到11中任一个的主题，还包括经由自由层被电连接到STT-MRAM器件的位线。
示例13包括示例9到12的主题，其中STT-MRAM器件的磁性隧道结晶体管被布置在第二互连层处；并且被连接到STT-MRAM器件的位线处于第三互连层处。
示例14包括示例1到13中任一个的主题，其中第一类型的非易失性存储器器件和第二类型的非易失性存储器器件中的一个包括电阻性随机存取存储器（RRAM）器件。
示例15包括示例14的主题，其中所述RRAM器件包括：第一电极；第二电极；以及在第一电极和第二电极之间的开关层。
示例16包括示例15的主题，还包括在开关层和第二电极之间的氧交换层。
示例17包括示例15的主题，还包括经由第二电极被连接到RRAM器件的位线。
示例18包括示例1到17中任一个的主题，还包括：被连接到第一类型的非易失性存储器器件的第一位线，所述第一位线在器件层上方、但是与包含第一类型的非易失性存储器器件的前侧互连层不同的前侧互连层中；并且被连接到第二类型的非易失性存储器器件的第二位线，所述第二位线在器件层下方、但是与包含第二类型的非易失性存储器器件的背侧互连层不同的背侧互连层中。
示例19包括示例1到18中任一个的主题，还包括：被连接到第一类型的非易失性存储器器件的第一源极线，所述第一源极线在器件层下方的背侧互连层中；以及被连接到第二类型的非易失性存储器器件的第二源极线，所述第二源极线在器件层上方的前侧互连层中。
示例20包括示例1到19中任一个的主题，其中所述器件层此外包括背侧接触部，所述背侧接触部将器件层的逻辑晶体管电耦合到器件层下方的背侧互连层。
示例21包括一种计算设备，所述计算设备包括示例1到20中任一个的主题。
示例22包括一种方法，所述方法包括：在第一衬底上形成器件层，所述器件层包括逻辑晶体管和背侧接触部；在器件层上方形成至少一个前侧互连层，所述至少一个互连层包括第一类型的非易失性存储器器件；在第二衬底上形成至少一个背侧互连层，所述至少一个背侧互连层包括与第一类型的非易失性存储器器件不同的第二类型的非易失性存储器器件；以及经由背侧接触部将器件层的逻辑晶体管连接到背侧互连层。
示例23包括示例22的主题，其中第一类型的非易失性存储器器件是SHE-MRAM、STT-MRAM和RRAM之一，并且其中第二类型的非易失性存储器器件是SHE-MRAM、STT-MRAM和RRAM之一，但不同于第一类型的非易失性存储器器件。
示例24包括示例22或23中任一个的主题，此外包括在器件层上方的前侧互连层中形成被连接到第一类型的非易失性存储器器件的位线；以及在器件层下方的背侧互连层中形成被连接到第二类型的非易失性存储器器件的位线。
示例25包括示例22到24中任一个的主题，此外包括在器件层下方的背侧互连层中形成被连接到第一类型的非易失性存储器器件的源极线；以及在器件层上方的前侧互连层中形成被连接到第二类型的非易失性存储器器件的源极线。
示例26包括示例22到25中任一个的主题，其中经由背侧接触部将器件层的逻辑晶体管连接到背侧互连层包括移除第一或第二衬底中之一。
示例27包括示例22到26中任一个的主题，还包括在经由背侧接触部将器件层的逻辑晶体管连接到背侧互连层之前从第一衬底的背侧移除大块衬底材料。

Claims (22)

1.一种单片集成电路，其包括：
器件层，其包括一个或多个逻辑晶体管；
在所述器件层上方的前侧互连层；
在所述器件层下方的背侧互连层；
在所述器件层上方的前侧互连层中的第一类型的非易失性存储器器件；以及
用于所述第一类型的非易失性存储器器件的第一源极线，所述第一源极线位于所述器件层下方;
在所述器件层下方的背侧互连层中的第二类型的非易失性存储器器件，所述第二类型的非易失性存储器器件不同于所述第一类型的非易失性存储器器件；以及
用于所述第二类型的非易失性存储器器件的第二源极线，所述第二源极线位于所述器件层上方，
其中所述第一或第二类型的非易失性存储器器件中的至少一个连接到所述一个或多个逻辑晶体管中的逻辑晶体管的栅极。
2.根据权利要求1所述的单片集成电路，其中第一类型的非易失性存储器器件和第二类型的非易失性存储器器件中的至少一个包括磁性隧道结晶体管。
3.根据权利要求1所述的单片集成电路，其中第一类型的非易失性存储器器件和第二类型的非易失性存储器器件中的至少一个包括自旋霍尔效应磁阻性随机存取存储器器件（SHE-MRAM），所述SHE-MRAM器件包括参照层、自由层、被布置在参照层和自由层之间的屏障层、以及在自由层的与屏障层相对的一侧上的自旋过滤器。
4.根据权利要求3所述的单片集成电路，其中自旋过滤器包括以下的一个或多个：β-钽(β-Ta)；β-钨(β-W)；铂(Pt)；Ag/Bi双层；BiSe；MoS2；以及掺杂有Bi、铱(Ir)、钨(W)的Cu。
5.根据权利要求3所述的单片集成电路，其中：
参照层包括具有第一矫顽力的第一磁性材料；并且
自由层包括具有比第一矫顽力更小的第二矫顽力的第二磁性材料。
6.根据权利要求5所述的单片集成电路，其中第一磁性材料和第二磁性材料包括钴和铁的合金。
7.根据权利要求3所述的单片集成电路，还包括经由自由层被电连接到SHE-MRAM存储器器件的位线。
8.根据权利要求2所述的单片集成电路，其中：
所述磁性隧道结晶体管被布置在器件层上方或下方的第三互连层处；并且
位线被布置在器件层上方或下方的第四互连层处。
9.根据权利要求1所述的单片集成电路，其中第一类型的非易失性存储器器件和第二类型的非易失性存储器器件中的一个包括自旋矩转移磁阻性随机存取存储器器件（STT-MRAM），所述自旋矩转移磁阻性随机存取存储器器件（STT-MRAM）包括自由层、屏障层和参照层。
10.根据权利要求9所述的单片集成电路，其中：
参照层包括具有第三矫顽力的第三磁性材料；并且
自由层包括具有比第三矫顽力更小的第四矫顽力的第四磁性材料。
11.根据权利要求10所述的单片集成电路，其中第三磁性材料和第四磁性材料包括钴和铁的合金。
12.根据权利要求9所述的单片集成电路，还包括经由自由层被电连接到STT-MRAM器件的位线。
13.根据权利要求9所述的单片集成电路，其中：
STT-MRAM器件的磁性隧道结晶体管被布置在第二互连层处；并且
被连接到STT-MRAM器件的位线处于第三互连层处。
14.根据权利要求1所述的单片集成电路，其中第一类型的非易失性存储器器件和第二类型的非易失性存储器器件中的一个包括电阻性随机存取存储器（RRAM）器件。
15.根据权利要求14所述的单片集成电路，其中所述RRAM器件包括：
第一电极；
第二电极；以及
在第一电极和第二电极之间的开关层。
16.根据权利要求15所述的单片集成电路，还包括在开关层和第二电极之间的氧交换层。
17.根据权利要求15所述的单片集成电路，还包括经由第二电极被连接到RRAM器件的位线。
18.根据权利要求1所述的单片集成电路，还包括：
被连接到第一类型的非易失性存储器器件的第一位线，所述第一位线在器件层上方、但是与包含第一类型的非易失性存储器器件的前侧互连层不同的前侧互连层中；并且
被连接到第二类型的非易失性存储器器件的第二位线，所述第二位线在器件层下方、但是与包含第二类型的非易失性存储器器件的背侧互连层不同的背侧互连层中。
19.根据权利要求1所述的单片集成电路，其中所述器件层此外包括背侧接触部，所述背侧接触部将器件层的逻辑晶体管电耦合到器件层下方的背侧互连层。
20.一种计算设备，其包括根据权利要求1到19中任一项所述的单片集成电路。
21.一种方法，包括：
在第一衬底上形成器件层，所述器件层包括逻辑晶体管和背侧接触部；
在器件层上方形成至少一个前侧互连层，所述至少一个互连层包括第一类型的非易失性存储器器件；
在第二衬底上形成至少一个背侧互连层，所述至少一个背侧互连层包括与第一类型的非易失性存储器器件不同的第二类型的非易失性存储器器件；
经由背侧接触部将器件层的逻辑晶体管连接到背侧互连层；
在器件层上方的前侧互连层中形成被连接到第一类型的非易失性存储器器件的位线；
在器件层下方的背侧互连层中形成被连接到第二类型的非易失性存储器器件的位线；
在器件层下方的背侧互连层中形成被连接到第一类型的非易失性存储器器件的源极线；以及
在器件层上方的前侧互连层中形成被连接到第二类型的非易失性存储器器件的源极线。
22.根据权利要求21所述的方法，其中第一类型的非易失性存储器器件是SHE-MRAM、STT-MRAM和RRAM之一，并且其中第二类型的非易失性存储器器件是SHE-MRAM、STT-MRAM和RRAM之一，但不同于第一类型的非易失性存储器器件。
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