TWI648736B

TWI648736B - 動態隨機存取記憶體

Info

Publication number: TWI648736B
Application number: TW106145882A
Authority: TW
Inventors: 林哲民
Original assignee: 華邦電子股份有限公司
Priority date: 2017-12-27
Filing date: 2017-12-27
Publication date: 2019-01-21
Also published as: TW201928963A

Abstract

一種動態隨機存取記憶體包括記憶體晶胞陣列以及記憶體控制器。記憶體晶胞陣列包括多個位元線、多個字元線以及多個記憶體晶胞。記憶體控制器經由位元線及字元線耦接至記憶體晶胞。記憶體控制器用以在自我刷新期間對記憶體晶胞陣列執行自我刷新操作。各位元線包括開關元件。記憶體控制器在自我刷新期間控制開關元件的一部分導通，一部分不導通。

Description

動態隨機存取記憶體

本發明是有關於一種記憶體元件，且特別是有關於一種動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）。

動態隨機存取記憶體由於電路架構的需要，每隔一段時間就必須進行刷新操作來刷新記憶體晶胞（cell）所儲存的資料。一般而言，動態隨機存取記憶體會在待機模式（standby mode）中進行自我刷新（self-refresh）操作。然而，若自我刷新電流過高將會造成動態隨機存取記憶體在待機模式產生過多的功率消耗。此外，自我刷新電流的大小通常是取決於在自我刷新期間位元線的等效電容的大小。位元線的等效電容愈大，自我刷新電流愈大。反之，位元線的等效電容愈小，自我刷新電流愈小。

為了解決自我刷新電流過大的問題，在現有技術中，可利用減少與位元線耦接的字元線的數量來降低位元線的等效電容。然而，此種方式雖然降低位元線的等效電容，但是卻會增加記憶體晶片的面積。

本發明提供一種動態隨機存取記憶體，在自我刷新期間具有低自我刷新電流。

本發明的動態隨機存取記憶體包括記憶體晶胞陣列以及記憶體控制器。記憶體晶胞陣列包括多個位元線、多個字元線以及多個記憶體晶胞。記憶體控制器經由位元線及字元線耦接至記憶體晶胞。記憶體控制器用以在自我刷新期間對記憶體晶胞陣列執行自我刷新操作。各位元線包括開關元件。記憶體控制器在自我刷新期間控制開關元件的一部分導通，一部分不導通。

在本發明的一實施例中，上述的開關元件包括多個第一開關元件以及多個第二開關元件。包括第一開關元件的位元線耦接至第一感測放大器電路。包括第二開關元件的位元線耦接至第二感測放大器電路。記憶體控制器利用第一控制訊號控制第一開關元件的導通狀態。記憶體控制器利用第二控制訊號控制第二開關元件的導通狀態。

在本發明的一實施例中，上述的自我刷新期間包括第一期間以及第二期間。在第一期間記憶體控制器控制第一開關元件導通，第二開關元件不導通。在第二期間記憶體控制器控制第一開關元件不導通，第二開關元件導通。

在本發明的一實施例中，上述各開關元件包括第一端、第二端以及控制端。各位元線包括第一節點、第二節點、第三節點以及第四節點。各位元線的第一節點耦接至對應的記憶體晶胞。各位元線的第二節點耦接至各開關元件的第一端。各位元線的第三節點耦接至各開關元件的第二端。各位元線的第四節點耦接至各開關元件的對應的感測放大器電路。各開關元件的控制端接收控制訊號。

在本發明的一實施例中，上述各位元線在第一節點以及第二節點之間耦接第一數量的記憶體晶胞，在第三節點以及第四節點之間耦接第二數量的記憶體晶胞。第一數量與第二數量相等。

在本發明的一實施例中，上述各位元線在第一節點以及第二節點之間耦接第一數量的記憶體晶胞，在第三節點以及第四節點之間耦接第二數量的記憶體晶胞。第一數量與第二數量不相等。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

以下提出多個實施例來說明本發明，然而本發明不僅限於所例示的多個實施例。又實施例之間也允許有適當的結合。

圖1繪示本發明一實施例之動態隨機存取記憶體的概要示意圖。圖2繪示圖1實施例之記憶體晶胞陣列以及感測放大器電路的概要示意圖。請參考圖1及圖2，本實施例之動態隨機存取記憶體100包括記憶體控制器110、記憶體晶胞陣列120以及感測放大器電路130。記憶體晶胞陣列120包括多個位元線BL、多個字元線WL以及多個記憶體晶胞122。記憶體控制器110經由位元線WL及字元線BL耦接至記憶體晶胞122。在本實施例中，記憶體控制器110用以在自我刷新期間對記憶體晶胞陣列120執行自我刷新操作，其操作方法可以由所屬技術領域的通常知識獲致足夠的教示、建議與實施說明。

在本實施例中，各位元線BL包括開關元件210或220。記憶體控制器110在自我刷新期間控制開關元件210或220的一部分導通，一部分不導通。具體而言，在本實施例中，位元線121耦接至第一感測放大器電路132_1並且包括第一開關元件210。第一開關元件210的控制端接收第一控制訊號SW0。位元線123耦接至第二感測放大器電路132_2並且包括第二開關元件220。第二開關元件220的控制端接收第二控制訊號SW1。在本實施例中，記憶體控制器110分別利用第一控制訊號SW0及第二控制訊號SW1來控制第一開關元件210及第二開關元件220的導通狀態。

圖3繪示本發明一實施例之第一控制訊號及第二控制訊號的概要示意圖。請參考圖1至圖3，本實施例之記憶體控制器110在自我刷新期間TSR對記憶體晶胞陣列120執行自我刷新操作。在本實施例中，自我刷新期間TSR包括第一期間T1以及第二期間T2。在第一期間T1，第一控制訊號SW0為高準位，第二控制訊號SW1為低準位。記憶體控制器110利用第一控制訊號SW0來控制第一開關元件210導通，並且利用第二控制訊號SW1來控制第二開關元件220不導通。因此，在第一期間T1，位元線123的等效電容可被降低。在第二期間T2，第一控制訊號SW0為低準位，第二控制訊號SW1為高準位。記憶體控制器110利用第一控制訊號SW0來控制第一開關元件210不導通，並且利用第二控制訊號SW1來控制第二開關元件220導通。因此，在第二期間T2，位元線121的等效電容可被降低。

在本實施例中，雖然僅以位元線121、123及開關元件210、220作為例示說明，但其餘的位元線BL、開關元件的操作方式可依此類推。因此，在本實施例中，在自我刷新期間TSR，位元線BL之整體的等效電容可被降低，從而降低自我刷新電流。

圖4繪示圖2實施例之記憶體晶胞陣列以及感測放大器電路的部分示意圖。在本實施例中，耦接在位元線121的第一節點N1以及第二節點N2之間的記憶體晶胞例如為N個（包括與第一節點N1耦接的記憶體晶胞），耦接在位元線121的第三節點N3以及第四節點N4之間的記憶體晶胞例如為M個，其中M、N為正整數。在本實施例中，第一數量N與第二數量M相等。在一實施例中，第一數量N與第二數量M也可以不相等。與位元線123耦接的記憶體晶胞的數量也可依此類推。

在本實施例中，開關元件可被分為兩群，亦即受第一控制訊號SW0控制的開關元件（第一開關元件210）可被歸類為第一群，受第二控制訊號SW1控制的開關元件（第二開關元件220）可被歸類為第二群。因此，位元線BL也可被分為兩群，亦即包括第一開關元件210的位元線BL以及包括第二開關元件220的位元線BL，但本發明並不限於此。在一實施例中，開關元件可被分為三群或三群以上，受三個或三個以上的控制訊號控制。因此，在自我刷新期間TSR，位元線BL之整體的等效電容的降低量可依設計需求加以調整。

綜上所述，在本發明的示範實施例中，各位元線包括開關元件。在自我刷新期間，部分的開關元件導通，部分的開關元件不導通。因此，位元線之整體的等效電容在自我刷新期間可被降低，從而可降低自我刷新電流。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧動態隨機存取記憶體

110‧‧‧記憶體控制器

120‧‧‧記憶體晶胞陣列

130、132_1、132_2‧‧‧感測放大器電路

122‧‧‧記憶體晶胞

210、220‧‧‧開關元件

BL、121、123‧‧‧位元線

WL‧‧‧字元線

SW0、SW1‧‧‧控制訊號

TSR‧‧‧自我刷新期間

T1、T2‧‧‧期間

N1、N2、N3、N4‧‧‧節點

圖1繪示本發明一實施例之動態隨機存取記憶體的概要示意圖。圖2繪示圖1實施例之記憶體晶胞陣列以及感測放大器電路的概要示意圖。圖3繪示本發明一實施例之第一控制訊號及第二控制訊號的概要示意圖。圖4繪示圖2實施例之記憶體晶胞陣列以及感測放大器電路的部分示意圖。

Claims

一種動態隨機存取記憶體，包括：一記憶體晶胞陣列，包括多個位元線、多個字元線以及多個記憶體晶胞；以及一記憶體控制器，經由該些位元線及該些字元線耦接至該些記憶體晶胞，並且用以在一自我刷新期間對該記憶體晶胞陣列執行一自我刷新操作；其中各該位元線包括配置於該些字元線間的一開關元件，以及該記憶體控制器在該自我刷新期間控制該些開關元件的一部分導通，且一部分不導通，其中該些開關元件包括多個第一開關元件以及多個第二開關元件，包括該些第一開關元件的該些位元線耦接至一第一感測放大器電路而未耦接至一第二感測放大器電路，包括該些第二開關元件的該些位元線耦接至所述第二感測放大器電路而未耦接至所述第一感測放大器電路。
如申請專利範圍第1項所述的動態隨機存取記憶體，其中該記憶體控制器利用一第一控制訊號控制該些第一開關元件的導通狀態，以及該記憶體控制器利用一第二控制訊號控制該些第二開關元件的導通狀態。
如申請專利範圍第2項所述的動態隨機存取記憶體，其中該自我刷新期間包括一第一期間以及一第二期間，在該第一期間該記憶體控制器控制該些第一開關元件導通，該些第二開關元件不導通，以及在該第二期間該記憶體控制器控制該些第一開關元件不導通，該些第二開關元件導通。
如申請專利範圍第1項所述的動態隨機存取記憶體，其中各該開關元件包括一第一端、一第二端以及一控制端，各該位元線包括一第一節點、一第二節點、一第三節點以及一第四節點，各該位元線的該第一節點耦接至該對應的記憶體晶胞，各該位元線的該第二節點耦接至各該開關元件的該第一端，各該位元線的該第三節點耦接至各該開關元件的該第二端，各該位元線的該第四節點耦接至一對應的感測放大器電路，以及各該開關元件的該控制端接收一控制訊號。
如申請專利範圍第4項所述的動態隨機存取記憶體，其中在各該位元線的該第一節點以及該第二節點之間耦接一第一數量的該些記憶體晶胞，在各該位元線的該第三節點以及該第四節點之間耦接一第二數量的該些記憶體晶胞，該第一數量與該第二數量相等。
如申請專利範圍第4項所述的動態隨機存取記憶體，其中在各該位元線的該第一節點以及該第二節點之間耦接一第一數量的該些記憶體晶胞，在各該位元線的該第三節點以及該第四節點之間耦接一第二數量的該些記憶體晶胞，該第一數量與該第二數量不相等。