JP2016115376A - ビット線プリチャージ回路、スタティックram、電子デバイスおよびスタティックramのビット線プリチャージ方法 - Google Patents
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- 230000003068 static effect Effects 0.000 title claims description 22
- 238000000034 method Methods 0.000 title claims description 4
- 230000009977 dual effect Effects 0.000 description 22
- 238000010586 diagram Methods 0.000 description 12
- 230000008859 change Effects 0.000 description 5
- 101150025135 EPD1 gene Proteins 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 101150089254 epd2 gene Proteins 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- G11C11/419—Read-write [R-W] circuits
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- G11—INFORMATION STORAGE
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
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Abstract
Description
LSIチップ10は、複数のSRAM11A−11Dと、チャージポンプ13と、を有する。LSIチップ10のSRAM11A−11Dが形成される以外の部分には、SRAMを利用する他の回路部分が形成される。SRAM11A−11Dは、メモリセルアレイ部分12A−12Dを有する。SRAM11A−11Dのメモリセルアレイ部分12A−12Dが形成される以外の部分には、ローデコーダ、カラムデコーダ、制御部等が形成される。
チャージポンプ13は、電圧比較器14と、発振器15と、ドライバ16と、容量素子Cと、2個のダイオードD1およびD2と、を有する。ダイオードD1のカソードは、通常電源VDD18に接続される。発振器15の生成した発振信号は、ドライバ16により容量素子Cの一方の端子に印加される。これにより、容量素子Cの他方の端子の電圧が上下に変動し、他方の端子の電圧が通常電源VDDの電圧値より低い時には、D1から電流が流れ込み、容量素子Cが充電される。これを繰り返すことにより、容量素子Cの他方の端子の電圧は、通常電源VDDの電圧値に容量素子Cの一方の端子に印加される発振信号の振幅を加算した電圧値近くまで昇圧される。容量素子Cの他方の端子の電圧は、ダイオードD2を介して出力電圧Voutとして出力される。出力電圧Voutが、チャージ電源の電圧である。電圧比較器14は、出力電圧Voutを、LSIチップ10に設けられたBGR(バックゲート抵抗)等を利用した基準電圧源の生成する基準電圧または外部から供給される基準電圧と比較し、Voutが一定値になるように、発振器15の発振を制御する。チャージポンプの回路構成および動作については広く知られているので、これ以上の説明は省略する。
上記のように、SRAMは、複数のワード線、複数のビット線対および複数のメモリセルを含むメモリセルアレイを有しており、さらにそのようなメモリセルアレイのブロックを複数有するのが一般的である。図3は、1メモリセルに関係する部分のみを示しており、ライトアンプを省略している。
11A−11D SRAM
12A−12D メモリセルアレイ部
13 チャージポンプ
21 センスアンプ
22 イコライザ回路
23 ビット線プリチャージ・パワーダウン回路23
31 第1ビット線プリチャージ・パワーダウン回路
32 第2ビット線プリチャージ・パワーダウン回路
41 第1ビット線イコライズ・パワーダウン回路
42 第2ビット線イコライズ・パワーダウン回路
50 カラム列
WDL ワード線
BL,BLX ビット線対
cell メモリセル
TG,TGX カラムスイッチ
DB,DBX 共通ビット線対
Claims (6)
- ビット線を第1の電源に接続する第1のスイッチと、
前記ビット線を前記第1の電源より電圧値が高い第2の電源に接続する第2のスイッチと、
遅延素子を有し、前記ビット線のプリチャージ時に、前記第1のスイッチを導通させた後、前記遅延素子による遅延時間後に前記第2のスイッチを導通させる制御回路と、を有することを特徴とするビット線プリチャージ回路。 - メモリセルアレイ部分と、前記メモリセルアレイ部へのアドレス信号のデコードおよび制御信号の生成を行う部分を含むその他の回路部分と、を有し、
前記メモリセルアレイ部分は、
複数のワード線と、
複数のビット線対と、
前記複数のワード線と前記複数のビット線対との交差部に設けられた複数のメモリセルと、
前記複数のビット線対のそれぞれに対応して設けられた複数のカラムスイッチと、
前記複数のビット線対をそれぞれ充電する複数のビット線プリチャージ回路と、を含み、
前記複数のビット線プリチャージ回路のそれぞれは、
前記ビット線対を第1の電源に接続する第1のスイッチと、
前記ビット線対を前記第1の電源より電圧値が高い第2の電源に接続する第2のスイッチと、
遅延素子を有し、前記ビット線のプリチャージ時に、前記第1のスイッチを導通させた後、前記遅延素子による遅延時間後に前記第2のスイッチを導通させる制御回路と、を有することを特徴とするスタティックRAM。 - メモリセルアレイ部分と、前記メモリセルアレイ部へのアドレス信号のデコードおよび制御信号の生成を行う部分を含むその他の回路部分と、を有し、
前記メモリセルアレイ部分は、
複数のワード線と、
複数のビット線対と、
前記複数のワード線と前記複数のビット線対との交差部に設けられた複数のメモリセルと、
前記複数のビット線対のそれぞれに対応して設けられた複数のカラムスイッチと、
前記複数のカラムスイッチを介して前記複数のビット線対に共通に接続される共通ビット線対と、
前記共通ビット線対を充電する共通ビット線プリチャージ回路と、を含み、
前記共通ビット線プリチャージ回路は、
前記ビット線対を第1の電源に接続する第1のスイッチと、
前記ビット線対を前記第1の電源の電圧値より高い第2の電源に接続する第2のスイッチと、
遅延素子を有し、前記ビット線のプリチャージ時に、前記第1のスイッチを導通させた後、前記遅延素子による遅延時間後に前記第2のスイッチを導通させる制御回路と、を有することを特徴とするスタティックRAM。 - 前記複数のビット線対をそれぞれ前記第2の電源に接続する複数のビット線プリチャージ回路をさらに有することを特徴とする請求項3に記載のスタティックRAM。
- スタティックRAMと、
前記スタティックRAM以外の他の回路部と、
前記スタティックRAMのメモリセルアレイ部分以外の部分および前記他の回路部に電力を供給する第1の電源と、
前記第1の電源の電力から、前記第1の電源の電圧値より高い電圧値の電力を生成して前記スタティックRAMのメモリセルアレイ部分に供給する電源電圧生成回路と、を有し、
前記スタティックRAMは、
ビット線を前記第1の電源に接続する第1のスイッチと、
前記ビット線を前記電源電圧生成回路の出力に接続する第2のスイッチと、
遅延素子を有し、前記ビット線のプリチャージ時に、前記第1のスイッチを導通させた後、前記遅延素子による遅延時間後に前記第2のスイッチを導通させる制御回路と、を含むビット線プリチャージ回路を有することを特徴とする電子デバイス。 - ビット線を第1の電圧値に充電し、
第1遅延時間後に、前記ビット線を前記第1の電圧値より高い第2の電圧値に充電することを特徴とするスタティックRAMのビット線プリチャージ方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014251204A JP6540006B2 (ja) | 2014-12-11 | 2014-12-11 | ビット線プリチャージ回路、スタティックram、電子デバイスおよびスタティックramのビット線プリチャージ方法 |
US14/951,042 US9601186B2 (en) | 2014-12-11 | 2015-11-24 | Bit line precharging circuit, static RAM, electronic device, and static ram bit line precharging method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014251204A JP6540006B2 (ja) | 2014-12-11 | 2014-12-11 | ビット線プリチャージ回路、スタティックram、電子デバイスおよびスタティックramのビット線プリチャージ方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016115376A true JP2016115376A (ja) | 2016-06-23 |
JP6540006B2 JP6540006B2 (ja) | 2019-07-10 |
Family
ID=56142102
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014251204A Active JP6540006B2 (ja) | 2014-12-11 | 2014-12-11 | ビット線プリチャージ回路、スタティックram、電子デバイスおよびスタティックramのビット線プリチャージ方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9601186B2 (ja) |
JP (1) | JP6540006B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9508405B2 (en) * | 2013-10-03 | 2016-11-29 | Stmicroelectronics International N.V. | Method and circuit to enable wide supply voltage difference in multi-supply memory |
US10453505B2 (en) | 2018-03-05 | 2019-10-22 | Apple Inc. | Pulsed sub-VDD precharging of a bit line |
CN112102863B (zh) * | 2020-09-07 | 2023-04-25 | 海光信息技术股份有限公司 | 静态随机存取存储器控制电路、方法、存储器和处理器 |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6265296A (ja) * | 1985-09-13 | 1987-03-24 | Nec Corp | 半導体メモリ装置 |
JPH05120882A (ja) * | 1991-10-29 | 1993-05-18 | Hitachi Ltd | 半導体記憶装置 |
JPH09167492A (ja) * | 1995-11-03 | 1997-06-24 | Samsung Electron Co Ltd | 半導体メモリ装置のプリチャージ回路 |
JPH1055676A (ja) * | 1996-08-09 | 1998-02-24 | Nec Corp | 半導体記憶装置 |
US20030123311A1 (en) * | 2001-12-31 | 2003-07-03 | San-Ha Park | Bitline precharge circuit and method in semiconductor memory device |
JP2004259362A (ja) * | 2003-02-26 | 2004-09-16 | Renesas Technology Corp | 半導体記憶装置 |
US20070070746A1 (en) * | 2005-09-29 | 2007-03-29 | Hynix Semiconductor Inc. | Semiconductor memory device and its driving method |
US20100008162A1 (en) * | 2008-07-09 | 2010-01-14 | Hynix Semiconductor, Inc. | Semiconductor memory device and method for generating bit line equalizing signal |
US20130135944A1 (en) * | 2011-11-30 | 2013-05-30 | International Business Machines Corporation | Dual power supply memory array having a control circuit that dyanmically selects a lower of two supply voltages for bitline pre-charge operations and an associated method |
US20150063007A1 (en) * | 2013-08-30 | 2015-03-05 | Jong-Sang Choi | Static random access memory device including dual power line and bit line precharge method thereof |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4712194A (en) * | 1984-06-08 | 1987-12-08 | Matsushita Electric Industrial Co., Ltd. | Static random access memory |
JPH08339668A (ja) | 1995-06-14 | 1996-12-24 | Matsushita Electric Ind Co Ltd | 記録媒体管理装置 |
JP3537010B2 (ja) * | 1995-11-28 | 2004-06-14 | シャープ株式会社 | 半導体記憶装置 |
JP2003016785A (ja) | 2001-06-28 | 2003-01-17 | Sharp Corp | 半導体記憶装置およびそれを用いた情報機器 |
US8947968B2 (en) * | 2013-07-08 | 2015-02-03 | Arm Limited | Memory having power saving mode |
US9508405B2 (en) * | 2013-10-03 | 2016-11-29 | Stmicroelectronics International N.V. | Method and circuit to enable wide supply voltage difference in multi-supply memory |
-
2014
- 2014-12-11 JP JP2014251204A patent/JP6540006B2/ja active Active
-
2015
- 2015-11-24 US US14/951,042 patent/US9601186B2/en active Active
Patent Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6265296A (ja) * | 1985-09-13 | 1987-03-24 | Nec Corp | 半導体メモリ装置 |
JPH05120882A (ja) * | 1991-10-29 | 1993-05-18 | Hitachi Ltd | 半導体記憶装置 |
JPH09167492A (ja) * | 1995-11-03 | 1997-06-24 | Samsung Electron Co Ltd | 半導体メモリ装置のプリチャージ回路 |
US5973972A (en) * | 1995-11-03 | 1999-10-26 | Samsung Electronics, Co., Ltd. | Precharge system for a semiconductor memory device |
JPH1055676A (ja) * | 1996-08-09 | 1998-02-24 | Nec Corp | 半導体記憶装置 |
US20030123311A1 (en) * | 2001-12-31 | 2003-07-03 | San-Ha Park | Bitline precharge circuit and method in semiconductor memory device |
JP2004259362A (ja) * | 2003-02-26 | 2004-09-16 | Renesas Technology Corp | 半導体記憶装置 |
US20070070746A1 (en) * | 2005-09-29 | 2007-03-29 | Hynix Semiconductor Inc. | Semiconductor memory device and its driving method |
US20100008162A1 (en) * | 2008-07-09 | 2010-01-14 | Hynix Semiconductor, Inc. | Semiconductor memory device and method for generating bit line equalizing signal |
US20130135944A1 (en) * | 2011-11-30 | 2013-05-30 | International Business Machines Corporation | Dual power supply memory array having a control circuit that dyanmically selects a lower of two supply voltages for bitline pre-charge operations and an associated method |
US20150063007A1 (en) * | 2013-08-30 | 2015-03-05 | Jong-Sang Choi | Static random access memory device including dual power line and bit line precharge method thereof |
JP2015049928A (ja) * | 2013-08-30 | 2015-03-16 | 三星電子株式会社Samsung Electronics Co.,Ltd. | デュアルパワーラインを具備するsram及びそれのビットラインプリチャージ方法 |
Also Published As
Publication number | Publication date |
---|---|
US20160211013A1 (en) | 2016-07-21 |
JP6540006B2 (ja) | 2019-07-10 |
US9601186B2 (en) | 2017-03-21 |
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A621 | Written request for application examination |
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