CN109960468A - 一种具备验证功能的非易失性存储单元擦除方法及*** - Google Patents

一种具备验证功能的非易失性存储单元擦除方法及*** Download PDF

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Abstract

本发明公开了一种具备验证功能的非易失性存储单元擦除方法及***，包括：步骤S1.接收擦除操作指令和地址信息；步骤S2.初始化闪存SSL值、擦除操作次数值和擦除电压；步骤S3.对选定块进行整体擦除操作；步骤S4.控制闪存SSL对闪存串的擦除结果进行验证，若验证成功，进入步骤S5，否则，进入步骤S6；步骤S5.判断闪存SSL值是否达到最大值，若是，具备验证功能的擦除操作完成，结束；否则，闪存SSL值加1，进入步骤S4，对下一个闪存串进行验证；步骤S6.判断擦除操作次数是否达到最大值，若是，闪存SSL值加1，进入步骤S4，对下一个闪存串进行验证，直到选定块中所有的闪存串都被验证过；否则，增大擦除操作次数值并增大擦除电压，进入步骤S3，对选定块重新进行整体擦除操作。

Description

一种具备验证功能的非易失性存储单元擦除方法及***
技术领域
本发明属于半导体存储技术领域，更具体地，涉及一种具备验证功能的非易失性存储单元擦除方法及***。
背景技术
闪存(Flash)，作为一种非易失性存储器，可以分为NAND闪存和NOR闪存两类。NOR闪存的每个存储单元独立地与位线和字线连接，因此表现良好的随机存储特性；NAND闪存的多个存储单元串联在一起进行，因而表现良好的集成特性，常用于高密度闪存阵列的实现。随着特征尺寸的减小，平面结构的闪存阵列将会面对临近单元串扰加重、浮栅存储电子数目过少等问题。为了继续提高存储密度，三维垂直堆叠结构的闪存阵列获得了发展。三维垂直NAND存储串在2001年被首次公开。
现有技术中，缪向水等人提出一种非易失性高密度三维半导体存储器件及其制备方法，如图1所示，该存储器件包括由多个垂直方向的三维NAND存储串构成的存储串阵列；每个三维NAND存储串包括半导体区域以及围绕半导体区域的四层包裹结构；半导体区域包括沟道以及分别与沟道两端连接的源极和漏极；源极与漏极串联链接；沟道为方柱形结构；四层包裹结构从里到外依次为隧穿电介质层、电荷存储层、阻隔电介质层以及控制栅电极；阻隔电介质层在不同的方向具有不同的厚度。同一个存储单元中的阻隔电介质有不一致的厚度，而阻隔电介质厚度不同的区域，写入电压不同，存储电荷量随写电压增大而增大或减小，一个存储单元至少能存两位数据。
但是，闪存阵列进行擦除操作时是以块为单位进行的，为了高效准确地完成对每个单元的擦除，需要进行验证操作，然而，现有擦除技术中存在擦除不彻底的问题。
发明内容
针对现有技术的缺陷，本发明的目的在于解决现有技术擦除不彻底的技术问题。
为实现上述目的，第一方面，本发明实施例提供了一种具备验证功能的非易失性存储单元擦除方法，该方法包括以下步骤：
步骤S1.接收擦除操作指令和地址信息；
步骤S2.初始化闪存SSL值、擦除操作次数值和擦除电压；
步骤S3.对选定块进行整体擦除操作；
步骤S4.控制闪存SSL对闪存串的擦除结果进行验证，若验证成功，进入步骤S5，否则，进入步骤S6；
步骤S5.判断闪存SSL值是否达到最大值，若是，具备验证功能的擦除操作完成，结束；否则，闪存SSL值加1，进入步骤S4，对下一个闪存串进行验证；
步骤S6.判断擦除操作次数是否达到最大值，若是，闪存SSL值加1，进入步骤S4，对下一个闪存串进行验证，直到选定块中所有的闪存串都被验证过；否则，增大擦除操作次数值并增大擦除电压，进入步骤S3，对选定块重新进行整体擦除操作。
具体地，步骤S4中，通过控制闪存SSL来选通不同的闪存串，并验证对应闪存串的状态。
具体地，所述验证是通过读取闪存串的阈值电压，并判断阈值电压是否达到最低值，若是，则验证成功；否则，验证失败。
具体地，步骤S6中，按给定步长增大擦除电压，擦除电压增量与擦除操作次数有关。
为实现上述目的，第二方面，本发明实施例提供了一种具备验证功能的非易失性存储单元擦除***，所述***包括：非易失性存储单元和***电路，***电路包括：擦除控制单元、检测控制单元、计数控制单元、数据I/O、读写电路、驱动电压产生器和地址解码器；
所述擦除控制单元用于接收主机擦除操作指令后，一方面控制数据信息通过所述数据I/O从存储器传向所述读写电路，一方面控制所述驱动电压产生器产生电压驱动信号；
所述地址解码器用于接收主机给出的地址信息，并在所述电压驱动信号驱动下，对地址信息进行处理；
所述读写电路用于接收数据信息，并在所述电压驱动信号驱动下，将所述数据信息传到所述非易失性存储单元，完成对选定块结构的擦除操作；
所述检测控制单元和所述计数控制单元用于在擦除操作完成后，控制闪存SSL对选定块中闪存串的擦除结果进行验证。
具体地，通过控制闪存SSL来选通不同的闪存串，并验证对应闪存串的状态。
具体地，所述验证是通过读取闪存串的阈值电压，并判断阈值电压是否达到最低值，若是，则验证成功；否则，验证失败。
具体地，所述控制闪存SSL对选定块中闪存串的擦除结果进行验证时，若擦除操作次数达到最大，则说明此闪存串无法在当前设定条件下完成擦除，闪存SSL值加1，对下一个闪存串进行验证，直到选定块中所有的闪存串都被验证过。
为实现上述目的，第三方面，本发明实施例提供了本发明实施例提供了一种计算机可读存储介质，该计算机可读存储介质上存储有计算机程序，该计算机程序被处理器执行时实现上述第一方面所述的非易失性存储单元擦除方法。
总体而言，通过本发明所构思的以上技术方案与现有技术相比，具有以下有益效果：
本发明针对擦除不彻底问题，引入了验证操作，按闪存SSL对闪存串的擦除结果进行遍历验证，通过读取闪存串的阈值电压，并判断阈值电压是否达到最低值，若是，则验证成功；否则，验证失败，使选定块的闪存串的擦除成功率达到最大，确保了验证操作的全覆盖性与高效性。
附图说明
图1为现有技术中的非易失性高密度三维半导体存储器件结构示意图；
图2为本发明实施例提供的三维闪存阵列的块结构及相关线路连接示意图；
图3为本发明实施例提供的三维闪存阵列***电路结构示意图；
图4为本发明实施例提供的一种具备验证功能的非易失性存储单元擦除方法流程图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
如图2所示，三维闪存阵列的块结构中，CSL为公共源极线，GSL为接地选择线，layer1～layer8为8个闪存平面，且WL1～WL8为这8个平面对应的8条字线，闪存SSL1～闪存SSL3为3条串选择线，BL1～BL3为3条位线。以如图2所示的块结构为基本单位进行擦除操作，按闪存SSL(闪存串选择线)对闪存串的擦除结果进行遍历验证。进行验证时通过控制闪存SSL来选通不同的闪存串。
如图3所示，除了3D闪存阵列，其他部分共同构成***电路。进行擦除操作时，擦除控制单元接收主机给出的擦除操作指令，地址解码器接收主机给出的地址信息。擦除控制单元一方面控制数据信息通过数据I/O从存储器传向读写电路，一方面控制驱动电压产生器产生电压驱动信号。电压驱动信号分为两部分，一部分驱动地址解码器对地址信息进行处理，一部分驱动读写电路将数据信息传送到3D闪存阵列。读写电路最终完成对选定块结构的擦除操作。所有闪存串擦除操作完成后，再进行验证。检测控制单元和计数控制单元依次通过控制闪存SSL来选通不同的闪存串，并验证不同闪存串的状态。闪存SSL是串选择线，验证就是读取闪存的阈值电压状态，阈值电压达到最低值，说明擦除彻底，验证成功。若状态合格，则擦除成功；若状态不合格，则改变擦除电压再次进行块结构的擦除操作，之后继续验证。
如图4所示，一种具备验证功能的非易失性存储单元擦除方法，该方法包括以下步骤：
步骤S1.接收擦除操作指令和地址信息；
步骤S2.初始化闪存SSL值、擦除操作次数值和擦除电压；
步骤S3.对选定块进行整体擦除操作；
步骤S4.控制闪存SSL对闪存串的擦除结果进行验证，若验证成功，进入步骤S5，否则，进入步骤S6；
步骤S5.判断闪存SSL值是否达到最大值，若是，具备验证功能的擦除操作完成，结束；否则，闪存SSL值加1，进入步骤S4，对下一个闪存串进行验证；
步骤S6.判断擦除操作次数是否达到最大值，若是，闪存SSL值加1，进入步骤S4，对下一个闪存串进行验证，直到选定块中所有的闪存串都被验证过；否则，增大擦除操作次数值并增大擦除电压，进入步骤S3，对选定块重新进行整体擦除操作。
通过改变闪存SSL值选定不同的闪存串进行结果验证。若擦除操作次数达到最大，则说明此闪存串无法在当前设定条件下完成擦除。闪存SSL值加1，对下一个闪存串进行验证，直到选定块中所有的闪存串都被验证过。读写电路按给定步长增大擦除电压，擦除电压增量与擦除操作次数有关。
本发明可以对初始擦除电压，擦除电压增量、闪存SSL最大值和最大擦除次数进行设置，折衷擦除操作总耗时和擦除操作彻底程度，获得最优方案。
按照上述方法可实现具备验证功能的擦除操作，使选定块的闪存串的擦除成功率达到最大。值得注意的是，本发明可将验证过程中使擦除次数达到最大值的闪存串的地址寄存起来，方便之后对这些闪存串进行特异性操作。
以上，仅为本申请较佳的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应该以权利要求的保护范围为准。

Claims (9)

1.一种具备验证功能的非易失性存储单元擦除方法，其特征在于，该方法包括以下步骤：
步骤S1.接收擦除操作指令和地址信息；
步骤S2.初始化闪存SSL值、擦除操作次数值和擦除电压；
步骤S3.对选定块进行整体擦除操作；
步骤S4.控制闪存SSL对闪存串的擦除结果进行验证，若验证成功，进入步骤S5，否则，进入步骤S6；
步骤S5.判断闪存SSL值是否达到最大值，若是，具备验证功能的擦除操作完成，结束；否则，闪存SSL值加1，进入步骤S4，对下一个闪存串进行验证；
步骤S6.判断擦除操作次数是否达到最大值，若是，闪存SSL值加1，进入步骤S4，对下一个闪存串进行验证，直到选定块中所有的闪存串都被验证过；否则，增大擦除操作次数值并增大擦除电压，进入步骤S3，对选定块重新进行整体擦除操作。
2.如权利要求1所述的非易失性存储单元擦除方法，其特征在于，步骤S4中，通过控制闪存SSL来选通不同的闪存串，并验证对应闪存串的状态。
3.如权利要求1所述的非易失性存储单元擦除方法，其特征在于，所述验证是通过读取闪存串的阈值电压，并判断阈值电压是否达到最低值，若是，则验证成功；否则，验证失败。
4.如权利要求1所述的非易失性存储单元擦除方法，其特征在于，步骤S6中，按给定步长增大擦除电压，擦除电压增量与擦除操作次数有关。
5.一种具备验证功能的非易失性存储单元擦除***，其特征在于，所述***包括：非易失性存储单元和***电路，***电路包括：擦除控制单元、检测控制单元、计数控制单元、数据I/O、读写电路、驱动电压产生器和地址解码器；
所述擦除控制单元用于接收主机给出的擦除操作指令后，一方面控制数据信息通过所述数据I/O从存储器传向所述读写电路，一方面控制所述驱动电压产生器产生电压驱动信号；
所述地址解码器用于接收主机给出的地址信息，并在所述电压驱动信号驱动下，对地址信息进行处理；
所述读写电路用于接收数据信息，并在所述电压驱动信号驱动下，将所述数据信息传到所述非易失性存储单元，完成对选定块结构的擦除操作；
所述检测控制单元和所述计数控制单元用于在擦除操作完成后，控制闪存SSL对选定块中闪存串的擦除结果进行验证。
6.如权利要求5所述的非易失性存储单元擦除***，其特征在于，通过控制闪存SSL来选通不同的闪存串，并验证对应闪存串的状态。
7.如权利要求5所述的非易失性存储单元擦除***，其特征在于，所述验证是通过读取闪存串的阈值电压，并判断阈值电压是否达到最低值，若是，则验证成功；否则，验证失败。
8.如权利要求5所述的非易失性存储单元擦除***，其特征在于，所述控制闪存SSL对选定块中闪存串的擦除结果进行验证时，若擦除操作次数达到最大，则说明此闪存串无法在当前设定条件下完成擦除，闪存SSL值加1，对下一个闪存串进行验证，直到选定块中所有的闪存串都被验证过。
9.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求1至4任一项所述的非易失性存储单元擦除方法。
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