KR102376505B1 - 불휘발성 메모리 장치 내 소거 불량 워드라인 검출 방법 - Google Patents

불휘발성 메모리 장치 내 소거 불량 워드라인 검출 방법 Download PDF

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Abstract

불휘발성 메모리 장치 내 소거 불량 워드라인 검출 방법에 대하여 개시된다. 불휘발성 메모리 장치는 복수의 셀 스트링들의 메모리 셀들에 소거 전압을 공급하고, 복수의 셀 스트링들의 메모리 셀들에 연결된 이븐 워드라인들에 제1 검증 전압을 인가하고 오드 워드라인들에 고전압을 인가하여 제1 읽기를 수행하고, 복수의 셀 스트링들의 메모리 셀들에 연결된 오드 워드라인들에 제1 검증 전압을 인가하고 이븐 워드라인들에 고전압을 인가하여 제2 읽기를 수행하고, 제1 읽기의 결과와 제2 읽기의 결과를 배타적 논리합 연산하여 소거 검증을 수행한다. 배타적 논리합 결과에 따라 소거 패스/페일을 판별함으로써 소거 불량 워드라인을 검출할 수 있다.

Description

불휘발성 메모리 장치 내 소거 불량 워드라인 검출 방법 {Detection of erase fail wordline in non-volatile memory device}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 소거 불량 워드라인을 검출하는 불휘발성 메모리 장치의 동작 방법에 관한 것이다.
반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 구조를 갖는 반도체 메모리 장치가 연구되고 있다. 3차원 반도체 메모리 장치는 기존의 2차원 반도체 메모리 장치와는 다른 구조적 특징이 있다. 3차원 반도체 메모리 장치와 2차원 반도체 메모리 장치의 구조적 차이로 인해, 3차원 반도체 메모리 장치를 구동하기 위한 다양한 방법들이 연구되고 있다.
3차원 불휘발성 메모리 장치는 프로그램/소거 동작의 횟수가 증가할수록 메모리 셀에 전자가 트랩(trap)되거나 특정 워드라인의 열화가 상대적으로 빠르게 진행될 수 있다. 이에 따라, 소거 동작시에도 메모리 셀의 문턱 전압이 충분히 감소하지 않는 경우가 발생하고, 소거 검증 동작에서 문턱 전압이 높은 메모리 셀은 셀 스트링 내에서 다른 메모리 셀들의 무시할 수 없는 저항 성분에 의해 묻혀서(buried) 소거 패스되는 문제점이 있다. 문턱 전압이 높은 메모리 셀이 연결된 소거 불량 워드라인을 검출할 수 있는 방법이 요구된다.
본 발명의 목적은 소거 불량 워드라인을 검출하는 불휘발성 메모리 장치의 동작 방법을 제공하는 것이다.
본 발명의 실시예들에 따른 불휘발성 메모리 장치의 동작 방법은, 복수의 셀 스트링들을 포함하고 각 셀 스트링은 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서, 복수의 셀 스트링들의 메모리 셀들에 소거 전압을 공급하는 단계, 복수의 셀 스트링들의 메모리 셀들에 연결된 이브 워드라인들에 제1 검증 전압을 인가하고 오드 워드라인들에 고전압을 인가하여 제1 읽기를 수행하는 단계, 복수의 셀 스트링들의 메모리 셀들에 연결된 오드 워드라인들에 제1 검증 전압을 인가하고 이븐 워드라인들에 고전압을 인가하여 제2 읽기를 수행하는 단계, 그리고, 제1 읽기의 결과와 제2 읽기의 결과를 제1 배타적 논리합 연산하여 제1 소거 검증을 수행하는 단계를 포함한다.
본 발명의 실시예들에 따라, 제1 소거 검증이 수행될 때, 이븐 워드라인들에 연결된 메모리 셀들의 문턱 전압 분포와 오드 워드라인들에 연결된 메모리 셀들의 문턱 전압 분포가 제1 검증 전압 이상에서 서로 다를 경우 소거 페일되는 것으로 처리될 수 있다.
본 발명의 실시예들에 따라, 제1 소거 검증이 수행될 때, 이븐 워드라인들에 연결된 메모리 셀들의 문턱 전압 분포와 오드 워드라인들에 연결된 메모리 셀들의 문턱 전압 분포가 제1 검증 전압 이상에서 동일한 경우 소거 패스되는 것으로 처리될 수 있다.
본 발명의 실시예들에 따라, 제1 검증 전압은 소거된 메모리 셀들이 갖는 문턱 전압의 상한일 수 있다.
본 발명의 실시예들에 따라, 고전압은 읽기 동작 시에 비선택된 워드라인들에 공급되는 비선택 읽기 전압일 수 있다.
본 발명의 실시예들에 따라, 제1 소거 검증을 수행하는 단계는, 제1 배타적 논리합 연산의 결과, 제1 로직값의 수를 카운트하는 단계, 제1 로직값의 수가 불휘발성 메모리 장치의 데이터 에러를 정정하는 에러 정정부의 비트수보다 많으면, 소거 상태 불량 처리하는 단계, 그리고 제1 로직값의 수가 에러 정정부의 비트수 이하이면, 소거 상태 패스 처리하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따라, 불휘발성 메모리 장치의 동작 방법은, 제1 소거 검증의 결과, 소거 패스로 판별되면, 이브 워드라인들에 제1 검증 전압과는 다른 제2 검증 전압을 인가하고, 오드 워드라인들에 고전압을 인가하여 제3 읽기를 수행하는 단계, 오드 워드라인들에 제2 검증 전압을 인가하고, 이븐 워드라인들에 고전압을 인가하여 제4 읽기를 수행하는 단계, 그리고 제3 읽기의 결과와 제4 읽기의 결과를 제2 배타적 논리합 연산하여 제2 소거 검증을 수행하는 더 단계를 포함할 수 있다.
본 발명의 실시예들에 따라, 제2 검증 전압은 제1 검증 전압보다 낮게 설정될 수 있다.
본 발명의 실시예들에 따라, 제2 소거 검증을 수행하는 단계는, 제2 배타적 논리합 연산의 결과, 제1 로직값의 수를 카운트하는 단계, 제1 로직값의 수가 에러 정정부의 비트수보다 많으면, 소거 상태 불량 처리하고 소거 동작이 종료되는 단계, 그리고 제1 로직값의 수가 에러 정정부의 비트수 이하이면, 소거 상태 패스 처리하고 소거 동작이 종료되는 단계를 포함할 수 있다.
본 발명의 실시예들에 따른 불휘발성 메모리 장치의 동작 방법은, 기판 상에 제공되는 복수의 셀 스트링들을 포함하고 복수의 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서, 복수의 셀 스트링들의 메모리 셀들에 소거 전압을 공급하는 단계, 복수의 셀 스트링들의 메모리 셀들에 연결된 워드라인들에 고전압을 인가하여 제1 소거 검증을 수행하는 단계, 제1 소거 검증의 결과, 소거 패스로 판별된 셀 스트링들에 대하여, 워드라인들 중 이브 워드라인들에 제1 검증 전압을 인가하고, 오드 워드라인들에 고전압을 인가하여 제1 읽기를 수행하는 단계, 오드 워드라인들에 제1 검증 전압을 인가하고, 이븐 워드라인들에 고전압을 인가하여 제2 읽기를 수행하는 단계, 그리고 제1 읽기의 결과와 제2 읽기의 결과를 제1 배타적 논리합 연산하여 제2 소거 검증을 수행하는 단계를 포함한다.
본 발명의 실시예들에 따라, 제1 소거 검증의 결과가 소거 페일로 판별되면, 소거 상태 불량 처리하고 소거 동작이 종료될 수 있다.
본 발명의 실시예들에 따른 불휘발성 메모리 장치의 동작 방법은, 소거 검증 동작에서 이븐 워드라인들에 대한 읽기 결과와 오드 워드라인들에 대한 읽기 결과를 배타적 논리합 연산하여 소거 패스/페일을 판별함으로써, 소거 불량 워드라인을 검출할 수 있다.
도 1은 본 발명의 실시예들에 따른 소거 불량 워드라인을 검출할 수 있는 불휘발성 메모리 장치를 보여주는 블락 다이어그램이다.
도 2 내지 도 4는 도 1의 메모리 셀 어레이 블락을 설명하는 도면들이다.
도 5a 및 도 5b는 도 4의 메모리 셀들의 소거 검증 동작을 설명하는 도면이다.
도 6은 본 발명의 실시예에 따른 소거 방법을 설명하는 플로우챠트이다.
도 7은 소거 동작시 셀 스트링의 상태를 보여주는 도면이다.
도 8은 소거 동작시 셀 스트링의 전압 변화를 보여주는 도면이다.
도 9는 본 발명의 실시예에 따른 소거 검증 동작을 설명하는 플로우챠트이다.
도 10a 내지 도 10c는 제2 소거 검증 결과로 알 수 있는 메모리 셀들의 문턱 전압 분포를 보여주는 도면이다.
도 11은 본 발명의 실시예에 따른 소거 검증 동작을 설명하는 플로우챠트이다.
도 12는 본 발명의 실시예들에 따른 불휘발성 메모리 장치가 메모리 카드 시스템에 적용된 예를 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 불휘발성 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 실시예들에 따른 소거 불량 워드라인을 검출할 수 있는 불휘발성 메모리 장치를 보여주는 블락 다이어그램이다.
도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 그리고 전압 생성기 및 제어 로직(140)을 포함한다. 불휘발성 메모리 장치(100)는 낸드형 플래시 메모리로 구성될 수 있다.
메모리 셀 어레이(110)는 스트링 선택 라인들(SSL), 워드라인들(WL), 그리고 접지 선택 라인들(GSL)을 통해 어드레스 디코더(120)에 연결되고, 비트라인들(BL)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 메모리 셀 어레이(110)는 복수개의 메모리 블록들(BLK1~BLKn)을 포함한다.
각 메모리 블록(BLK1~BLKn)은 복수의 메모리 셀들 및 복수의 선택 트랜지스터들을 포함할 수 있다. 메모리 셀들은 워드라인들(WL)에 연결되고, 선택 트랜지스터들은 스트링 선택 라인들(SSL) 또는 접지 선택 라인들(GSL)에 연결될 수 있다. 각 메모리 블록(BLK1~BLKn)의 메모리 셀들은 기판과 수직인 방향으로 적층되어 3차원 구조를 형성할 수 있다. 각 메모리 블록(BLK1~BLKn)의 메모리 셀들은 하나 또는 그 이상의 비트를 저장할 수 있다.
어드레스 디코더(120)는 스트링 선택 라인들(SSL), 워드라인들(WL), 그리고 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 전압 생성기 및 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 외부 장치로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 디코딩된 행 어드레스를 이용하여, 어드레스 디코더(120)는 스트링 선택 라인들(SSL), 워드라인들(WL), 그리고 접지 선택 라인들(GSL)을 선택한다. 어드레스 디코더(120)는 전압 생성기 및 제어 로직(140)으로부터 다양한 전압들을 수신하고, 수신된 전압들을 선택 및 비선택된 스트링 선택 라인들(SSL), 워드라인들(WL), 그리고 접지 선택 라인들(GSL)에 각각 공급할 수 있다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 디코딩된 열 어드레스(DCA)는 읽기 및 쓰기 회로(130)로 전달된다. 예시적으로, 어드레스 디코더(120)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 비트라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되고, 외부와 데이터(DATA)를 교환한다. 읽기 및 쓰기 회로(130)는 전압 생성기 및 제어 로직(140)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(130)는 어드레스 디코더(120)로부터 디코딩된 열 어드레스(DCA)를 수신하도록 구성된다. 디코딩된 열 어드레스(DCA)를 이용하여, 읽기 및 쓰기 회로(130)는 비트라인들(BL)을 선택한다.
읽기 및 쓰기 회로(130)는 외부로부터 데이터(DATA)를 수신하고, 수신된 데이터를 메모리 셀 어레이(110)에 기입한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 읽혀진 데이터(DATA)를 외부로 전달한다.
읽기 및 쓰기 회로(130)는 페이지 버퍼 (또는 페이지 레지스터), 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다. 페이지 버퍼는 선택된 워드라인에 연결된 메모리 셀들에 기입할 데이터를 임시로 저장하는 기입 드라이버로 동작하거나 또는 선택된 워드라인에 연결된 메모리 셀들로부터 독출된 데이터를 감지 증폭하는 감지 증폭기로 동작할 수 있다.
읽기 및 쓰기 회로(130) 내 페이지 버퍼는 메모리 셀 어레이(110)의 소거 동작 수행 후, 소거 검증 동작에서 메모리 셀 어레이(110)로부터 읽혀진 데이터를 저장하는 래치들(132, 134)을 포함한다. 래치들(132, 134)은 메모리 셀 어레이(110) 내 복수의 셀 스트링들의 메모리 셀들에 연결된 워드라인들(WL)에 고전압 또는 검증 전압을 인가하여 읽기를 수행한 결과를 저장할 수 있다. 래치들(132, 134)에 저장된 데이터는 소거 검증 읽기 결과일 수 있다.
실시예에 따라, 제1 래치(132)는 메모리 셀 어레이(110) 내 워드라인들(WL) 중 이븐 워드라인에 대한 소거 검증 읽기 결과를 저장하고, 제2 래치(134)는 오드 워드라인에 대한 소거 검증 읽기 결과를 저장할 수 있다. 이와는 반대로, 제1 래치(132)에 오드 워드라인에 대한 소거 검증 읽기 결과를 저장하고, 제2 래치(134)에 이븐 워드라인에 대한 소거 검증 읽기 결과를 저장할 수 있다.
전압 생성기 및 제어 로직(140)은 어드레스 디코더(120)와 읽기 및 쓰기 회로(130)에 연결된다. 전압 생성기 및 제어 로직(140)은 불휘발성 메모리 장치(100)의 프로그램(program) 동작, 읽기(read) 동작 그리고 소거(erase) 동작과 관련된 동작에서 요구되는 다양한 전압들을 생성하도록 구성된다. 전압 생성기 및 제어 로직(140)은 불휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 전압 생성기 및 제어 로직(140)은 외부로부터 전달되는 제어 신호(CTRL) 및 커맨드(CMD)에 응답하여 동작한다.
전압 생성기 및 제어 로직(140)은 불휘발성 메모리 장치(100)의 소거 검증 동작에서 소거 불량 워드라인을 검출하기 위한 로직 회로부(142)를 포함한다. 로직 회로부(142)는 읽기 및 쓰기 회로(130) 내 페이지 버퍼의 제1 래치(132)에 저장된 데이터와 제2 래치(134)에 저장된 데이터에 대하여 배타적 논리합하는 연산부로 구성될 수 있다. 배타적 논리합 연산부(142)의 동작은 도 10a 내지 도 10c를 참조하여 후술한다.
전압 생성기 및 제어 로직(140)은 배타적 논리합 연산부(142)의 결과에 기초하여, 이븐 워드라인들에 연결된 메모리 셀들의 문턱 전압 분포와 오드 워드라인들에 연결된 메모리 셀들의 문턱 전압 분포가 검증 전압 이상에서 서로 다를 경우 소거 페일되는 것으로 판별할 수 있다.
전압 생성기 및 제어 로직(140)은 배타적 논리합 연산부(142)의 결과에 기초하여, 이븐 워드라인들에 연결된 메모리 셀들의 문턱 전압 분포와 오드 워드라인들에 연결된 메모리 셀들의 문턱 전압 분포가 검증 전압 이상에서 동일한 경우 소거 패스되는 것으로 판별할 수 있다.
도 2 내지 도 4는 도 1의 메모리 셀 어레이 블락을 설명하는 도면들이다. 도 2는 메모리 셀 어레이(110)의 블록도를 보여주고, 도 3은 도 2의 메모리 블록들(BLK1~BLKn) 중 하나의 메모리 블록(BLKi) 일부분의 사시 단면도를 보여주고, 도 4는 메모리 블록(BLKi)의 회로도를 보여준다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수개의 메모리 블록들(BLK1~BLKn)을 포함한다. 각 메모리 블록(BLK1~BLKn)은 3차원 구조 (또는 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록(BLK1~BLKn)은 제1 내지 제3 방향들(X, Y, Z)을 따라 신장된(expanding) 구조물들을 포함할 수 있다. 각 메모리 블록(BLK1~BLKn)은 제3 방향(Z)을 따라 신장된 복수의 셀 스트링들(CS)을 포함할 수 있다. 복수의 셀 스트링들(CS)은 제1 방향(X) 및 제2 방향(Y)을 따라 서로 이격될 수 있다.
각 셀 스트링(CS)은 비트라인(BL), 스트링 선택 라인(SSL), 워드라인들(WL), 접지 선택 라인(GSL), 그리고 공통 소스 라인에 연결된다. 공통 소스 라인은 도 3에서 공통 소스 영역(CSR)으로 보여질 것이다. 각 메모리 블락(BLK1~BLKn)은 복수의 비트라인들(BL), 복수의 스트링 선택 라인들(SSL), 복수의 워드라인들(WL), 복수의 접지 선택 라인들(GSL), 그리고 공통 소스 라인에 연결될 것이다.
도 3을 참조하면, 메모리 블록(BLKi)은 제1 내지 제3 방향들(X, Y, Z)을 따라 신장된 3차원 구조물들을 포함한다. 우선, 기판(401)이 제공된다. 예시적으로, 기판(401)은 제1 도전형으로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 기판(401)는 P 도전형으로 도핑된 실리콘 물질을 포함할 것이다. 기판(401)은 P 도전형의 웰 (예를 들면, 포켓 p웰)일 것이다. 이하에서, 기판(401)은 P 도전형의 실리콘인 것으로 가정한다. 그러나, 기판(401)은 P 도전형의 실리콘으로 한정되지 않는다.
기판(401) 상에, 제2 방향(Y)을 따라 신장되고, 제1 방향(X)을 따라 서로 이격된 복수의 공통 소스 영역들(CSR)이 제공된다. 복수의 공통 소스 영역들(CSR)은 공통으로 연결되어 공통 소스 라인(CSL)을 구성할 수 있다. 복수의 공통 소스 영역들(CSR)은 기판(401)과 상이한 제2 도전형을 갖는다. 예를 들면, 복수의 공통 소스 영역들(CSR)은 N 도전형을 가질 수 있다.
복수의 공통 소스 영역들(CSR) 중 인접한 두개의 공통 소스 영역들 사이에, 복수의 절연 물질들(402a, 402)이 기판(401)과 수직한 방향인 제3 방향(Z)을 따라 기판(401) 상에 순차적으로 제공된다. 복수의 절연 물질들(402a, 402)은 제3 방향(Z)을 따라 서로 이격되고, 제2 방향(Y)을 따라 신장된다. 복수의 절연 물질들(402a, 402)은 반도체 산화막과 같은 절연 물질을 포함할 수 있다. 복수의 절연 물질들(402a, 402) 중 기판(401)과 접촉하는 절연 물질(402a)의 두께는 다른 절연 물질(402)의 두께보다 얇을 수 있다.
인접한 두개의 공통 소스 영역들(CSR) 사이에서, 제1 방향(X)을 따라 서로 이격되어 배치되며 제3 방향(Z)을 따라 복수의 절연 물질들(402a, 402)을 관통하는 복수의 필라들(pilla, PL)이 제공된다. 복수의 필라들(PL)은 절연 물질들(402a, 402)을 관통하여 기판(401)과 접촉할 수 있다. 복수의 필라들(PL)은 채널막들(404)과 채널막들(404) 내부의 내부 물질들(405)을 포함할 수 있다. 채널막들(404)은 기판(401)과 동일한 도전형인 제1 도전형을 갖는 반도체 물질 (예컨대, 실리콘)을 포함할 수 있다. 내부 물질들(405)은 실리콘 산화막과 같은 절연 물질을 포함할 수 있다.
인접한 두개의 공통 소스 영역들(CSR) 사이에서, 절연 물질들(402a, 402) 및 필라들(PL)의 노출된 표면들에 정보 저장막들(406)이 제공된다. 정보 저장막들(406)은 전하를 포획 또는 유출함으로써 정보를 저장할 수 있다.
인접한 두개의 공통 소스 영역들(CSR) 사이에서 그리고 절연 물질들(402a, 402) 사이에서, 정보 저장막들(406)의 노출된 표면들에 도전 물질들(CM1-CM8)이 제공된다. 도전 물질들(CM1-CM8)은 제2 방향(Y)을 따라 신장될 수 있다. 공통 소스 영역들(CSR) 상에서, 도전 물질들(CM1-CM8)은 워드라인 컷(WL cut)에 의해 분리될 수 있다. 워드라인 컷(WL_cut)은 제2 방향(Y)을 따라 신장될 수 있고, 공통 소스 영역들(CSR)을 노출시킬 수 있다. 도전 물질들(CM1-CM8)은 금속성 도전 물질을 포함할 수 있다. 도전 물질(CM1-CM8)은 폴리 실리콘 등과 같은 비금속성 도전 물질을 포함할 수 있다. 도전 물질(CM1-CM8)은 기판(401)으로부터의 순서에 따라 제1 내지 제8 높이를 가질 수 있다.
복수의 필라들(PL) 상에 복수의 드레인들(407)이 제공된다. 드레인들(407)은 제2 도전형을 갖는 반도체 물질 (예컨대, 실리콘)을 포함할 수 있다. 드레인들(407)은 필라들(PL)의 채널막(404)의 상부들로 확장될 수 있다. 드레인들(407) 상에, 제1 방향(X)으로 신장되고, 제2 방향(Y)을 따라 서로 이격된 비트라인들(BL)이 제공된다. 비트라인들(BL)은 드레인들(407)과 연결된다. 예컨대, 드레인들(407)과 비트라인들(BL)은 콘택 플러그들을 통해 연결될 수 있다. 비트라인들(BL)은 금속성 도전 물질을 포함할 수 있다. 비트라인들(BL)은 폴리 실리콘 등과 같은 비금속성 도전 물질을 포함할 수 있다.
복수의 필라들(PL)은 정보 저장막들(406) 및 복수의 도전 물질들(CM1-CM8)과 함께 복수의 셀 스트링들을 형성한다. 셀 스트링들 각각은 기판(401)과 수직한 방향으로 적층된 복수의 셀 트랜지스터들을 구성한다. 셀 트랜지스터들(CT)은 도전 물질들(CM1-CM8), 필라들(PL) 그리고 도전 물질들(CM1-CM8)과 필라들(PL) 사이에 제공되는 정보 저장막(406)으로 구성된다.
도전 물질들(CM1-CM8)은 셀 트랜지스터들(CT)의 게이트들 (또는 제어 게이트들)로 동작한다. 예시적으로, 제1 도전 물질들(CM1)은 정보 저장막들(406) 및 필라들(PL)과 함께 접지 선택 트랜지스터들(GST)을 구성할 수 있다. 제1 도전 물질(CM1)은 서로 연결되어 공통으로 연결된 하나의 접지 선택 라인(GSL)을 구성할 수 있다. 제2 내지 제7 도전 물질들(CM2-CM7)은 정보 저장막들(406) 및 필라들(PL)과 함께 제1 내지 제6 메모리 셀들(MC1-MC6)을 구성할 수 있다. 제2 내지 제7 도전 물질들(CM2-CM7)은 제1 내지 제6 워드라인들(WL1-WL6)을 구성할 수 있다. 제8 도전 물질들(CM8)은 정보 저장막들(406) 및 필라들(PL)과 함께 스트링 선택 트랜지스터들(CST)을 구성할 수 있다. 제8 도전 물질(CM1)은 스트링 선택 라인들(SSL1, SSL2)을 구성할 수 있다.
도 4를 참조하면, 비트라인들(BL1, BL2) 및 공통 소스 라인(CSL) 사이에 셀 스트링들(CS11, CS12, CS21, CS22)이 제공된다. 셀 스트링들(CS11, CS12, CS21, CS22)은 스트링 선택 라인(SSL)에 연결되는 스트링 선택 트랜지스터(SST), 복수의 워드라인들(WL1-WL6)에 각각 연결된 복수의 메모리 셀들(MC1-MC6) 그리고 접지 선택 라인(GSL)에 연결된 접지 선택 트랜지스터(GST)를 포함할 수 있다.
동일한 높이의 메모리 셀들은 하나의 워드라인에 공통으로 연결되어 있다. 따라서, 특정 높이의 워드라인에 전압이 공급될 때 모든 셀 스트링들(CS11, CS12, CS21, CS22)에 전압이 인가된다.
서로 다른 행의 셀 스트링들(CS11, CS12, CS21, CS22)은 서로 다른 스트링 선택 라인들(SSL1, SSL2)에 각각 연결된다. 제1 및 제2 스트링 선택 라인들(SSL1, SSL2)을 선택 및 비선택함으로써, 셀 스트링들(CS11, CS12, CS21, CS22)이 행 단위로 선택 및 비선택될 수 있다.
셀 스트링들(CS11, CS12, CS21, CS22)은 열 단위로 비트라인들(BL1, BL2)에 연결된다. 제1 비트라인(BL1)과 공통 소스 라인(CSL) 사이에 셀 스트링들(CS11, CS21)이 연결되고, 제2 비트라인(BL2)과 공통 소스 라인(CSL) 사이에 셀 스트링들(CS12, CS22)이 연결된다. 비트라인들(BL1, BL2)을 선택 및 비선택함으로써, 셀 스트링들(CS11, CS12, CS21, CS22)이 열 단위로 선택 및 비선택될 수 있다.
메모리 블록(BLKi)에서, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들의 수 그리고 하나의 비트라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 접지 선택 라인들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트라인들의 수, 그리고 하나의 스트링 선택 라인들에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 메모리 셀들의 수는 증가 또는 감소될 수 있다. 셀 스트링들 각각에 적층되는 메모리 셀들의 수가 변경됨에 따라, 워드라인들의 수 또한 변경될 수 있다. 예를 들어, 셀 스트링들 각각에 제공되는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수는 증가될 수 있다. 셀 스트링들 각각에 제공되는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수가 변경됨에 따라, 스트링 선택 라인 또는 접지 선택 라인의 수 또한 변경될 수 있다. 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수가 증가하면, 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들은 메모리 셀들(MC1~MC6)과 같은 형태로 적층될 수 있다.
복수의 메모리 셀들(MC1-MC6)에 데이터를 기록하기 위해서는, 먼저 메모리 셀들이 소정의 음(-) 문턱전압을 갖도록 소거 동작이 수행된다. 소거 동작은 블록 단위(BLK1-BLKn)로 이루어진다. 이 후, 선택된 메모리 셀과 연결된 워드라인으로 소정 시간 동안 고전압(Vpgm)을 인가하여 선택된 메모리 셀에 대한 프로그램 동작이 수행된다.
소거 동작시, 비트라인들(BL1, BL2)은 플로팅되고, 스트링 선택 라인들(SSL1, SSL2)과 접지 선택 라인(GSL)이 플로팅될 수 있다. 워드라인들(WL1~WL6)에 접지 전압(VSS)이 공급되고, 기판(401, 도 3)에 고전압의 소거 전압(Vers)이 공급될 수 있다. 기판(401)에 공급된 소거 전압(Vers)은 채널막들(404, 도 3)에 공급된다. 채널막들(404)은 소거 전압(Vers)으로 충전될 수 있다. 워드라인들(WL1~WL6)에 공급된 접지 전압(VSS)과 채널막들(404)에 공급된 소거 전압(Vers)의 전압 차이로 인해, 메모리 셀들(MC1~MC6)에 포획된 전하들이 유출될 수 있다. 이에 따라, 메모리 셀들(MC1~MC6)의 문턱 전압이 낮아질 수 있다.
도 5a 및 도 5b는 도 4의 메모리 셀들의 소거 검증 동작을 설명하는 도면이다.
도 5a를 참조하면, 메모리 셀들(MC1~MC6)이 음(-) 문턱전압을 갖는지를 확인하기 위하여, 비트라인(BL)에 전원 전압(VCC)이 인가된다. 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)가 턴온되도록, 스트링 선택 라인(SSL)에 스트링 선택 전압(VSSL)이 인가되고 접지 선택 라인(GSL)에 접지 선택 전압(VGSL)이 인가된다. 예컨대, 스트링 선택 라인 전압(VSSL)과 접지 선택 라인 전압(VGSL)은 전원 전압(VCC) 또는 그와 유사한 레벨을 갖는 전압일 수 있다. 워드라인들(WL1~WL6) 모두에 음(-)의 제1 읽기 전압(VL1)이 인가될 수 있다.
메모리 셀들(MC1~MC6) 모두 음(-)의 제1 읽기 전압(VL1) 이하의 문턱 전압을 갖는다면, 비트라인(BL)에 충전된 전원 전압(VCC)이 공통 소스 라인(CSL)으로 방전되어 비트라인(BL)이 낮아질 것이다. 읽기 및 쓰기 회로(130, 도 1) 내 페이지 버퍼는 비트라인(BL)의 전압이 소정의 기준 전압(Vref) 보다 낮을 때, 예컨대, 로직 로우를 해당 비트라인(BL)이 연결되는 래치에 저장할 수 있다. 소거 검증 읽기 결과는 전압 생성기 및 제어 로직(140)으로 전달되고, 로직 로우의 읽기 결과는 소거 패스된 것으로 판별될 것이다.
메모리 셀들(MC1~MC6) 중에서 메모리 셀의 문턱 전압이 충분히 감소하지 않는 메모리 셀이 존재할 수 있다. 예를 들어, MC4 메모리 셀이 높은 문턱 전압을 갖는다고 가정하자. 이 경우, 비트라인(BL)의 전압은 기준 전압(Vref) 보다 높은 전압 레벨을 가질 것이고, 페이지 버퍼의 래치에는 예컨대, 로직 하이가 저장될 것이다. 로직 하이의 읽기 결과는 전압 생성기 및 제어 로직(140)에서 소거 페일된 것으로 판별되어야 할 것이다.
그런데, 문턱 전압이 높은 MC4 메모리 셀이 존재함에도 불구하고, 비트라인(BL)의 전압이 기준 전압(Vref) 보다 낮은 경우, 소거 검증 읽기 결과는 소거 패스된 것으로 판별될 수 있다. 그 이유는 워드라인들(WL1~WL6)에 인가된 음(-)의 제1 읽기 전압(VL1)이 메모리 셀들(MC1~MC6, MC4 제외)의 문턱 전압보다 충분히 높지 않기 때문일 수 있다. 그리고, 메모리 셀들(MC1~MC6, MC4 제외)의 저항 성분 대비 MC4 메모리 셀의 저항 성분이 차지하는 비중이 상대적으로 작은 경우, MC4 메모리 셀이 연결된 소거 불량 워드라인이 있을 때 흐르는 셀 스트링 전류(Ics)와 소거 불량 워드라인이 없을 때 흐르는 셀 스트링 전류(Ics)의 차이가 크지 않기 때문일 수 있다. 이에 따라, 소거 불량 워드라인이 검출되지 않고 소거 패스되는 문제점으로 나타난다.
이러한 문제점을 해결하기 위하여, 도 5b에 도시된 바와 같이, 워드라인들(WL1~WL6) 중 선택된 워드라인(WL4)에만 음(-)의 제2 읽기 전압(VL2)을 인가하고 나머지 워드라인들(WL1~WL3, WL5, WL6)에는 고전압(VH1)을 인가할 수 있다. 제2 읽기 전압(VL2)은 제1 읽기 전압(VL1) 보다 낮은 전압 레벨로서, 선택된 워드라인(WL4)에 연결된 메모리 셀(MC4)의 문턱 전압이 음(-)의 제2 읽기 전압(VL1) 정도 인지 여부를 정확하게 확인할 수 있다.
MC4 메모리 셀이 음(-)의 제2 읽기 전압(VL1) 보다 높은 문턱 전압을 갖는 경우, 셀 스트링 전류(Ics)가 흐르지 않아, 비트라인(BL)의 전압은 전원 전압(VCC)을 유지할 것이다. 읽기 및 쓰기 회로(130, 도 1) 내 페이지 버퍼는 비트라인(BL)의 전압이 소정의 기준 전압(Vref) 보다 높을 때, 예컨대, 로직 하이를 비트라인(BL)이 연결되는 래치에 저장할 수 있다. 로직 하이의 소거 검증 읽기 결과는 전압 생성기 및 제어 로직(140)으로 전달되고, 소거 페일된 것으로 판별될 것이다.
도 5b처럼, 워드라인들(WL1~WL6) 마다 개별적으로 소거 패스/페일을 판별하는 동작은 정확한 검증을 수행할 수 있지만, 소거 검증 시간에 많은 시간이 소요되는 문제점을 야기한다. 이하, 도 6 내지 도 11을 참조하여 본 발명의 실시예들에 따른 소거 검증 시간을 줄이면서 소거 불량 워드라인을 검출해 낼 수 있는 방법들을 상세히 설명한다.
도 6은 본 발명의 실시예에 따른 소거 방법을 설명하는 플로우챠트이다. 도 7은 소거 동작시 셀 스트링의 상태를 보여주는 도면이다. 도 8은 소거 동작시 셀 스트링의 전압 변화를 보여주는 도면이다.
도 1 및 도 7과 연계하여, 도 6을 참조하면, S610 단계에서 소거 전압이 공급된다.
비트라인(BL)은 플로팅되고, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL), 그리고 공통 소스 라인(CSL)이 플로팅될 수 있다.
워드라인들(WL1~WL6)에 접지 전압(VSS)이 공급되고, 기판(401)에 고전압의 소거 전압(Vers)이 공급될 수 있다. 워드라인들(WL1~WL6)에 공급된 접지 전압(VSS)과 기판(401)에 공급된 소거 전압(Vers)의 전압 차이로 인해, 메모리 셀들(MC1~MC6)에 포획된 전하들이 유출될 수 있다. 이에 따라, 메모리 셀들(MC1~MC6)의 문턱 전압이 낮아질 수 있다.
실시예에 따라, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 각각에는 스트링 선택 라인 전압(VSSL) 또는 접지 선택 라인 전압(VGSL)이 공급될 수 있다. 스트링 선택 라인 전압(VSSL)은 스트링 선택 트랜지스터를 턴온하는 전압이고, 접지 선택 라인 전압(VGSL)은 접지 선택 트랜지스터를 턴온하는 전압일 수 있다. 워드라인들(WL1~WL6)에는 접지 전압(VSS)과 유사한 전압 레벨을 갖는 저전압 (양(+)의 전압과 음(-)의 전압을 포함)이 공급될 수 있다.
S620 단계에서, 제1 소거 검증 동작이 수행된다. 제1 소거 검증 동작은 워드라인들(WL1~WL6)에 고전압(VH1)을 공급하여 수행된다. 고전압(VH1)은 읽기 동작시에 비선택된 워드라인들에 공급되는 비선택 읽기 전압(Vread)일 수 있다.
비트라인(BL)에는 제1 비트라인 전압(VBL1)이 공급된다. 제1 비트라인 전압(VBL1)은 전원 전압(VCC)일 수 있다.
스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 각각에는 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)가 턴온되도록 스트링 선택 라인 전압(VSSL) 또는 접지 선택 라인 전압(VGSL)이 공급될 수 있다. 실시예에 따라, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 각각에는 전원 전압(VCC) 또는 읽기 시에 비선택된 워드라인들에 공급되는 비선택 읽기 전압(Vread)이 공급될 수 있다.
공통 소스 라인(CSL)에는 공통 소스 라인 전압(VCSL)이 공급된다. 공통 소스 라인 전압(VCSL)은 접지 전압(VSS) 또는 그와 유사한 전압 레벨을 갖는 저전압 (양(+)의 전압과 음(-)의 전압을 포함)일 수 있다.
기판(401)에는 기판 전압(VSUB)이 공급된다. 기판 전압(VSUB)은 접지 전압(VSS) 또는 그와 유사한 전압 레벨을 갖는 저전압 (양(+)의 전압과 음(-)의 전압을 포함)일 수 있다.
S620 단계의 제1 소거 검증 동작이 수행될 때, 셀 스트링의 전압 변화가 도 8에 도시되어 있다.
도 8을 참조하면, T1 시간에서, 비트라인(BL)에 제1 비트라인 전압(VBL1)이 프리차지된다. T2 시간에서, 스트링 선택 라인(SSL), 워드라인들(WL1~WL6), 접지 선택 라인(GSL), 그리고 공통 소스 라인(CSL)에 각각 전압이 공급된다.
스트링 선택 라인(SSL)에 스트링 선택 라인 전압(VSSL)이 공급되어 스트링 선택 트랜지스터(SST)가 턴온된다. 워드라인들(WL)에 고전압(VH1)이 공급되어 메모리 셀들(MC1~MC6)이 턴온된다. 접지 선택 라인(GSL)에 접지 선택 라인 전압(VGSL)이 공급되어 접지 선택 트랜지스터(GST)가 턴온된다.
셀 스트링에서, 메모리 셀들(MC1~MC6)이 턴온되고 비트라인(BL)에 충전된 제1 비트라인 전압(VBL1)이 공통 소스 라인(CSL)으로 방전되어 비트라인(BL)의 전압이 낮아지고, 기준 전압(vref) 보다 비트라인(BL)의 전압이 낮아지면 1차 소거 검증 패스 스트링으로 분류될 수 있다.
셀 스트링에서, 메모리 셀들(MC1~MC6) 중에서 하나의 메모리 셀이 턴오프될 때, 비트라인(BL)의 전압은 제1 비트라인 전압(VBL1)을 유지하거나 기준 전압(Vref) 보다 높을 수 있다. 이러한 셀 스트링은 1차 소거 검증 페일 스트링으로 분류될 수 있다.
S620 단계에서, 메모리 블락(BLKi, 도 2) 내 1차 소거 검증 페일 스트링들의 수가 불휘발성 메모리 장치(100, 도 1)로부터 읽어지는 데이터의 에러를 정정하는 에러 정정부의 비트수 이상이면, 메모리 블락(BLKi)은 소거 불량 처리되며 소거 동작이 종료될 수 있다.
S620 단계에서, 메모리 블락(BLKi, 도 2) 내 1차 소거 검증 페일 스트링들의 수가 에러 정정부의 비트수보다 적으면, 메모리 블락(BLKi)은 1차 소거 검증 패스 처리되고 S630 단계가 수행되도록 제어될 수 있다.
S630 단계에서, 제2 소거 검증 동작이 수행된다. 제2 소거 검증 동작은, 메모리 블락(BLKi) 내 셀 스트링들에 연결되는 워드라인들(WL) 중에서 이븐 워드라인들에 대한 제1 읽기를 수행하고, 오드 워드라인들에 개한 제2 읽기를 수행하고, 제1 읽기의 결과와 제2 읽기의 결과를 제1 배타적 논리합 연산을 수행할 수 있다. 제2 소거 검증 동작은 도 9 내지 도 11을 참조하여 후술한다.
도 9는 본 발명의 실시예에 따른 소거 검증 동작을 설명하는 플로우챠트이다. 도 9는 도 6의 제2 소거 검증 동작에 대하여 상세히 설명한다. 도 10a 내지 도 10c는 제2 소거 검증 결과로 알 수 있는 메모리 셀들의 문턱 전압 분포를 보여주는 도면이다.
도 1 및 도 7과 연계하여, 도 9를 참조하면, S902 단계에서, 1차 소거 검증 패스된 메모리 블록(BLKi)에 대하여 핑거 베리파이 동작 상태인지 판별된다. 핑거 베리파이 동작은 전압 생성기 및 제어 로직(140)에 의해 제어될 수 있다. 핑거 베리파이 동작이 비활성 상태이면(NO), S903 단계가 수행된다.
S903 단계에서, 제1 소거 검증 동작(S620, 도 6)에서 1차 소거 검증 패스된 메모리 블록(BLKi)에 대하여 소거 상태 패스 처리하고 소거 동작이 종료될 수 있다.
S902 단계에서, 핑거 베리파이 동작이 활성 상태이면(YES), S904 단계의 이븐 베리파이 동작이 수행된다.
S904 단계의 이븐 베리파이 동작에서, 셀 스트링 내 이븐 워드라인들(WL2, WL4, WL6)에 제1 검증 전압(VFY1)이 공급되고, 나머지 오드 워드라인들(WL1, WL3, WL5)에 고전압(VH1)이 공급된다. 제1 검증 전압(VFY1)은 소거된 메모리 셀들(MC1~MC6)이 갖는 문턱 전압의 상한일 수 있다. 제1 검증 전압(VFY1)은 접지 전압(VSS) 또는 음(-)의 전압일 수 있다.
비트라인(BL)에는 제1 비트라인 전압(VBL1)이 공급된다. 제1 비트라인 전압(VBL1)은 전원 전압(VCC)일 수 있다.
스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 각각에는 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)가 턴온되도록 스트링 선택 라인 전압(VSSL) 또는 접지 선택 라인 전압(VGSL)이 공급될 수 있다. 실시예에 따라, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 각각에는 전원 전압(VCC) 또는 읽기 시에 비선택된 워드라인들에 공급되는 비선택 읽기 전압(Vread)이 공급될 수 있다.
공통 소스 라인(CSL)에는 공통 소스 라인 전압(VCSL)이 공급된다. 공통 소스 라인 전압(VCSL)은 접지 전압(VSS) 또는 그와 유사한 전압 레벨을 갖는 저전압 (양(+)의 전압과 음(-)의 전압을 포함)일 수 있다.
기판(401)에는 기판 전압(VSUB)이 공급된다. 기판 전압(VSUB)은 접지 전압(VSS) 또는 그와 유사한 전압 레벨을 갖는 저전압 (양(+)의 전압과 음(-)의 전압을 포함)일 수 있다.
S904 단계에서, 고전압(VH1)의 오드 워드라인들(WL1, WL3, WL5)에 연결된 메모리 셀들(MC1, MC3, MC4)은 턴온되는 것으로 이미 1차 소거 검증 동작(S620, 도 6)에서 확인되었다. 제1 검증 전압(VFY1)이 공급될 때, 이브 워드라인들(WL2, WL4, WL6)에 연결된 메모리 셀들(MC2, MC4, MC6)의 문턱 전압 분포에 따라 비트라인(BL)의 전압이 변화될 수 있다.
S906 단계에서, 제1 검증 전압(VFY1)에 따라 메모리 셀들(MC1~MC6)이 턴온될 때, 비트라인(BL)의 전압은 제1 비트라인 전압(VBL1)으로부터 낮아진다. 비트라인(BL)의 전압이 기준 전압(Vref) 보다 낮을 때, 읽기 및 쓰기 회로(130, 도 1) 내 페이지 버퍼는 예컨대, 로직 로우를 해당 비트라인(BL)이 연결되는 제1 래치(132, 도 1)에 저장할 수 있다.
제1 검증 전압(VFY1)에 따라 이브 워드라인들(WL2, WL4, WL6)에 연결된 메모리 셀들(MC2, MC4, MC6) 중 적어도 하나의 메모리 셀이 턴-오프될 때, 비트라인(BL)의 전압은 제1 비트라인 전압(VBL1)을 유지한다. 비트라인(BL)의 전압이 기준 전압(Vref) 보다 높을 때, 읽기 및 쓰기 회로(130) 내 페이지 버퍼는 예컨대, 로직 하이를 해당 비트라인(BL)이 연결되는 제1 래치(132)에 저장할 수 있다. 페이지 버퍼의 제1 래치(132)에 저장된 데이터는 이븐 워드라인들(WL2, WL4, WL6)에 대한 소거 검증 읽기 결과일 수 있다.
S908 단계에서, 오드 베리파이 동작이 수행된다.
S908 단계의 오드 베리파이 동작에서, 셀 스트링 내 오드 워드라인들(WL1, WL3, WL5)에 제1 검증 전압(VFY1)이 공급되고, 나머지 이븐 워드라인들(WL2, WL4, WL6)에 고전압(VH1)이 공급된다.
비트라인(BL)에는 제1 비트라인 전압(VBL1)이 공급된다. 제1 비트라인 전압(VBL1)은 전원 전압(VCC)일 수 있다.
스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 각각에는 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)가 턴온되도록 스트링 선택 라인 전압(VSSL) 또는 접지 선택 라인 전압(VGSL)이 공급될 수 있다. 실시예에 따라, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 각각에는 전원 전압(VCC) 또는 읽기 시에 비선택된 워드라인들에 공급되는 비선택 읽기 전압(Vread)이 공급될 수 있다.
공통 소스 라인(CSL)에는 공통 소스 라인 전압(VCSL)이 공급된다. 공통 소스 라인 전압(VCSL)은 접지 전압(VSS) 또는 그와 유사한 전압 레벨을 갖는 저전압 (양(+)의 전압과 음(-)의 전압을 포함)일 수 있다.
기판(401)에는 기판 전압(VSUB)이 공급된다. 기판 전압(VSUB)은 접지 전압(VSS) 또는 그와 유사한 전압 레벨을 갖는 저전압 (양(+)의 전압과 음(-)의 전압을 포함)일 수 있다.
S908단계에서, 고전압(VH1)의 이븐 워드라인들(WL2, WL4, WL6)에 연결된 메모리 셀들(MC2, MC4, MC6)은 턴온되는 것으로 이미 1차 소거 검증 동작(S620, 도 6)에서 확인되었다. 제1 검증 전압(VFY1)이 공급될 때, 오드 워드라인들(WL1, WL3, WL5)에 연결된 메모리 셀들(MC1, MC3, MC5)의 문턱 전압 분포에 따라 비트라인(BL)의 전압이 변화될 수 있다.
S910단계에서, 제1 검증 전압(VFY1)에 따라 메모리 셀들(MC1~MC6)이 턴온될 때, 비트라인(BL)의 전압은 제1 비트라인 전압(VBL1)으로부터 낮아진다. 비트라인(BL)의 전압이 기준 전압(Vref) 보다 낮을 때, 읽기 및 쓰기 회로(130) 내 페이지 버퍼는 예컨대, 로직 로우를 해당 비트라인(BL)이 연결되는 제2래치(134 도 1)에 저장할 수 있다.
제1 검증 전압(VFY1)에 따라 오드 워드라인들(WL1, WL3, WL5)에 연결된 메모리 셀들(MC1, MC3, MC5) 중 적어도 하나의 메모리 셀이 턴-오프될 때, 비트라인(BL)의 전압은 제1 비트라인 전압(VBL1)을 유지한다. 비트라인(BL)의 전압이 기준 전압(Vref) 보다 높을 때, 읽기 및 쓰기 회로(130) 내 페이지 버퍼는 예컨대, 로직 하이를 해당 비트라인(BL)이 연결되는 제2래치(134에 저장할 수 있다. 페이지 버퍼의 제2래치(134) 저장된 데이터는 오드 워드라인들(WL1, WL3, WL5)에 대한 소거 검증 읽기 결과일 수 있다.
S912 단계에서, 제1 래치(132)에 저장된 이븐 워드라인들(WL2, WL4, WL6)에 대한 소거 검증 읽기 결과와 제2 래치(134)에 저장된 오드 워드라인들(WL1, WL3, WL5)에 대한 소거 검증 읽기 결과에 대하여 배타적 논리합(XOR) 연산이 수행된다. 그리고, 배타적 논리합(XOR) 연산 결과, 제1 로직값, 예컨대, 로직 하이 (비트 `1`)의 수를 카운트한다.
배타적 논리합(XOR) 결과가 로직 하이라는 것은, 도 10a 에 도시된 바와 같이, 이븐 워드라인들(WL2, WL4, WL6)에 연결된 메모리 셀들(MC2, MC4, MC6)의 문턱 전압 분포와 오드 워드라인들(WL1, WL3, WL5)에 연결된 메모리 셀들(MC2, MC4, MC6)의 문턱 전압 분포가 다르다는 것을 의미한다. 도 10a에서, 이븐 워드라인들(WL2, WL4, WL6)의 문턱 전압 분포(E)와 오드 워드라인들(WL1, WL3, WL5)의 문턱 전압 분포(O)가 제1 검증 전압(VFY1) 이상인 영역에서 서로 겹치지 않는 A 영역이 배타적 논리합(XOR) 결과가 로직 하이로 나타날 수 있다.
배타적 논리합(XOR) 결과가 로직 로우라는 것은, 도 10b 에 도시된 바와 같이, 이븐 워드라인들(WL2, WL4, WL6)의 문턱 전압 분포(E)와 오드 워드라인들(WL1, WL3, WL5)의 문턱 전압 분포(O)가 동일하게 제1 검증 전압(VFY1) 이하에 있다는 것을 의미한다.
또한, 배타적 논리합(XOR) 결과가 로직 로우라는 것은, 도 10c 에 도시된 바와 같이, 이븐 워드라인들(WL2, WL4, WL6)의 문턱 전압 분포(E)와 오드 워드라인들(WL1, WL3, WL5)의 문턱 전압 분포(O)가 제1 검증 전압(VFY1) 이상인 B 영역에도 존재하지만 문턱 전압 분포 모양이 동일하다는 것을 의미한다. 2차 소거 검증 동작에서는 이븐 워드라인들(WL2, WL4, WL6)의 문턱 전압 분포(E)와 오드 워드라인들(WL1, WL3, WL5)의 문턱 전압 분포(O)의 차이를 검증하는 것이 주요하다. 따라서, 문턱 전압 분포(E, O)가 제1 검증 전압(VFY1) 이상인 B 영역이 존재하더라도 문턱 전압 분포(E, O)가 동일하기 때문에, 소거 패스로 허용될 수 있다.
S914 단계에서, 배타적 논리합(XOR)의 로직 하이 (비트 `1`)의 수가 제1 값(NUMECC)과 비교된다. 제1 값(NUMECC)은 불휘발성 메모리 장치(100, 도 1)로부터 읽어지는 데이터의 에러를 정정하는 에러 정정부의 비트수를 의미한다. 전압 생성기 및 제어 로직(140, 도 1)의 배타적 논리합 연산부(142, 도 1)는 배타적 논리합(XOR)의 로직 하이 (비트 `1`)의 수가 제1 값(NUMECC) 이하이면, 메모리 블록(BLKi)에 대하여 소거 상태 패스 처리하고 소거 동작이 종료되도록 제어할 수 있다(S903).
배타적 논리합 연산부(142)는 배타적 논리합(XOR)의 로직 하이 (비트 `1`)의 수가 제1 값(NUMECC) 보다 크면, 메모리 블록(BLKi)에 대하여 소거 상태 불량 처리하고 소거 동작이 종료되도록 제어할 수 있다(S916).
도 11은 본 발명의 실시예에 따른 소거 검증 동작을 설명하는 플로우챠트이다. 도 11은 도 6의 제2 소거 검증 동작 후 수행되는 추가 소거 검증 동작(S1100)에 대하여 상세히 설명한다.
도 1, 도 7 및 도 9와 연계하여, 도 11의 추가 소거 검증 동작(S1100)는 도 9에서 설명된 제1 검증 전압(VFY1)에 의한 제2 소거 검증 동작(S630) 후 수행된다. 추가 소거 검증 동작(S1100)에서는 제2 소거 검증 동작(S630)에서의 제1 검증 전압(VFY1)과는 다른 제2 검증 전압(VFY2)을 이용함으로써, 소거 불량 워드라인을 정확하게 검출할 수 있다.
S1102 단계에서, 제2 소거 검증 동작(S630)에서 소거 패스로 판별된 메모리 블록(BLKi)에 대하여 추가 베리파이 동작 상태인지 여부가 판별된다. 추가 베리파이 동작은 전압 생성기 및 제어 로직(140)에 의해 제어될 수 있다. 추가 베리파이 동작이 비활성 상태이면(NO), S1103 단계가 수행된다. S1103 단계에서, 메모리 블록(BLKi)에 대하여 소거 상태 패스 처리하고 소거 동작이 종료될 수 있다.
S1102 단계에서, 추가 베리파이 동작이 활성 상태이면(YES), S1104 단계의 이븐 베리파이 동작이 수행된다.
S1104 단계의 이븐 베리파이 동작에서, 셀 스트링 내 이븐 워드라인들(WL2, WL4, WL6)에 제2 검증 전압(VFY2)이 공급되고, 나머지 오드 워드라인들(WL1, WL3, WL5)에 고전압(VH1)이 공급된다. 제2 검증 전압(VFY2)은 제1 검증 전압(VFY1)과는 다른 전압 일 수 있다. 예를 들면, 제2 검증 전압(VFY2)은 제1 검증 전압(VFY1) 보다 낮은 전압일 수 있다.
비트라인(BL)에는 제1 비트라인 전압(VBL1)이 공급된다. 제1 비트라인 전압(VBL1)은 전원 전압(VCC)일 수 있다.
스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 각각에는 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)가 턴온되도록 스트링 선택 라인 전압(VSSL) 또는 접지 선택 라인 전압(VGSL)이 공급될 수 있다. 실시예에 따라, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 각각에는 전원 전압(VCC) 또는 읽기 시에 비선택된 워드라인들에 공급되는 비선택 읽기 전압(Vread)이 공급될 수 있다.
공통 소스 라인(CSL)에는 공통 소스 라인 전압(VCSL)이 공급된다. 공통 소스 라인 전압(VCSL)은 접지 전압(VSS) 또는 그와 유사한 전압 레벨을 갖는 저전압 (양(+)의 전압과 음(-)의 전압을 포함)일 수 있다.
기판(401)에는 기판 전압(VSUB)이 공급된다. 기판 전압(VSUB)은 접지 전압(VSS) 또는 그와 유사한 전압 레벨을 갖는 저전압 (양(+)의 전압과 음(-)의 전압을 포함)일 수 있다.
S1104 단계에서, 고전압(VH1)의 오드 워드라인들(WL1, WL3, WL5)에 연결된 메모리 셀들(MC1, MC3, MC4)은 턴온되는 것으로 이미 1차 소거 검증 동작(S620, 도 6) 및 핑거 베리파이 동작(S630, 도 9)에서 확인되었다. 제2 검증 전압(VFY)이 공급될 때, 이브 워드라인들(WL2, WL4, WL6)에 연결된 메모리 셀들(MC2, MC4, MC6)의 문턱 전압 분포에 따라 비트라인(BL)의 전압이 변화될 수 있다.
S1106 단계에서, 제2 검증 전압(VFY)에 따라 메모리 셀들(MC1~MC6)이 턴온될 때, 비트라인(BL)의 전압은 제1 비트라인 전압(VBL1)으로부터 낮아진다. 비트라인(BL)의 전압이 기준 전압(Vref) 보다 낮을 때, 읽기 및 쓰기 회로(130) 내 페이지 버퍼는 예컨대, 로직 로우를 해당 비트라인(BL)이 연결되는 제1 래치(132)에 저장할 수 있다.
제2 검증 전압(VFY2)에 따라 이브 워드라인들(WL2, WL4, WL6)에 연결된 메모리 셀들(MC2, MC4, MC6) 중 적어도 하나의 메모리 셀이 턴-오프될 때, 비트라인(BL)의 전압은 제1 비트라인 전압(VBL1)을 유지한다. 비트라인(BL)의 전압이 기준 전압(Vref) 보다 높을 때, 읽기 및 쓰기 회로(130) 내 페이지 버퍼는 예컨대, 로직 하이를 해당 비트라인(BL)이 연결되는 제1 래치(132)에 저장할 수 있다. 페이지 버퍼의 제1 래치(132)에 저장된 데이터는 이븐 워드라인들(WL2, WL4, WL6)에 대한 추가 소거 검증 읽기 결과일 수 있다.
S1108 단계에서, 오드 베리파이 동작이 수행된다.
S1108 단계의 오드 베리파이 동작에서, 셀 스트링 내 오드 워드라인들(WL1, WL3, WL5)에 제2 검증 전압(VFY2)이 공급되고, 나머지 이븐 워드라인들(WL2, WL4, WL6)에 고전압(VH1)이 공급된다.
비트라인(BL)에는 제1 비트라인 전압(VBL1)이 공급된다. 제1 비트라인 전압(VBL1)은 전원 전압(VCC)일 수 있다.
스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 각각에는 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)가 턴온되도록 스트링 선택 라인 전압(VSSL) 또는 접지 선택 라인 전압(VGSL)이 공급될 수 있다. 실시예에 따라, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 각각에는 전원 전압(VCC) 또는 읽기 시에 비선택된 워드라인들에 공급되는 비선택 읽기 전압(Vread)이 공급될 수 있다.
공통 소스 라인(CSL)에는 공통 소스 라인 전압(VCSL)이 공급된다. 공통 소스 라인 전압(VCSL)은 접지 전압(VSS) 또는 그와 유사한 전압 레벨을 갖는 저전압 (양(+)의 전압과 음(-)의 전압을 포함)일 수 있다.
기판(401)에는 기판 전압(VSUB)이 공급된다. 기판 전압(VSUB)은 접지 전압(VSS) 또는 그와 유사한 전압 레벨을 갖는 저전압 (양(+)의 전압과 음(-)의 전압을 포함)일 수 있다.
S1108단계에서, 고전압(VH1)의 이븐 워드라인들(WL2, WL4, WL6)에 연결된 메모리 셀들(MC2, MC4, MC6)은 턴온되는 것으로 이미 1차 소거 검증 동작(S620, 도 6) 및 핑거 베리파이 동작(S630, 도 9)에서 확인되었다. 제2 검증 전압(VFY2)이 공급될 때, 오드 워드라인들(WL1, WL3, WL5)에 연결된 메모리 셀들(MC1, MC3, MC5)의 문턱 전압 분포에 따라 비트라인(BL)의 전압이 변화될 수 있다.
S1110단계에서, 제2 검증 전압(VFY2)에 따라 메모리 셀들(MC1~MC6)이 턴온될 때, 비트라인(BL)의 전압은 제1 비트라인 전압(VBL1)으로부터 낮아진다. 비트라인(BL)의 전압이 기준 전압(Vref) 보다 낮을 때, 읽기 및 쓰기 회로(130) 내 페이지 버퍼는 예컨대, 로직 로우를 해당 비트라인(BL)이 연결되는 제2래치(134 도 1)에 저장할 수 있다.
제2 검증 전압(VFY2)에 따라 오드 워드라인들(WL1, WL3, WL5)에 연결된 메모리 셀들(MC1, MC3, MC5) 중 적어도 하나의 메모리 셀이 턴-오프될 때, 비트라인(BL)의 전압은 제1 비트라인 전압(VBL1)을 유지한다. 비트라인(BL)의 전압이 기준 전압(Vref) 보다 높을 때, 읽기 및 쓰기 회로(130) 내 페이지 버퍼는 예컨대, 로직 하이를 해당 비트라인(BL)이 연결되는 제2래치(134)에 저장할 수 있다. 페이지 버퍼의 제2래치(134) 저장된 데이터는 오드 워드라인들(WL1, WL3, WL5)에 대한 추가 소거 검증 읽기 결과일 수 있다.
S1112 단계에서, 제1 래치(132)에 저장된 이븐 워드라인들(WL2, WL4, WL6)에 대한 추가 소거 검증 읽기 결과와 제2 래치(134)에 저장된 오드 워드라인들(WL1, WL3, WL5)에 대한 추가 소거 검증 읽기 결과에 대하여 배타적 논리합(XOR) 연산이 수행된다. 그리고, 배타적 논리합(XOR) 연산 결과, 제1 로직값, 예컨대, 로직 하이 (비트 `1`)의 수를 카운트한다.
S1114 단계에서, 배타적 논리합(XOR)의 로직 하이 (비트 `1`)의 수가 제1 값(NUMECC)과 비교된다. 전압 생성기 및 제어 로직(140, 도 1)의 배타적 논리합 연산부(142, 도 1)는 배타적 논리합(XOR)의 로직 하이 (비트 `1`)의 수가 제1 값(NUMECC) 이하이면, 메모리 블록(BLKi)에 대하여 소거 상태 패스 처리하고(S1103) 소거 동작이 종료되도록 제어할 수 있다.
배타적 논리합 연산부(142)는 배타적 논리합(XOR)의 로직 하이 (비트 `1`)의 수가 제1 값(NUMECC) 보다 크면, 메모리 블록(BLKi)에 대하여 소거 상태 불량 처리하고(S1116) 소거 동작이 종료되도록 제어할 수 있다.
도 12는 본 발명의 실시예들에 따른 불휘발성 메모리 장치가 메모리 카드 시스템에 적용된 예를 나타내는 블록도이다.
도 12를 참조하면, 메모리 카드 시스템(1200)은 호스트(1210) 및 메모리 카드(1220)를 포함할 수 있다. 호스트(1210)는 호스트 컨트롤러(1211) 및 호스트 접속부(1212)를 포함할 수 있다. 메모리 카드(1220)는 카드 접속부(1221), 카드 컨트롤러(1222) 및 불휘발성 메모리 장치(1223)를 포함할 수 있다.
불휘발성 메모리 장치(1223)는 도 1 내지 도 11에 도시된 실시예들을 이용하여 구현될 수 있다. 불휘발성 메모리 장치(1223)는 복수의 셀 스트링들의 메모리 셀들에 소거 전압을 공급하고, 복수의 셀 스트링들의 메모리 셀들에 연결된 이브 워드라인들에 제1 검증 전압을 인가하고 오드 워드라인들에 고전압을 인가하여 제1 읽기를 수행하고, 복수의 셀 스트링들의 메모리 셀들에 연결된 오드 워드라인들에 제1 검증 전압을 인가하고 이븐 워드라인들에 고전압을 인가하여 제2 읽기를 수행하고, 제1 읽기의 결과와 제2 읽기의 결과를 배타적 논리합 연산하여 소거 검증을 수행한다. 불휘발성 메모리 장치(1223)는 배타적 논리합 결과에 따라 소거 패스/페일을 판별함으로써 소거 불량 워드라인을 검출할 수 있다.
호스트(1210)는 메모리 카드(1220)에 데이터(DATA)를 기록하거나, 메모리 카드(1220)에 저장된 데이터(DATA)를 독출할 수 있다. 호스트 컨트롤러(1211)는 커맨드(CMD), 호스트(410) 내의 클럭 발생기에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(1212)를 통해 메모리 카드(1220)로 전송할 수 있다.
카드 컨트롤러(1222)는 카드 접속부(1221)를 통해 수신된 요청에 응답하여, 카드 컨트롤러(1222) 내에 있는 클럭 발생기에서 발생한 클럭 신호에 동기하여 데이터를 불휘발성 메모리 장치(1223)에 제공할 수 있다. 불휘발성 메모리 장치(1223)는 호스트(1210)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(1220)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 유니버설 플래시 기억장치(UFS), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 13은 본 발명의 실시예들에 따른 불휘발성 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 13을 참조하면, SSD 시스템(1300)은 호스트(1310) 및 SSD(1320)를 포함할 수 있다. SSD(1320)는 신호 커넥터(signal connector)를 통해 호스트(1310)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(1320)는 SSD 컨트롤러(1321), 보조 전원 장치(1322) 및 복수의 불휘발성 메모리 장치들(1323, 1324, 1325)을 포함할 수 있다.
복수의 불휘발성 메모리 장치들(1323, 1324, 1325) 각각은 도 1 내지 도 11에 도시된 실시예들을 이용하여 구현될 수 있다. 불휘발성 메모리 장치들(1323, 1324, 1325) 각각은 복수의 셀 스트링들의 메모리 셀들에 소거 전압을 공급하고, 복수의 셀 스트링들의 메모리 셀들에 연결된 이브 워드라인들에 제1 검증 전압을 인가하고 오드 워드라인들에 고전압을 인가하여 제1 읽기를 수행하고, 복수의 셀 스트링들의 메모리 셀들에 연결된 오드 워드라인들에 제1 검증 전압을 인가하고 이븐 워드라인들에 고전압을 인가하여 제2 읽기를 수행하고, 제1 읽기의 결과와 제2 읽기의 결과를 배타적 논리합 연산하여 소거 검증을 수행한다. 불휘발성 메모리 장치들(1323, 1324, 1325) 각각은 배타적 논리합 결과에 따라 소거 패스/페일을 판별함으로써 소거 불량 워드라인을 검출할 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있다. 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 당업자라면 쉽게 구현할 수 있을 것이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서,
    상기 복수의 셀 스트링들의 메모리 셀들에 소거 전압을 공급하는 단계;
    상기 복수의 셀 스트링들의 메모리 셀들에 연결된 이븐 워드라인들에 제1 검증 전압을 인가하고, 오드 워드라인들에 고전압을 인가하여 제1 읽기를 수행하는 단계;
    상기 복수의 셀 스트링들의 메모리 셀들에 연결된 상기 오드 워드라인들에 상기 제1 검증 전압을 인가하고, 상기 이븐 워드라인들에 상기 고전압을 인가하여 제2 읽기를 수행하는 단계; 및
    상기 제1 읽기의 결과와 상기 제2 읽기의 결과를 제1 배타적 논리합 연산하여 제1 소거 검증을 수행하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 제1 소거 검증이 수행될 때, 상기 이븐 워드라인들에 연결된 메모리 셀들의 문턱 전압 분포와 상기 오드 워드라인들에 연결된 메모리 셀들의 문턱 전압 분포가 상기 제1 검증 전압 이상에서 서로 다를 경우 소거 페일되는 것으로 처리되는 불휘발성 메모리 장치의 동작 방법.
  3. 제1항에 있어서,
    상기 제1 소거 검증이 수행될 때, 상기 이븐 워드라인들에 연결된 메모리 셀들의 문턱 전압 분포와 상기 오드 워드라인들에 연결된 메모리 셀들의 문턱 전압 분포가 상기 제1 검증 전압 이상에서 동일한 경우 소거 패스되는 것으로 처리되는 불휘발성 메모리 장치의 동작 방법.
  4. 제1항에 있어서,
    상기 제1 검증 전압은 소거된 메모리 셀들이 갖는 문턱 전압의 상한인 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  5. 제1항에 있어서,
    상기 고전압은 읽기 동작 시에 비선택된 워드라인들에 공급되는 비선택 읽기 전압인 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  6. 제1항에 있어서,
    상기 제1 소거 검증을 수행하는 단계는
    상기 제1 배타적 논리합 연산의 결과, 제1 로직값의 수를 카운트하는 단계;
    상기 제1 로직값의 수가 상기 불휘발성 메모리 장치의 에러 정정부가 정정 가능한 에러 비트수보다 많으면, 소거 상태 불량 처리하는 단계; 및
    상기 제1 로직값의 수가 상기 에러 정정부가 정정 가능한 에러 비트수 이하이면, 소거 상태 패스 처리하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  7. 제1항에 있어서,
    상기 소거 검증을 수행하는 단계는
    상기 제1 소거 검증의 결과, 소거 패스로 판별되면, 상기 이븐 워드라인들에 상기 제1 검증 전압과는 다른 제2 검증 전압을 인가하고, 상기 오드 워드라인들에 상기 고전압을 인가하여 제3 읽기를 수행하는 단계;
    상기 오드 워드라인들에 상기 제2 검증 전압을 인가하고, 상기 이븐 워드라인들에 상기 고전압을 인가하여 제4 읽기를 수행하는 단계; 및
    상기 제3 읽기의 결과와 상기 제4 읽기의 결과를 제2 배타적 논리합 연산하여 제2 소거 검증을 수행하는 더 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  8. 제7항에 있어서,
    상기 제2 검증 전압은 상기 제1 검증 전압보다 낮은 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  9. 제7항에 있어서,
    상기 제2 소거 검증을 수행하는 단계는
    상기 제2 배타적 논리합 연산의 결과, 제1 로직값의 수를 카운트하는 단계;
    상기 제1 로직값의 수가 상기 불휘발성 메모리 장치의 에러 정정부가 정정 가능한 에러 비트수보다 많으면, 소거 상태 불량 처리하고 소거 동작이 종료되는 단계; 및
    상기 제1 로직값의 수가 상기 에러 정정부가 정정 가능한 에러 비트수 이하이면, 소거 상태 패스 처리하고 상기 소거 동작이 종료되는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  10. 기판 상에 제공되는 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층된 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서,
    상기 복수의 셀 스트링들의 메모리 셀들에 소거 전압을 공급하는 단계;
    상기 복수의 셀 스트링들의 메모리 셀들에 연결된 워드라인들에 고전압을 인가하여 제1 소거 검증을 수행하는 단계;
    상기 제1 소거 검증의 결과, 소거 패스로 판별된 셀 스트링들에 대하여, 상기 워드라인들 중 이븐 워드라인들에 제1 검증 전압을 인가하고, 오드 워드라인들에 상기 고전압을 인가하여 제1 읽기를 수행하는 단계;
    상기 오드 워드라인들에 상기 제1 검증 전압을 인가하고, 상기 이븐 워드라인들에 상기 고전압을 인가하여 제2 읽기를 수행하는 단계; 및
    상기 제1 읽기의 결과와 상기 제2 읽기의 결과를 제1 배타적 논리합 연산하여 제2 소거 검증을 수행하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
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