CN109817266A - 非易失性存储设备及其擦除方法 - Google Patents

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Abstract

一种擦除存储设备的方法，所述擦除存储设备的方法包括：在第一擦除时段，对分别连接到多个字线的存储单元执行第一擦除操作，其中，包括在存储块中的存储单元之中的至少一个存储单元没有擦除通过；在第一擦除时段之后，通过向所述多个字线之中的至少一个字线施加验证电压来确定擦除操作速度，并基于确定的擦除操作速度来确定用于每个字线的有效擦除时间；以及在第二擦除时段，基于确定的有效擦除时间，对分别连接到所述多个字线的存储单元执行第二擦除操作。

Description

非易失性存储设备及其擦除方法
对相关申请的交叉引用
本申请要求于2017年11月20日提交到韩国知识产权局的第10-2017-0154978号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用而全部合并于此。
技术领域
本发明构思涉及一种非易失性存储设备，更具体地，涉及一种非易失性存储设备的擦除方法。
背景技术
半导体存储设备包括易失性存储设备和非易失性存储设备。易失性存储设备需要通电来保持存储的数据。非易失性存储设备可在掉电的情况下维持存储的数据。易失性半导体存储设备可具有较快的读写速度。另一方面，与易失性半导体存储设备相比，非易失性存储设备在读写方面会较慢。
闪速存储设备是非易失性存储设备的示例。闪速存储设备可由于其诸如大容量、低噪声和低功率的特性而用于各种应用。闪速存储设备可通过向基底施加擦除电压并降低存储单元的阈值电压来擦除存储块。当每个字线的擦除速度不同时，擦除的存储单元的阈值电压分布的宽度可能较大，这可导致性能恶化。
发明内容
根据发明构思的示例性实施例，提供一种存储设备的擦除方法，所述擦除方法包括：在第一擦除时段，对分别连接到多个字线的存储单元执行第一擦除操作，其中，包括在存储块中的存储单元中的至少一个存储单元没有擦除通过(erase-passed)；在第一擦除时段之后，通过向多个字线中的至少一个字线施加验证电压(verify voltage)来确定擦除操作速度，并基于确定的擦除操作速度来确定用于每个字线的有效擦除时间；以及在第二擦除时段，基于确定的有效擦除时间，对分别连接到多个字线的存储单元执行第二擦除操作。
根据发明构思的示例性实施例，提供一种存储设备，包括：存储单元阵列，包括分别连接到字线的存储单元；和控制逻辑，被配置为执行第一擦除操作使得分别连接到字线的存储单元中的至少一个存储单元没有擦除通过，控制向字线中的至少一个字线施加的验证电压，以及在已经施加了验证电压之后的第二擦除时段期间，控制每个字线的有效擦除时间，其中，有效擦除时间基于分别连接到被施加验证电压的字线的存储单元的差错率，以及其中，有效擦除时间是其间执行第二擦除操作的时间。
根据发明构思的示例性实施例，提供一种存储设备的擦除方法，所述存储设备包括在基底上垂直堆叠的多个字线，所述存储设备的擦除方法包括：在第一擦除时段，执行第一擦除操作使得包括在第一存储区域和第二存储区域中的存储单元中的至少一个存储单元没有擦除通过，其中，第一存储区域和第二存储区域各自包括连接到所述多个字线之中的一个或多个字线的存储单元；向连接到第一存储区域的第一字线和连接到第二存储区域的第二字线施加验证电压；以及在第二擦除时段，基于第一有效擦除时间对第一存储区域执行第二擦除操作，所述第一有效擦除时间是基于连接到第一字线的存储单元之中的关断单元(off-cell)的数量、针对第一存储区域而确定的，并且在第二擦除时段，基于第二有效擦除时间对第二存储区域执行第二擦除操作，所述第二有效擦除时间是基于连接到第二字线的存储单元之中的关断单元(off-cell)的数量、针对第二存储区域而确定的，其中，当第二存储区域中关断单元的数量大于第一存储区域中关断单元的数量时，用于第二存储区域的第二有效擦除时间被确定为长于用于第一存储区域的第一有效擦除时间。
根据发明构思的示例性实施例，提供一种擦除存储设备的方法，所述擦除存储设备的方法包括：对存储块执行第一擦除操作，其中，存储块包括第一区域和第二区域，所述第一区域包括连接到第一字线的第一存储单元，所述第二区域包括连接到第二字线的第二存储单元，其中，第二存储单元没有擦除通过；确定用于第一区域的第一有效擦除时间和用于第二区域的第二有效擦除时间，其中，第二有效擦除时间大于第一有效擦除时间；以及对第一存储单元和第二存储单元执行第二擦除操作，其中，在第一有效擦除时间之后发生的第一区域的第一有效禁止时间(inhibit time)长于在第二有效擦除时间之后发生的第二区域的第二有效禁止时间。
附图说明
通过参考附图来详细描述发明构思的示例性实施例，将更加清楚地理解发明构思的上述和其他特征，其中：
图1示出根据发明构思的示例性实施例的存储设备；
图2A和图2B示出根据发明构思的示例性实施例的存储块；
图3示出根据发明构思的示例性实施例的图2A和图2B的存储块的单元串的通道孔(channel hole)；
图4A和图4B分别示出根据发明构思的示例性实施例的存储单元阵列；
图5是用于解释根据发明构思的示例性实施例的存储设备的擦除方法的流程图；
图6示出根据发明构思的示例性实施例的在每个存储区域的第一擦除操作之后的阈值电压分布；
图7示出根据发明构思的示例性实施例的擦除控制器；
图8是用于解释根据发明构思的示例性实施例的存储块验证方法的流程图；
图9示出根据发明构思的示例性实施例的存储区域；
图10示出根据发明构思的示例性实施例的在每个存储区域的第一擦除操作之后的阈值电压分布；
图11示出根据发明构思的示例性实施例的擦除时间控制逻辑；
图12示出根据发明构思的示例性实施例的基底和字线随时间的电压；
图13示出根据发明构思的示例性实施例的基底和字线随时间的电压；
图14是用于解释根据发明构思的示例性实施例的第二擦除操作的流程图；
图15示出根据发明构思的示例性实施例的在每个存储区域的第一擦除操作之后的阈值电压分布；
图16示出根据发明构思的示例性实施例的基底和字线随时间的电压；
图17是用于解释根据发明构思的示例性实施例的存储设备的擦除方法的流程图；
图18示出根据发明构思的示例性实施例的存储***；以及
图19示出根据发明构思的示例性实施例的固态驱动(SSD)***。
具体实施方式
在下文中，将参考附图来详细描述发明构思的示例性实施例，在附图中，相同的附图标记可以指代相同的元素。
图1示出根据发明构思的示例性实施例的存储设备10。存储设备10可包括存储单元阵列100、页缓冲电路200、行译码器300、电压发生器400和控制逻辑500。尽管存储设备10被示为包括一个存储单元阵列100，但发明构思不限于此。例如，存储设备10可包括多个存储单元阵列100。存储单元阵列100可在多个字线和多个位线彼此交叉的区域中包括多个存储单元。例如，多个存储单元可以是非易失性存储单元。存储单元阵列100可包括NAND闪存、垂直NAND(VNAND)闪存、NOR闪存、电阻式随机存取存储器(RAM)、相变RAM(PRAM)、磁阻式RAM(MRAM)、铁电式RAM(FRAM)、自旋转移力矩RAM(STT-RAM)等。存储单元阵列100可以是如图2A和图2B所示的二维阵列结构或三维阵列结构。在下文中，为了便于解释，假设存储设备10是NAND闪存设备，但发明构思不限于此。
存储单元阵列100可包括多个存储块BLK1至BLKz(z是为2或更大的整数)。存储块BLK1至BLKz中的每个存储块可包括多个存储单元。每个存储单元可以是存储2位数据或更多的多层单元(multi-level cell，MLC)。例如，每个存储单元可以是存储2位数据的2位MLC、存储3位数据的三层单元(TLC)、存储4位数据的四层单元(QLC)或者存储5位数据或更多的MLC。然而，发明构思不限于此，例如，一些存储单元可以是仅存储一位数据的单层单元(SLC)，而其他存储单元可以是存储多于一位数据的MLC。存储单元阵列100可经由位线WL、串选择线SSL和接地选择线GSL连接到行译码器300，并且可经由位线BL连接到页缓冲电路200。存储单元阵列100可包括分别连接到位线BL的串。这里，串中的每个串可包括在位线BL与公共源极线CSL之间串联连接的至少一个串选择晶体管、多个存储单元和至少一个接地选择晶体管。串中的每个串还可包括串选择晶体管与存储单元之间的至少一个虚设单元(dummy cell)以及接地选择晶体管与存储单元之间的至少一个虚设单元。
页缓冲电路200可经由位线BL连接到存储单元阵列100，并且可响应于从控制逻辑500接收的页缓冲控制信号来执行数据写入操作或数据读取操作。页缓冲电路200可通过选择位线BL并且使用译码的列地址Y-ADDR连接到数据线DL。
行译码器300可基于行地址X-ADDR来选择字线WL中的一些字线。行译码器300可将字线施加电压转移到字线WL。在数据写入操作中，行译码器300可向选择的字线WL施加编程电压和验证电压，并且向未选择的字线WL施加编程禁止电压。在数据读取操作中，行译码器300可向选择的字线WL施加读取电压并且向未选择的字线WL施加读取禁止电压。在数据擦除操作中，行译码器300可向字线WL施加字线擦除电压。此外，行译码器300可基于行地址X-ADDR来选择一些串选择线或一些接地选择线。
电压发生器400可基于电压控制信号CTRL_vol来产生用于在存储单元阵列100中执行写入操作、读取操作和擦除操作的各种电压。例如，电压发生器400可产生用于驱动字线WL的字线驱动电压VWL。这里，字线驱动电压VWL可包括写入电压、读取电压、字线擦除电压、写入验证电压等。电压发生器400可产生将在擦除操作期间被施加到存储设备10的基底的基底电压V_SUB。此外，电压发生器400可产生用于驱动串选择线SSL的串选择线驱动电压和用于驱动接地选择线GSL的接地选择线驱动电压VGSL。
控制逻辑500可基于从存储控制器接收的命令CMD、地址ADDR和控制信号CTRL来产生用于将数据DATA存储在存储单元阵列100中或从存储单元阵列100读取数据DATA的各种内部控制信号。换言之，控制逻辑500可控制存储设备10中的各种操作。从控制逻辑500输出的各种内部控制信号可被提供给页缓冲电路200、行译码器300、电压发生器400等。例如，控制逻辑500可向页缓冲电路200提供列地址Y-ADDR，向行译码器300提供行地址X-ADDR以及向电压发生器400提供电压控制信号CTRL_vol。然而，控制信号的类型不限于此，控制逻辑500还可提供其他内部控制信号。例如，控制逻辑500可向页缓冲电路200提供页缓冲控制信号。
控制逻辑500可包括擦除控制器520。擦除控制器520可控制存储设备10的擦除操作。例如，擦除控制器520可控制擦除操作时间和施加到字线WL或基底的电压。稍后将更加详细地描述擦除控制器520的操作。
为了方便，现将定义擦除操作。执行擦除操作的时段将被称为擦除时段。擦除时段所需的时间将被称为擦除时间。擦除时段可包括形成时段(develop period)和擦除执行时段。在形成时段，在基底上形成基底擦除电压，而在擦除执行时段，执行擦除操作。形成时段所需的时间将被称为形成时间，而擦除执行时段所需的时间将被称为擦除时间。
根据本实施例的存储设备10在以存储块为基础来执行擦除操作时，可执行第一擦除操作使得在第一擦除时段中包括在存储块中的存储单元中的至少一些存储单元没有擦除通过，验证第一擦除操作的速度，以及然后基于验证结果针对每个字线WL来确认第二擦除操作中的有效擦除时间。存储单元被擦除的速度将被称为擦除操作速度。有效擦除时间可指示在第二擦除执行时段中实质上执行擦除操作的时间。例如，存储设备10中的控制逻辑500可提高连接到特定字线WL的存储单元的第一擦除操作的操作速度，使得以更短的时间来执行第二擦除操作的第二擦除执行时段中的存储单元的擦除操作。根据以上描述的存储设备的擦除方法，擦除的存储单元的阈值电压分布的宽度可变窄，因此可以防止深度擦除。例如，这可通过考虑存储单元的擦除时间而针对每个字线WL调整有效擦除执行时间来实现。
图2A和图2B示出根据发明构思的示例性实施例的存储块BLKa。
参考图2A，存储块BLKa可对应于图1所示的存储块BLK1至BLKz之一。存储块BLKa可包括一个或多个接地选择线GSL1至GSLS3、一个或多个串选择线(第一串选择线至第三串选择线)SSL1到SSL3以及公共源极线CSL。这里，NAND串的数量、字线WL的数量、位线BL的数量、接地选择线GSL的数量和串选择线SSL的数量可根据发明构思的示例性实施例而进行各种改变。此外，接地选择线GSL的数量和串选择线SSL的数量可彼此不同。
NAND串NS11、NS21和NS31可位于第一位线BL1与公共源极线CSL之间，NAND串NS12、NS22和NS32可位于第二位线BL2与公共源极线CSL之间，NAND串NS13、NS23和NS33可位于第三位线BL3与公共源极线CSL之间。每个NAND串(例如，NS11)可包括串选择晶体管SST、多个存储单元MC(例如，MC1至MC8)和接地选择晶体管GST，其彼此串联连接。
共同连接到一个位线BL的NAND串可构成一列。例如，共同连接到第一位线BL1的NAND串NS11、NS21和NS31可对应于第一列，共同连接到第二位线BL2的NAND串NS12、NS22和NS32可对应于第二列，以及共同连接到第三位线BL3的NAND串NS13、NS23和NS33可对应于第三列。
共同连接到一个串选择线SSL的NAND串可构成一行。例如，连接到第一串选择线SSL1的NAND串NS11、NS12和NS13可对应于第一行，连接到第二串选择线SSL2的NAND串NS21、NS22和NS23可对应于第二行，以及连接到第三串选择线SSL3的NAND串NS31、NS32和NS33可对应于第三行。
串选择晶体管SST可连接到串选择线SSL1至SSL3中的每个串选择线。多个存储单元MC可连接到字线WL1至WL8中的每个字线。接地选择晶体管GST可连接到接地选择线GSL1至GSL3中的每个接地选择线。串选择晶体管SST可连接到对应的位线BL1至BL3，并且接地选择晶体管GST可连接到对应的接地选择线GSL1至GSL3。
参考图2B，可沿垂直于基底SUB的方向来形成存储块BLKa。在图2B中，存储块BLKa被示为包括两个选择线GSL和SSL、八个字线WL1至WL8和三个位线BL1至BL3，然而，选择线的数量、字线的数量和位线的数量可进行各种改变。
基底SUB可包括第一导电类型(例如，p型)半导体和掺有第二导电类型(例如，n型)半导体的杂质并且在基底SUB上沿第一方向(例如，X方向)延伸的公共源极线CSL。可在位于两个邻近公共源极线CSL之间的基底SUB的区域中，沿第三方向(例如，Z方向)顺序地设置沿第一方向(例如，X方向)延伸的多个绝缘层IL，并且多个绝缘层IL可沿第三方向彼此间隔开特定距离。例如，多个绝缘层IL可包括诸如氧化硅的绝缘材料。
多个柱体P可在位于两个邻近公共源极线CSL之间的基底SUB的区域中沿第一方向(例如，X方向)顺序地排列，并且沿第三方向(例如，Z方向)穿透多个绝缘层IL。例如，多个柱体P可穿过多个绝缘层IL而接触基底SUB。每个柱体P的表面层S可包括具有第一类型的硅材料并且可用作沟道区域。每个柱体P的内层I可包括诸如氧化硅或气隙(air gap)的绝缘材料。
可在两个邻近公共源极线CSL之间的区域中，沿着绝缘层IL、柱体P和基底SUB的暴露表面来设置电荷存储层CS。电荷存储层CS可包括栅极绝缘层(或隧道绝缘层)、电荷陷阱层和阻挡绝缘层(blocking insulating layer)。例如，电荷存储层CS可具有氧化物-氮化物-氧化物(ONO)结构。此外，在两个邻近公共源极线CSL之间的区域中，栅极电极GE(诸如选择线GSL和SSL)以及字线WL1至WL8可位于电荷存储层CS的暴露表面上。
设置漏极或漏极触点DR可以设置在多个柱体P中的每个柱体上。例如，漏极或漏极触点DR可包括掺有第二导电类型的杂质的硅材料。第一位线BL1至第三位线BL3可设置在沿第二方向(例如，Y方向)延伸并且沿第一方向间隔开特定距离的漏极触点DR上。
图3示出根据发明构思的示例性实施例的图2A和图2B的存储块BLKa的单元串的通道孔CH。参考图2B，柱体P可形成在通过蚀刻模具(mold)而形成的通道孔CH中，所述模具通过堆叠接地选择线GSL、字线WL1至WL8和串选择线SSL来形成。
当通道孔CH更接近基底SUB时，通道孔CH的直径会减小。相应地，在串选择晶体管SST附近的通道孔大小D2会大于在接地选择晶体管GST附近的通道孔大小D1。这是因为通道孔CH是通过沿基底SUB的方向从模具的顶部进行蚀刻而形成的。换言之，从顶部到底部执行蚀刻。由于在与串选择晶体管SST对应的位置处的通道孔大小D2大于在与接地选择晶体管GST对应的位置处的通道孔大小D1，所以串选择晶体管SST的通道宽度会大于接地选择晶体管GST的通道宽度。换言之，串选择晶体管SST的大小会大于接地选择晶体管GST的大小。结果，从接地选择晶体管GST朝向串选择晶体管SST移动，针对同一存储块中的存储单元MC的数据操作(诸如写入操作、读取操作和擦除操作)的速度会逐渐降低。相应地，当在存储块中于同一擦除执行操作时间期间执行擦除操作时，在位于串选择晶体管SST附近的存储单元与位于接地选择晶体管GST附近的存储单元之间存在阈值电压分布差异。该阈值电压分布差异会导致擦除状态下存储单元的阈值电压分布的宽度增大。
图4A和图4B分别示出根据发明构思的示例性实施例的存储单元阵列100a和100b。尽管存储单元阵列100a和100b包括多个存储块BLK1至BLKz，但是为了描述方便将仅示出一个存储块。
如图4A和图4B中所示，存储块可包括连接到n个字线WL_0至WL_n-1(n为自然数)的存储单元。连接到一个字线WL的存储单元的集合可被称为存储页。连接在一个位线BL和公共源极线CSL之间的存储单元的集合可被称为串。包括在存储单元阵列100a和100b中的存储块可以是参考图2A和图2B描述的三维结构的存储块。
参考图1和图4A，存储设备10中的控制逻辑500可将存储单元阵列100a中的存储块划分为m个存储区域REGION_1至REGION_m(m是自然数)并进行管理。例如，当执行擦除操作时，控制逻辑500可将用于每个存储区域的有效擦除时间控制为不同。第一存储区域REGION_1至第m存储区域REGION_m可包括相同数量的存储页。
当存储块是参考图2A和图2B描述的三维结构的存储块时，在连接到靠近基底SUB的字线WL的存储单元附近的位置处的通道孔大小会小于在连接到远离基底SUB的字线WL的存储单元附近的位置处的通道孔大小。因此，从第一存储区域REGION_1朝向第m存储区域REGION_m，存储块的通道孔大小会逐渐增大。此外，例如，从第一存储区域REGION_1朝向第m存储区域REGION_m，对存储单元的数据操作的速度会逐渐降低。
参考图1和图4B，存储设备10中的控制逻辑500可将存储单元阵列100b中的存储块划分为m个存储区域REGION_1至REGION_m(m是自然数)并进行管理。例如，当执行擦除操作时，控制逻辑500可不同地控制用于每个存储区域的有效擦除时间。第一存储区域REGION_1至第m存储区域REGION_m可包括不同数量的存储页。
当存储块是参考图2A和图2B描述的三维结构的存储块时，在连接到靠近基底SUB的字线WL的存储单元附近的位置处的通道孔大小会小于在连接到远离基底SUB的字线WL的存储单元附近的位置处的通道孔大小。因此，从第一存储区域REGION_1朝向第m存储区域REGION_m，存储块的通道孔大小会逐渐增大。此外，例如，从第一存储区域REGION_1朝向第m存储区域REGION_m，对存储单元的数据操作的速度会逐渐降低。此外，由于在通道孔较小的位置附近，连接到邻近字线WL的存储单元的特性差异可能较大，因此控制逻辑500可将基底附近的存储区域的大小设置为小于远离基底的存储区域的大小。例如，从第一存储区域REGION_1朝向第m存储区域REGION_m，包括在存储区域中的存储页的数量可逐渐增大。
图5是用于解释根据发明构思的示例性实施例的存储设备10的擦除方法。将参考图1来描述图5。
存储设备10可在第一擦除时段对存储单元执行第一擦除操作，使得包括在存储块(例如，BLK1至BLKz之一)中且连接到多个字线WL中的每个字线的存储单元中的至少一个存储单元没有擦除通过(S120)。可对一个存储块执行第一擦除操作。擦除通过可以是存储块中的所有存储单元通过擦除操作而被擦除的情况。在第一擦除时段，不同的擦除电压可被施加到连接到多个字线WL中的每个字线的存储单元。换言之，可在针对每个字线WL而不同的擦除时间期间执行擦除操作。例如，在第一擦除时段，不同的擦除电压可被施加到包括至少一个字线WL的每个存储区域。换言之，不同的擦除电压可被施加到连接到多个字线WL中的每个字线的存储单元，或者可在针对每个存储区域而不同的擦除时间期间执行擦除操作。
在第一擦除时段之后，存储设备10可通过向多个字线WL中的至少一些字线施加验证电压来确定擦除操作速度，并且根据确定的擦除操作速度来确定用于每个字线WL的有效擦除时间(S140)。有效擦除时间可以是其间存储单元被实际擦除的时间。例如，存储设备10可通过将包括连接到一个或多个字线WL的存储单元的存储单元划分为多个存储区域来确定用于多个存储区域中的每个存储区域的有效擦除时间。可参考图4A和图4B来理解将存储单元划分为多个存储区域。例如，可向连接到存储区域中的每个存储区域的字线WL中的至少一个字线施加验证电压。施加到存储区域的验证电压可以全部相同或彼此全部不同，或者验证电压中的一些验证电压可相同而其他验证电压可不同。将参考图6来描述施加到存储区域的验证电压全部相同的发明构思的示例性实施例。将参考图10来描述验证电压彼此全部不同的发明构思的示例性实施例。
在发明构思的实施例中，在向字线WL中的至少一个字线施加验证电压之后，存储设备10可确定连接到施加了验证电压的字线WL的存储单元的差错率。例如，可对连接到施加了验证电压的字线的存储单元之中的关断单元的数量进行计数。将参考图7和图8来描述针对这种情况的发明构思的示例性实施例。在发明构思的示例性实施例中，可向连接到存储区域中的每个存储区域的字线WL之中的一个选择的字线WL施加验证电压。将参考图9来描述针对这种情况的发明构思的示例性实施例。在发明构思的示例性实施例中，随着连接到施加了验证电压的第一字线WL的存储单元的差错率增加，换言之，随着连接到第一字线WL的存储单元之中的关断单元的数量变大，存储设备10可确定连接到第一字线WL的存储单元的有效擦除时间较长。在发明构思的示例性实施例中，存储设备10可存储将有效擦除时间与关断单元的数量的范围匹配的定时映射表。这可用于依赖于关断单元的数量来确定有效擦除时间。将参考图11来描述针对这种情况的发明构思的示例性实施例。
在第二擦除时段，存储设备10可基于确定的有效擦除时间对连接到字线WL中的每个字线的存储单元执行第二擦除操作(S160)。例如，当存储块(例如，BLK1至BLKz之一)被划分为多个存储区域时，存储设备10可基于依赖于针对存储区域中的每个存储区域的验证结果而针对存储区域中的每个存储区域所确定的有效擦除时间，来对存储单元执行第二擦除操作。在发明构思的示例性实施例中，存储设备10可将等于或大于在针对多个存储区域中的每个存储区域所确定的有效擦除时间之中的最大值的值确定为第二擦除时段中的第二擦除时间。在基底擦除电压被施加到存储设备10的基底之后，存储设备10可以在擦除时间期间向连接到多个存储区域中的每个存储区域的字线WL施加字线擦除电压。字线擦除电压可以是接地电压。之后，可以关于通过从第二擦除时间减去每个字线WL的有效擦除时间所获得的时间，向字线WL施加擦除禁止电压。将参考图12来描述针对这种情况的发明构思的示例性实施例。在发明构思的示例性实施例中，当在第一擦除操作之后存在擦除通过的存储区域时，在第二擦除执行时段期间，可向连接到擦除通过的存储区域的字线WL施加擦除禁止电压。将参考图15和图16来描述针对这种情况的发明构思的示例性实施例。此外，例如，在第二擦除间隔，存储设备10可按不同的方式不仅控制每个存储区域的有效擦除时间，而且控制向连接到相应的存储区域的字线WL施加的字线擦除电压的幅度。将参考图13来描述针对这种情况的发明构思的示例性实施例。
图6示出根据发明构思的示例性实施例的在每个存储区域的第一擦除操作之后的阈值电压分布。图6示出存储块具有三维结构，但是发明构思不限于此。存储块可被划分为第一存储区域REGION_1至第m存储区域REGION_m。
在第一擦除时段，可在第一擦除时间期间对存储块执行第一擦除操作。每个存储单元被擦除的速度可能由于存储单元和存储块的位置和/或物理特性而不同。例如，当存储块具有三维结构时，通道孔大小会随着字线WL变得更加远离基底而增大。相应地，存储单元被擦除的速率会逐渐降低。例如，在第一存储区域REGION_1擦除存储单元所消耗的时间会大于在第m存储区域REGION_m擦除存储单元所消耗的时间。因此，在第一擦除操作之后，第m存储区域的阈值电压分布会位于第一存储区域的阈值电压分布的右侧。存储设备10中的控制逻辑500可识别第一存储区域REGION_1至第m存储区域REGION_m的阈值电压分布的位置，以确定第一存储区域REGION_1到第m存储区域REGION_m中的每个存储区域的擦除操作速度。例如，在具有高擦除速度的存储区域的情况下，有效擦除时间可被确定为较短，使得以相对较短的时间来执行第二擦除操作。此外，例如，在具有低擦除速度的存储区域的情况下，有效擦除时间可被确定为较长，使得以相对较长的时间来执行第二擦除操作。
图7示出根据发明构思的示例性实施例的擦除控制器520。擦除控制器520可控制存储设备10的擦除操作。为了实现这点，擦除控制器520可包括速度检查逻辑522和擦除执行时间控制逻辑525。
速度检查逻辑522可在第一擦除操作完成之后确定第一擦除操作的速度。速度检查逻辑522可向连接到存储区域中的每个存储区域的字线WL中的至少一个字线施加验证电压，并且然后确定连接到施加了验证电压的字线WL的存储单元的差错率。例如，速度检查逻辑522可对连接到施加了验证电压的字线WL的存储单元的关断单元的数量OFF_COUNT进行计数。为了实现这点，速度检查逻辑522可包括验证电压控制逻辑523和差错率决定逻辑524。
验证电压控制逻辑523可在第一擦除操作之后，控制向连接到存储区域中的每个存储区域的字线WL中的至少一个字线施加验证电压。在发明构思的示例性实施例中，参考图6，验证电压控制逻辑523可控制向连接到存储区域中的每个存储区域的字线WL中的至少一个字线施加相同的验证电压Vvfy。在发明构思的示例性实施例中，参考图10，验证电压控制逻辑523可控制向连接到存储区域中的每个存储区域的字线WL中的至少一个字线施加不同的验证电压Vvfy_1至Vvfy_m。
差错率决定逻辑524可确定连接到施加了验证电压的字线WL的存储单元的差错率ERROR_RATE。例如，速度检查逻辑522可对连接到施加了验证电压的字线WL的存储单元之中的关断单元的数量OFF_COUNT进行计数。然而，本实施例不限于此，可通过对存储单元之中的接通单元的数量进行计数并且从存储单元的总数减去接通单元的数量来获得关断单元的数量OFF_COUNT。差错率决定逻辑524可向擦除执行时间控制逻辑525提供差错率ERROR_RATE。例如，差错率决定逻辑524可向擦除执行时间控制逻辑525提供关断单元的数量OFF_COUNT。参考图6连同图7，在验证电压Vvfy被施加到连接到第一存储区域REGION_1至第m存储区域REGION_m中的每个存储区域的字线WL之后，差错率决定逻辑524可在第一存储区域REGION_1至第m存储区域REGION_m中的每个存储区域中，对连接到施加了电压Vvfy的字线WL的存储单元之中的关断单元的数量OFF_COUNT进行计数。例如，在连接到施加了验证电压Vvfy的字线WL的存储单元之中，在第一存储区域REGION_1中的存储单元的关断单元的数量OFF_COUNT可为第一数量N_1。类似地，在第m-2存储区域REGION_m-2至第m存储区域REGION_m中的每个存储区域中，连接到施加了验证电压Vvfy的字线WL的存储单元的关断单元的数量OFF_COUNT可分别为第m-2数量N_m-2至第m数量N_m。例如，从第一数量N_1朝向第m数量N_m，数量可逐渐增大。
擦除执行时间控制逻辑525可从差错率决定逻辑524接收差错率ERROR_RATE。擦除执行时间控制逻辑525可基于接收的差错率ERROR_RATE来控制有效擦除时间，该有效擦除时间指示在第二擦除时段中将执行的第二擦除操作的时间。差错率ERROR_RATE可包括关于关断单元的数量OFF_COUNT的信息。擦除执行时间控制逻辑525可将具有较大差错率ERROR_RATE的存储区域的有效擦除时间设置得较长，由此可将具有较大关断单元的数量OFF_COUNT的存储区域的有效擦除时间控制得较长。参考图6，擦除执行时间控制逻辑525可基于第一数量N_1来将第一存储区域REGION_1的第二擦除执行时段中的有效擦除时间确定为第一有效擦除时间tVEXE_1。类似地，擦除执行时间控制逻辑525可分别基于第m-2数量至第m数量来将第m-2存储区域REGION_m-2至第m存储区域REGION_m的第二擦除执行时段中的有效擦除时间确定为第m-2有效擦除时间tVEXE_m-2至第m有效擦除时间tVEXE_m。例如，从第一有效擦除时间tVEXE_1朝向第m有效擦除时间tVEXE_m，有效擦除时间的值可逐渐增大。
擦除控制器520可在第一擦除操作之后通过验证操作来确定每个存储区域的擦除操作速度。然后，擦除控制器520可将擦除的存储单元的阈值电压分布控制得较窄，并且防止深度擦除。例如，这通过基于确定的擦除操作速度控制第二擦除操作时段中的有效擦除时间来实现。
图8是用于解释根据发明构思的示例性实施的存储块验证方法的流程图。将参考图7来描述图8。
包括在擦除控制器520的速度检查逻辑522中的验证电压控制逻辑523可控制向连接到存储区域中的每个存储区域的字线WL中的至少一个字线施加验证电压(S142)。验证电压可对于所有存储区域为相同值或可对于每个存储区域为彼此不同的值，或者验证电压可对于存储区域之中的一些存储区域为相同值而对于其他存储区域为不同值。
包括在擦除控制器520中的速度检查逻辑522中的差错率决定逻辑524可确定连接到施加了验证电压的字线WL的存储单元的差错率ERROR_RATE(S144)。例如，速度检查逻辑522可对连接到施加了验证电压的字线WL的存储单元之中的关断单元的数量OFF_COUNT进行计数。差错率决定逻辑524可向擦除执行时间控制逻辑525提供差错率ERROR_RATE。例如，差错率决定逻辑524可向擦除执行时间控制逻辑525提供关断单元的数量OFF_COUNT。为了描述方便，以下将描述差错率决定逻辑524对连接到施加了验证电压的字线WL的存储单元之中的关断单元的数量OFF_COUNT进行计数，并且向擦除执行时间控制逻辑525提供关断单元的数量OFF_COUNT。然而，差错率ERROR_RATE可不限于关断单元的数量OFF_COUNT。例如，差错率ERROR_RATE可表示关于在已经对其施加了验证电压之后验证操作失败的单元的各种类型的信息。
图9示出根据发明构思的示例性实施例的第k存储区域REGION_k(k为自然数)。第k存储区域REGION_k可包括连接到第l字线WL_至第l+3字线WL_+3(l为自然数)的存储单元。尽管图9示出第k存储区域REGION_k包括连接到四个字线WL的存储单元，但是发明构思不仅限于四个字线WL。参考图8，存储块的验证方法可包括向连接到存储区域中的每个存储区域的字线中的至少一个字线施加验证电压(S142)。验证电压可用于确定存储块的每个存储区域的擦除操作速度。可通过向连接到存储区域REGION_k的多个字线WL_至WL_+3中的所有字线施加验证电压Vvfy，对关断单元的数量进行计数以确定存储区域REGION_k的擦除操作速度。然而，本实施例不限于此。例如，可仅向字线WL_至WL_+3中选择的一个字线施加验证电压Vvfy。之后，控制逻辑500可对连接到所选字线WL_l的存储单元之中的关断单元的数量OFF_COUNT进行计数。发明构思不限于此。例如，可向字线WL_至WL_+3中的两个或更多个字线施加验证电压Vvfy。
可向所选字线WL_l施加验证电压Vvfy，以代替向连接到第k存储区域REGION_k的所有字线WL_至WL_+3施加验证电压Vvfy。因此，确定第k存储区域REGION_k的擦除速度所需的时间被减少。
图10示出根据发明构思的示例性实施例的在每个存储区域的第一擦除操作之后的阈值电压分布。图10示出存储块具有三维结构，但是本实施例不限于此。存储块可被划分为多个存储区域REGION_1至REGION_m。
在第一擦除时段，可在第一擦除时间期间对存储块执行第一擦除操作。每个存储单元被擦除的速度会由于存储单元和存储块的位置和/或物理特性而不同。例如，当存储块具有三维结构时，通道孔大小会随着字线WL变得更加远离基底而增大。相应地，存储单元被擦除的速率会逐渐降低。例如，在第一存储区域REGION_1擦除存储单元所消耗的时间会大于在第m存储区域REGION_m擦除存储单元所消耗的时间。因此，在第一擦除操作之后，第m存储区域的阈值电压分布会位于第一存储区域的阈值电压分布的右侧。
在第一擦除操作之后，可向连接到第一存储区域REGION_1到第至存储区域REGION_m中的每个存储区域的字线WL中的至少一个字线施加验证电压Vvfy_1到Vvfy_m，以验证存储块。可依赖于擦除操作速度、连接到第一存储区域REGION_1至第m存储区域REGION_m的字线WL的数量、感测环境等，将验证电压Vvfy_1至Vvfy_m控制为具有不同值。例如，向连接到第一存储区域REGION_1至第m存储区域REGION_m的字线WL施加的第一验证电压Vvfy_1至第m验证电压Vvfy_m可彼此不同。例如，当存储块具有三维结构时，为了提高存储设备10的性能，连接到更靠近基底的字线WL的存储单元的阈值电压分布位于右侧。因此，控制逻辑500可控制验证电压从第一验证电压Vvfy_1朝向第m验证电压Vvfy_m具有逐渐减小的值。
控制逻辑500可向连接到第一存储区域REGION_1至第m存储区域REGION_m的字线WL中的至少一个字线施加第一验证电压Vvfy_1至第m验证电压Vvfy_m。之后，控制逻辑500可对连接到已经施加了每个验证电压的字线WL的关断单元的数量OFF_COUNT进行计数，并且可基于计数的关断单元的数量OFF_COUNT控制用于每个存储区域的第二擦除执行时段中的有效擦除时间。
通过变化施加到每个存储区域的验证电压，能够在擦除操作完成之后形成接近期望形状的擦除的存储单元的阈值电压分布。
图11示出根据发明构思的示例性实施例的擦除执行时间控制逻辑252。将省略与图7的描述重叠的对擦除执行时间控制逻辑525的描述。
擦除执行时间控制逻辑525可基于从差错率决定逻辑524接收的关断单元的数量OFF_COUNT，可变地控制第二擦除时段中的有效擦除时间tVEXE。为了实现这点，擦除执行时间控制逻辑525可存储将有效擦除时间tVEXE与关断单元的数量OFF_COUNT匹配的定时映射表。例如，定时映射表可以是将有效擦除时间tVEXE与关断单元的数量OFF_COUNT的范围匹配的表格。
例如，当关断单元的数量OFF_COUNT等于或大于1且等于或小于第一参考数量N_REF_1时，擦除执行时间控制逻辑525可将有效擦除时间tVEXE设置为第一参考时间tREF_1。此外，作为示例，当关断单元的数量OFF_COUNT大于第一参考数量N_REF_1且等于或小于第二参考数量N_REF_2时，擦除执行时间控制逻辑525可将有效擦除时间tVEXE设置为第二参考时间tREF_2。此外，作为示例，当关断单元的数量OFF_COUNT大于第n-1参考数量N_REF_n-1且小于或等于第n参考数量N_REF_n时，擦除执行时间控制逻辑525可将有效擦除时间tVEXE设置为第n参考时间tREF_n。例如，参考时间的值可从第一参考时间tREF_1朝向第n参考时间tREF_n逐渐增大。
擦除执行时间控制逻辑525可通过依赖于关断单元的数量不同地确定第二擦除时段中的有效擦除时间tVEXE来较窄地形成擦除的存储单元的阈值电压分布的宽度，由此防止深度擦除。
图12示出根据发明构思的示例性实施例的基底SUB和字线WL随时间的电压。具体说来，图12示出在第二擦除时段中基底SUB和字线WL随时间的电压。第二擦除时段可包括形成基底擦除电压Vers的第二形成时段和执行擦除操作的第二擦除执行时段。第二擦除时段所需的时间可被称为第二擦除时间tERS_2，第二形成时段所需的时间可被称为第二形成时间tDEV_2，以及第二擦除执行时段所需的时间可被称为第二擦除时间tEXE_2。第二擦除执行时段可包括对于每个字线WL执行擦除操作的有效擦除执行时段和不执行擦除操作的有效禁止时段。有效擦除执行时段所需的时间可被称为有效擦除时间，并且有效禁止时段所需的时间可被称为有效禁止时间。
将参考图6来描述图12。在第一擦除操作之后，可向连接到第一存储区域REGION_1至第m存储区域REGION_m中的每个存储区域的字线WL中的至少一个字线施加验证电压Vvfy。这里，控制逻辑500可对连接到施加了验证电压Vvfy的字线WL的存储单元之中的关断单元的数量OFF_COUNT进行计数。可基于关断单元的数量OFF_COUNT来确定第二擦除执行时段中的有效擦除时间。例如，控制逻辑500可将第一存储区域REGION_1的有效擦除时间确定为第一有效擦除时间tVEXE_1，并将第m存储区域REGION_m的有效擦除时间确定为第m有效擦除时间tVEXE_m。此时，控制逻辑500可将等于或大于有效擦除时间tVEXE_1至tVEXE_m之中的最大值的值确定为第二擦除时间tEXE_2。例如，控制逻辑500可将有效擦除时间tVEXE_1至tVEXE_m之中的最大值确定为第二擦除时间tEXE_2。例如，控制逻辑500可将第m有效擦除时间tVEXE_m确定为第二擦除时间tEXE_2。在第二擦除执行时段，控制逻辑500可在对于每个存储区域确定的有效擦除时间期间向字线WL施加字线擦除电压Vwe。此外，控制逻辑500可在通过从第二擦除时间tEXE_2减去有效擦除时间而获得的时间段期间向字线WL施加擦除禁止电压Vei。通过从第二擦除时间tEXE_2减去有效擦除时间而获得的时间可被称为有效禁止时间。
例如，在第二擦除执行时段，可在第一有效擦除时间tVEXE_1期间向连接到第一存储区域REGION_1的字线WL施加字线擦除电压Vwe，并且可在第一有效禁止时间tVINH_1向连接到第一存储区域REGION_1的字线WL施加擦除禁止电压Vei。字线擦除电压Vwe可以是接地电压或与接地电压略有不同的电压，并且擦除禁止电压Vei可具有几伏的值，但本实施例不限于此。因此，包括在第一存储区域REGION_1中的存储单元可在第一有效擦除时间tVEXE_1期间经受第二擦除操作。第一有效禁止时间tVINH_1可以是通过从第二擦除时间tEXE_2减去第一有效擦除时间tVEXE而获得的时间。
此外，作为示例，在第二擦除执行时段，连接到第m-1存储区域REGION_m-1的字线WL可在第m-1有效擦除时间tVEXE_m-1期间经受字线擦除电压Vwe，并且可在第m-1有效禁止时间tVINH_m-1期间经历擦除禁止电压Vei。因此，包括在第m-1存储区域REGION_m-1中的存储单元可在第m-1有效擦除时间tVEXE_m-1期间经受第二擦除操作。第m-1有效禁止时间tVINH_m-1可以是通过从第二擦除时间tEXE_2减去第m-1有效擦除时间tVEXE而获得的时间。
此外，例如，在第二擦除执行时段，可在第m有效擦除时间tVEXE_m期间向连接到第m存储区域REGION_m的字线WL施加字线擦除电压Vwe。因此，包括在第m存储区域REGION_m中的存储单元可在第m有效擦除时间tVEXE_m期间经受第二擦除操作。
通过如上所述针对每个存储区域来不同地控制用于执行第二擦除操作的时间，可较窄地形成在擦除操作完成之后被擦除单元的阈值电压分布，因此可防止深度擦除。
图13示出根据发明构思的示例性实施例的基底SUB和字线WL随时间的电压。具体说来，图13示出在第二擦除时段基底SUB和字线WL随时间的电压。第二擦除时段可包括基底SUB的电压形成到基底擦除电压Vers的第二形成时段和执行擦除操作的第二擦除执行时段。第二擦除时段所需的时间可被称为第二擦除时间tERS_2，第二形成时段所需的时间可被称为第二形成时间tDEV_2，以及第二擦除执行所需的时间可被称为第二擦除时间tEXE_2。
施加到基底SUB和字线WL的电压的形状可类似于图12中的那些。然而，在图13中公开的实施例中，在第二擦除执行时段中，可在有效擦除时间期间针对每个存储区域向字线WL施加不同的电压。例如，在第二擦除执行时段，连接到第一存储区域REGION_1的字线WL可在第一有效擦除时间tVEXE_1期间经受大于字线擦除电压Vwe的第一电压V_1。连接到第一存储区域REGION_1的字线WL还可在第一有效禁止时间tVINH_1期间经受擦除禁止电压Vei。此外，例如，在第二擦除执行时段，连接到第m-2存储区域REGION_m-2的字线WL可在第m-2有效擦除时间tVEXE_m-2期间经受大于字线擦除电压Vwe的第m-2电压V_M-2。第一电压V_1至第m-2电压V_m-2可全部具有相同值或可彼此不同。例如，电压的值可从第一电压V_1朝向第m-2电压V_m-2下降。尽管连接到第m-1存储区域REGION_m-1的字线WL被示为在第m-1有效擦除时间tVEXE_m-1期间被施加了字线擦除电压Vwe，但本实施例不限于此。例如，连接到第m-1存储区域REGION_m-1的字线WL可在第m-1有效擦除时间tVEXE_m-1期间经受大于字线擦除电压Vwe的第m-1电压。此外，例如，对于任何小于m的自然数k，连接到第k存储区域至第m-1存储区域的字线WL可在第k有效擦除时间至第m-1有效擦除时间期间分别经受字线擦除电压Vwe。
此外，图13示出针对第一存储区域REGION_1至第m存储区域REGION_m向字线WL施加不同字线擦除电压Vwe以便在有效擦除时间期间不同地控制有效擦时间的情况。然而，发明构思不限于此。例如，不同于第一存储区域REGION_1至第m存储区域REGION_m，存储块可被划分为多个擦除目的存储区域。在这种情况下，可在第二擦除执行时段，在有效擦除时间期间针对每个擦除目的存储区域，向字线WL施加不同字线擦除电压Vwe。
比较图12和图13，通过在有效擦除时间期间向字线WL施加大于字线擦除电压Vwe的电压，可减小第一有效擦除时间tVEXE_1至第m有效擦除时间tVEXE_m之间的差异。这种情况可行是因为由于在有效擦除时间期间向字线WL施加大于字线擦除电压Vwe的电压，所以降低了擦除操作速度。如上所述，在第二擦除执行时段，可针对每个擦除区域不同地控制有效擦除时间，并且同时施加到字线WL的电压可变化。
图14是用于解释根据发明构思的示例性实施例的第二擦除操作的流程图。将参考图12来描述图14。
控制逻辑500可将大于针对每个存储区域确定的有效擦除时间之中的最大值的值确定为第二擦除时间tEXE_2(S220)。例如，控制逻辑500中的擦除执行时间控制逻辑525可将作为第一有效擦除时间tVEXE_1至第m有效擦除时间tVEXE_m之中的最大值的第m有效擦除时间tVEXE_m确定为第二擦除时间tEXE_2。
控制逻辑500可控制在第二擦除时段向基底SUB施加基底擦除电压Vers(S240)。例如，第二擦除时段可包括第二形成时段和第二擦除执行时段，在第二形成时段中，基底SUB的电压被形成使得其可达到基底擦除电压Vers，而在第二执行时段中，基底擦除电压Vers被施加到基底SUB。
在第二擦除执行时段，控制逻辑500可控制向连接到存储区域中的每个存储区域的字线WL施加字线擦除电压Vwe(S260)。例如，控制逻辑500可控制在第一有效擦除时间tVEXE_1至第m有效擦除时间tVEXE_m期间向连接到第一存储区域REGION_1至第m存储区域REGION_m的字线WL施加字线擦除电压Vwe。
在第二擦除执行时段，控制逻辑500可控制在通过从第二擦除时间tEXE_2减去有效擦除时间而获得的时间期间向连接到存储区域中的每个存储区域的字线WL施加擦除禁止电压Vei(S280)。例如，控制逻辑500可控制在第一有效禁止时间tVINH_1至第m-1有效禁止时间tVINH_m-1期间向分别连接到第一存储区域REGION_1至第m存储区域REGION_m的字线WL施加擦除禁止电压Vei。
图15示出根据发明构思的示例性实施例的在每个存储区域的第一擦除操作之后的阈值电压分布。存储块可被划分为第一存储区域REGION_1至第m存储区域REGION_m。可省略与图6中的那些对应的第一存储区域REGION_1至第m存储区域REGION_m、验证电压Vvfy的施加、关断单元的数量OFF_COUNT的计数和有效擦除时间的描述。
图15示出在第一擦除操作之后，依赖于对第一存储区域REGION_1至第k存储区域REGION_k的验证结果，第一存储区域REGION_1至第k存储区域REGION_k擦除通过的情况。例如，在第一擦除时段之后第一存储区域REGION_1至第k存储区域REGION_k的阈值电压分布可位于验证电压Vvfy的左侧。在这种情况下，可以不需要针对连接到第一存储区域REGION_1至第k存储区域REGION_k的存储单元进行附加擦除操作。因此，第一有效擦除时间tVEXE_1至第k有效擦除时间tVEXE_k可被确定为大约为0，并且在第二擦除执行时段，可以不对于连接到第一存储区域REGION_1至第k存储区域REGION_k的存储单元执行第二擦除操作。
对于没有擦除通过的第k+1存储区域REGION_k+1至第m存储区域REGION_m，可基于在验证电压Vvfy被施加之后关断单元N_1到N_m的数量，将第k+1有效擦除时间tVEXE_k+1到第m有效擦除时间tVEXE_m确定为要执行第二擦除操作的时间。在这种情况下，有效擦除时间的值可从第一有效擦除时间tVEXE_1朝向第m有效擦除时间tVEXE_m逐渐增大。以下将参考图16来描述连接到每个存储区域，例如，第k+1存储区域REGION_k+1至第m存储区域REGION_m的字线WL的电压控制方法。
图16示出根据发明构思的示例性实施例的基底SUB和字线WL随时间的电压。具体说来，图16示出了关于图15的情况的曲线图。可省略对与图12的那些对应的第二擦除时段、施加到基底SUB的电压和字线WL的描述。
控制逻辑500可将等于或大于确定的有效擦除时间之中的最大值的值确定为第二擦除时间tEXE_2。换言之，控制逻辑500可将作为有效擦除时间之中的最大值的第m有效擦除时间tVEXE_m确定为第二擦除时间tEXE_2。连接到第k+1存储区域REGION_k+1至第m-1存储区域REGION_m-1的字线WL可分别在第k+1有效擦除时间tVEXE_k+1至第m-1有效擦除时间tVEXE_m-1期间经受字线擦除电压Vwe，并且可分别在第k+1有效禁止时间tVINH_k+1至第m-1有效禁止时间tVINH_m-1期间经受擦除禁止电压Vei。
此外，贯穿第二擦除执行时段，包括在第一存储区域REGION_1至第k存储区域REGION_k中的字线WL可在第二擦除时间tEXE_2经受擦除禁止电压Vei。因此，在包括在第一存储区域REGION_1至第k存储区域REGION_k中的存储单元中，可不执行第二擦除操作。
图17是用于解释根据发明构思的示例性实施例的存储设备10的擦除方法的流程图。具体说来，图17是用于解释关于在第二擦除操作之后没有发生擦除通过的情况的存储设备10的擦除方法。
存储设备10可在第一擦除时间期间执行第一擦除操作，使得包括在要执行擦除操作的存储块中的存储单元之中的至少一些存储单元没有擦除通过(S310)。此时，标识符i可初始化为大约为1。
之后，存储设备10可验证第i擦除操作的速度(S320)。例如，存储设备10可将存储块中的存储单元划分为多个存储区域，向连接到多个存储区域之中的每个存储区域的字线中的至少一个字线施加验证电压Vvfy，以及通过对关断单元的数量OFF_COUNT进行计数来确定第i擦除操作的速度。
依赖于以上描述的验证的结果，可确定是否所有存储单元都擦除通过(S330)。例如，当标识符i为大约1时，可跳过擦除操作，这是因为第一擦除操作被执行，使得存储单元之中的至少一些存储单元没有擦除通过。当所有存储单元都已经擦除通过时，可终止存储设备10的擦除操作。
当存储单元中的至少一些存储单元尚未擦除通过时，存储设备10的控制逻辑500可基于针对每个存储区域的关断单元的数量OFF_COUNT来确定有效擦除时间(例如，其间执行第i+1擦除操作的时间)，并且可基于确定的有效擦除时间来执行第i+1擦除操作(S340)。在执行第i+1擦除操作之后，控制逻辑500可将标识符i增加大约1(S350)。之后，可以采用增大的标识符继续确定第i擦除操作的速度的操作(S320)。在第一擦除操作之后，确定第i擦除操作的速度的操作(S320)和执行第i+1擦除操作的操作(S340)可被称为验证擦除循环。换言之，存储设备10的擦除方法可以包括N(N是为1或更大的自然数)个验证擦除循环，直到所有存储单元擦除通过。例如，存储设备10的擦除方法可包括N+1个擦除操作。
如上所述，可在执行第i+1擦除操作之前确定第i擦除操作的速度，并且可依赖于确定结果来控制其间执行第i+1擦除操作的有效擦除时间。相应地，可较窄地形成每个存储单元的阈值电压分布的宽度，并且可防止深度擦除。
图18示出根据发明构思的示例性实施的存储***40。存储***40可包括存储设备20和存储控制器30。
存储设备20可包括存储单元阵列100和控制逻辑500。可省略与图1对应的对存储单元阵列100和控制逻辑500的描述。
存储控制器30可响应于来自主机HOST的请求来控制存储设备20。例如，响应于来自主机HOST的读取/写入请求，存储控制器30可控制存储设备20，使得从存储设备20读取存储在存储设备20中的数据DATA或将数据DATA写入存储设备20。此外，例如，存储控制器30可响应于来自主机HOST的擦除请求，以存储块为单位来擦除存储在存储设备20中的数据DATA。存储控制器30可通过向存储设备20提供地址ADDR、命令CMD和控制信号CTRL来控制存储设备20的写入操作、读取操作和擦除操作。
根据发明构思的示例性实施例，存储控制器30可进一步包括擦除控制器900。擦除控制器900可产生控制信号CTRL，使得存储设备20的控制逻辑500执行擦除操作。例如，擦除控制器900可控制存储设备20执行第一擦除操作，使得当存储设备20执行擦除操作时，存储块之中的至少一些存储块没有擦除通过。此外，擦除控制器900可在存储设备20的第一擦除操作之后将存储块之中的至少一个存储块划分为多个存储区域，并且可控制存储设备20向连接到所述多个存储区域之中的每个存储区域的字线之中的至少一个字线施加验证电压。擦除控制器900可从存储设备20接收在验证电压之后关断的关断单元的数量，并可基于关断单元的数量来控制第二擦除操作的有效擦除时间对于每个存储区域而言是不同的。控制有效擦除时间彼此不同的方法可包括依赖于有效擦除时间将不同擦除命令信号发送到存储设备20的方法。换言之，擦除控制器900可执行与参考图1至图17描述的控制逻辑500的擦除控制器520基本相同的控制操作。
由于存储控制器30基于第一擦除操作之后的验证结果来控制作为其间执行第二擦除操作的时间的有效擦除时间，所以存储控制器30可较窄地形成在擦除操作完成之后擦除的存储单元的阈值电压分布的宽度，并可防止深度擦除。
图19示出根据发明构思的示例性实施例的固态驱动(SSD)***1000。
SSD***1000可包括主机1100和SSD 1200。SSD 1200可经由信号连接器与主机1100交换信号SGL，并经由电力连接器接收电力PWR。SSD 1200可包括SSD控制器1210、辅助电源1220以及多个存储设备1230、1240和1250。这里，可通过使用图1至图19中示出的实施例之中的至少一个实施例来实施SSD 1200。存储设备1230、1240和1250可经由通道Ch1到Chn连接到SSD控制器1210。
根据图1到图18中示出的实施例，当包括在SSD 1200中的多个存储设备1230、1240和1250之中的每个存储设备以存储块为单位来执行擦除操作时，可在第一擦除时间期间执行第一擦除操作，使得存储块之中的至少一些存储块没有擦除通过，并且可通过在第一擦除操作之后将存储块划分为多个存储区域来针对每个存储区域确定擦除操作速度。通过这种方式，可变化地控制其间基于确定的擦除操作速度执行第二擦除操作的有效擦除时间。此外，根据图19中示出的发明构思的示例性实施例，当擦除操作由多个存储设备1230、1240和1250执行时，包括在SSD 1200中的SSD控制器1210可在第一擦除操作之后针对每个存储区域来确定第一擦除操作的速度。此外，SSD控制器1210可基于确定结果对于每个存储区域来控制其间执行第二擦除操作的有效擦除时间。
在根据本发明构思的示例性实施例的存储设备和擦除存储设备的方法中，可通过基于第一擦除操作的速度校验结果控制第二擦除操作的操作时间来较窄地形成擦除的存储单元的阈值电压分布并可防止深度擦除，由此提高存储设备的性能。
尽管已经参考发明构思的示例性实施例具体示出并描述了发明构思，但是本领域普通技术人员将理解：在不脱离由所附权利要求限定的发明构思的精神和范围的情况下，可在其中作出形式和细节上的各种改变。

Claims (20)

1.一种擦除存储设备的方法，所述擦除存储设备的方法包括：
在第一擦除时段中，对分别地连接到多个字线的存储单元执行第一擦除操作，其中，包括在存储块中的存储单元之中的至少一个存储单元没有擦除通过；
在第一擦除时段之后，通过向所述多个字线之中的至少一个字线施加验证电压来确定擦除操作速度，并且基于确定的擦除操作速度确定用于每个字线的有效擦除时间；以及
在第二擦除时段中，基于确定的有效擦除时间，对分别地连接到所述多个字线的存储单元执行第二擦除操作。
2.如权利要求1所述的擦除存储设备的方法，其中，存储块包括多个存储区域，每个存储区域包括连接到所述字线之中的一个或多个字线的存储单元，以及其中，有效擦除时间针对所述多个存储区域之中的每个存储区域而确定。
3.如权利要求2所述的擦除存储设备的方法，其中，所述多个存储区域包括：第一存储区域，包括连接到第一数量的字线的存储单元；和第二存储区域，包括连接到第二数量的字线的存储单元。
4.如权利要求2所述的擦除存储设备的方法，其中，向所述多个存储区域之中的每个存储区域不同地施加验证电压。
5.如权利要求4所述的擦除存储设备的方法，其中，所述多个字线垂直地堆叠在存储设备的基底上，以及其中，当确定有效擦除时间时，与连接到更靠近基底的存储区域的字线相比，向连接到更远离基底的存储区域的字线施加更小的电压。
6.如权利要求2所述的擦除存储设备的方法，在确定有效擦除时间时，向分别地连接到多个存储区域的字线当中的代表性字线施加验证电压。
7.如权利要求2所述的擦除存储设备的方法，其中，第二擦除操作将第二擦除时段中的第二擦除时间确定为比有效擦除时间的最大值更大的值。
8.如权利要求7所述的擦除存储设备的方法，其中，第二擦除操作包括：
在向存储设备的基底施加基底擦除电压之后，在确定的有效擦除时间期间，向分别地连接到所述多个存储区域的字线施加字线擦除电压；以及
向分别地连接到所述多个存储区域的字线施加擦除禁止电压，其中，在通过从确定的第二擦除时间减去用于第一字线的确定的有效擦除时间而获得的第一时间期间，施加第一擦除禁止电压。
9.如权利要求7所述的擦除存储设备的方法，其中，第二擦除操作包括：在确定的第二擦除时间期间，基于施加验证电压的结果向连接到擦除通过的存储区域的字线施加擦除禁止电压。
10.如权利要求1所述的擦除存储设备的方法，其中，存储块包括多个存储区域，每个存储区域包括连接到所述字线之中的一个或多个字线的存储单元，以及其中，在第二擦除时段中，针对所述多个存储区域之中的每个存储区域，第二擦除操作向字线施加不同的电压。
11.如权利要求1所述的擦除存储设备的方法，其中，确定有效擦除时间包括：
向分别地连接到多个存储区域的字线之中的至少一个字线施加验证电压；以及
识别连接到已经施加了验证电压的字线的存储单元的差错率，并且基于所述差错率来确定有效擦除时间。
12.如权利要求11所述的擦除存储设备的方法，其中，连接到已经施加了验证电压的字线的存储单元的有效擦除时间随着差错率增大而增加。
13.如权利要求12所述的擦除存储设备的方法，其中，差错率包括连接到已经施加了验证电压的字线的存储单元当中的关断单元的数量，并且有效擦除时间基于存储在存储设备中的定时映射表而确定，其中，定时映射表用于将有效擦除时间与关断单元的数量的对应范围相匹配。
14.一种存储设备，包括：
存储单元阵列，包括分别地连接到字线的存储单元；以及
控制逻辑，被配置为执行第一擦除操作使得分别地连接到字线的存储单元之中的至少一个存储单元没有擦除通过，控制要施加到字线之中的至少一个字线的验证电压，以及在已经施加了验证电压之后的第二擦除时段期间，控制用于每个字线的有效擦除时间，其中，有效擦除时间基于分别地连接到施加了验证电压的字线的存储单元的差错率，以及其中，有效擦除时间是其间执行第二擦除操作的时间。
15.如权利要求14所述的存储设备，其中，控制逻辑被配置为将字线划分为包括至少一个字线的多个存储区域，并且控制用于每个存储区域的有效擦除时间。
16.如权利要求15所述的存储设备，其中，差错率包括分别地连接到已经施加了验证电压的字线的关断单元的数量，以及
其中，控制逻辑被配置为向所述多个存储区域之中的每个存储区域中的至少一个字线施加验证电压，并且控制有效擦除时间随着所述多个存储区域之中的每个存储区域中的关断单元的数量增大而增加。
17.如权利要求15所述的存储设备，其中，字线堆叠在存储设备的基底上，并且与更远离基底的存储区域的有效擦除时间相比，更靠近基底的存储区域的有效擦除时间更短。
18.如权利要求15所述的存储设备，其中，控制逻辑被配置为将第二擦除时间确定为所述多个存储区域的有效擦除时间的最大值，控制在第二擦除时段中的有效擦除时间期间要施加到分别连接到所述多个存储区域的字线的字线擦除电压，以及控制在第二擦除时段的随后部分期间要施加的擦除禁止电压。
19.一种擦除存储设备的方法，所述存储设备包括垂直地堆叠在基底上的多个字线，所述擦除存储设备的方法包括：
在第一擦除时段，执行第一擦除操作使得包括在第一存储区域和第二存储区域中的存储单元之中的至少一个存储单元没有擦除通过，其中，第一存储区域和第二存储区域各自包括连接到所述多个字线当中的一个或多个字线的存储单元；
向连接到第一存储区域的第一字线和连接到第二存储区域的第二字线施加验证电压；以及
在第二擦除时段，基于第一有效擦除时间对第一存储区域执行第二擦除操作，所述第一有效擦除时间基于连接到第一字线的存储单元当中的关断单元的数量、针对第一存储区域而确定，以及，
在第二擦除时段，基于第二有效擦除时间对第二存储区域执行第二擦除操作，所述第二有效擦除时间基于连接到第二字线的存储单元当中的关断单元的数量、针对第二存储区域而确定，
其中，当第二存储区域中关断单元的数量大于第一存储区域中关断单元的数量时，用于第二存储区域的第二有效擦除时间被确定为长于用于第一存储区域的第一有效擦除时间。
20.如权利要求19所述的擦除存储设备的方法，其中，施加验证电压向连接到第一存储区域的第一字线施加第一验证电压并且向连接到第二存储区域的第二字线施加第二验证电压，以及当第一存储区域比第二存储区域更靠近基底时，第一验证电压大于第二验证电压。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102336659B1 (ko) 2017-09-05 2021-12-07 삼성전자 주식회사 데이터 신뢰성을 향상시키기 위한 메모리 동작을 수행하는 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 동작 방법
US11232841B2 (en) * 2017-09-05 2022-01-25 Samsung Electronics Co., Ltd. Methods of operating memory devices based on sub-block positions and related memory system
KR20190057701A (ko) * 2017-11-20 2019-05-29 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 소거 방법
US10964398B2 (en) * 2018-09-28 2021-03-30 Samsung Electronics Co., Ltd. Memory device and a storage system using the same
KR20200036653A (ko) * 2018-09-28 2020-04-07 삼성전자주식회사 메모리 장치 및 이를 이용한 스토리지 시스템
US20210272638A1 (en) * 2018-12-25 2021-09-02 Intel Corporation Reduced-pass erase verify for nonvolatile storage media
KR20210081073A (ko) * 2019-12-23 2021-07-01 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20220076974A (ko) * 2020-12-01 2022-06-08 삼성전자주식회사 비휘발성 메모리 장치 및 이의 프로그램 방법
US11423996B1 (en) * 2021-05-18 2022-08-23 Sandisk Technologies Llc Memory apparatus and method of operation using triple string concurrent programming during erase
JP2023045251A (ja) * 2021-09-21 2023-04-03 キオクシア株式会社 半導体記憶装置及びデータ消去方法
US20230154542A1 (en) * 2021-11-15 2023-05-18 Samsung Electronics Co., Ltd. Non-volatile memory device and erase method thereof
KR20230167522A (ko) * 2022-06-02 2023-12-11 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법
US11972805B2 (en) 2022-08-05 2024-04-30 Sandisk Technologies Llc Non-volatile memory with narrow and shallow erase

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020057599A1 (en) * 2000-11-16 2002-05-16 Mitsubishi Denki Kabushiki Kaisha Nonvolatile semiconductor memory device having reduced erase time and method of erasing data of the same
US20030022411A1 (en) * 2001-07-27 2003-01-30 Ken Sumitani Nonvolatile semiconductor storage device and storage contents erase method therefor
CN102270506A (zh) * 2011-06-28 2011-12-07 上海宏力半导体制造有限公司 一种闪存的编程/擦除方法
US20170069389A1 (en) * 2015-09-04 2017-03-09 Samsung Electronics Co., Ltd. Memory device, memory system, method of operating the memory device, and method of operating the memory system
US20170125116A1 (en) * 2015-11-02 2017-05-04 Dongkyo Shim Nonvolatile memory device, storage device including nonvolatile memory device and operating method of nonvolatile memory device
US9704596B1 (en) * 2016-01-13 2017-07-11 Samsung Electronics Co., Ltd. Method of detecting erase fail word-line in non-volatile memory device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100548591B1 (ko) 1998-12-04 2006-04-12 주식회사 하이닉스반도체 플래시 메모리의 소거 방법
KR100402942B1 (ko) 1999-12-28 2003-10-24 주식회사 하이닉스반도체 플래쉬 메모리 소자의 소거 방법
US20060256623A1 (en) 2005-05-12 2006-11-16 Micron Technology, Inc. Partial string erase scheme in a flash memory device
KR101155249B1 (ko) 2010-11-10 2012-06-13 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 소거 방법
KR20120069115A (ko) 2010-12-20 2012-06-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
JP5646369B2 (ja) 2011-03-01 2014-12-24 株式会社東芝 不揮発性半導体記憶装置
JP2012203969A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置
US8824211B1 (en) 2013-02-14 2014-09-02 Sandisk Technologies Inc. Group word line erase and erase-verify methods for 3D non-volatile memory
US8891308B1 (en) 2013-09-11 2014-11-18 Sandisk Technologies Inc. Dynamic erase voltage step size selection for 3D non-volatile memory
KR20150059499A (ko) 2013-11-22 2015-06-01 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 이의 소거 방법
US10304551B2 (en) * 2016-06-27 2019-05-28 Sandisk Technologies Llc Erase speed based word line control
KR20190057701A (ko) 2017-11-20 2019-05-29 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 소거 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020057599A1 (en) * 2000-11-16 2002-05-16 Mitsubishi Denki Kabushiki Kaisha Nonvolatile semiconductor memory device having reduced erase time and method of erasing data of the same
US20030022411A1 (en) * 2001-07-27 2003-01-30 Ken Sumitani Nonvolatile semiconductor storage device and storage contents erase method therefor
CN102270506A (zh) * 2011-06-28 2011-12-07 上海宏力半导体制造有限公司 一种闪存的编程/擦除方法
US20170069389A1 (en) * 2015-09-04 2017-03-09 Samsung Electronics Co., Ltd. Memory device, memory system, method of operating the memory device, and method of operating the memory system
US20170125116A1 (en) * 2015-11-02 2017-05-04 Dongkyo Shim Nonvolatile memory device, storage device including nonvolatile memory device and operating method of nonvolatile memory device
US9704596B1 (en) * 2016-01-13 2017-07-11 Samsung Electronics Co., Ltd. Method of detecting erase fail word-line in non-volatile memory device

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Publication number Publication date
KR20230065217A (ko) 2023-05-11
US20190156896A1 (en) 2019-05-23
US10720218B2 (en) 2020-07-21
US20190392904A1 (en) 2019-12-26
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KR20190057701A (ko) 2019-05-29

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