JPH06151896A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06151896A JPH06151896A JP29944592A JP29944592A JPH06151896A JP H06151896 A JPH06151896 A JP H06151896A JP 29944592 A JP29944592 A JP 29944592A JP 29944592 A JP29944592 A JP 29944592A JP H06151896 A JPH06151896 A JP H06151896A
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- film
- conductive layer
- silicon oxide
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Abstract
(57)【要約】
【目的】半導体表面接触のPN接合ダイオードで、アバ
ランシェブレークダウンモードで使用するような電圧ク
ランプダイオードでは、ブレイクダウン時に発生する電
荷が接合面上層の絶縁膜中に捕獲される結果クランプ電
圧が変化する。これを防ぐことにある。 【構成】半導体基板1にイオン注入法により不純物を1
50〜400keVの加速エネルギーでイオン注入し、
埋込み型の不純物層44を基板表面より0.2〜0.5
μm程度の深さに形成し、続けて逆導電型不純物層16
を形成し、PN接合面を半導体基板中に埋込む製造方法
を有している。
ランシェブレークダウンモードで使用するような電圧ク
ランプダイオードでは、ブレイクダウン時に発生する電
荷が接合面上層の絶縁膜中に捕獲される結果クランプ電
圧が変化する。これを防ぐことにある。 【構成】半導体基板1にイオン注入法により不純物を1
50〜400keVの加速エネルギーでイオン注入し、
埋込み型の不純物層44を基板表面より0.2〜0.5
μm程度の深さに形成し、続けて逆導電型不純物層16
を形成し、PN接合面を半導体基板中に埋込む製造方法
を有している。
Description
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にP−N接合型ダイオードの製造方法に関す
る。
関し、特にP−N接合型ダイオードの製造方法に関す
る。
【0002】
【従来の技術】従来のP−N接合型ダイオードを有する
半導体装置は図4に示すような構造となっており、次の
様な製造方法により得られていた。P型シリコン基板1
表面にイオン注入法により選択的にP+ 型導電層4を形
成した後、選択酸化法によりP+ 導電層4直上に選択的
にフィールド酸化膜であるところのシリコン酸化膜22
を形成する。
半導体装置は図4に示すような構造となっており、次の
様な製造方法により得られていた。P型シリコン基板1
表面にイオン注入法により選択的にP+ 型導電層4を形
成した後、選択酸化法によりP+ 導電層4直上に選択的
にフィールド酸化膜であるところのシリコン酸化膜22
を形成する。
【0003】次に、周辺MOSトランジスタの形成のた
めにゲート絶縁膜となるシリコン酸化膜、ゲート電極と
なる多結晶シリコン膜5を形成し、さらに多結晶シリコ
ン膜5表面を酸化する。その後、ホトレジスト膜および
シリコン酸化膜22をマスクに用いたイオン注入法によ
り、シリコン酸化膜22および多結晶シリコン膜5に対
して、自己整合的にN+ 型導電層6、16を形成する。
続いて、ホトレジスト膜およびシリコン酸化膜22をマ
スクに用いたイオン注入法により、シリコン酸化膜22
に対して、自己整合的にP+ 型導電層7を形成し、熱処
理を施す。次にCVD法により層間絶縁膜としてのBP
SG膜8を全面に1.0μm程度堆積し、コンタクトホ
ールを開口する。次に、多結晶シリコン膜9、アルミニ
ウム膜10の積層膜からなる金属配線を形成し、PN接
合ダイオードの配線を形成する。続いて、半導体装置の
表面保護のために、CVD法により全面にPSG膜11
を堆積し、熱処理を行ない、さらにCVD法により全面
にシリコン窒化膜12を堆積し、従来の半導体装置が完
成していた。
めにゲート絶縁膜となるシリコン酸化膜、ゲート電極と
なる多結晶シリコン膜5を形成し、さらに多結晶シリコ
ン膜5表面を酸化する。その後、ホトレジスト膜および
シリコン酸化膜22をマスクに用いたイオン注入法によ
り、シリコン酸化膜22および多結晶シリコン膜5に対
して、自己整合的にN+ 型導電層6、16を形成する。
続いて、ホトレジスト膜およびシリコン酸化膜22をマ
スクに用いたイオン注入法により、シリコン酸化膜22
に対して、自己整合的にP+ 型導電層7を形成し、熱処
理を施す。次にCVD法により層間絶縁膜としてのBP
SG膜8を全面に1.0μm程度堆積し、コンタクトホ
ールを開口する。次に、多結晶シリコン膜9、アルミニ
ウム膜10の積層膜からなる金属配線を形成し、PN接
合ダイオードの配線を形成する。続いて、半導体装置の
表面保護のために、CVD法により全面にPSG膜11
を堆積し、熱処理を行ない、さらにCVD法により全面
にシリコン窒化膜12を堆積し、従来の半導体装置が完
成していた。
【0004】
【発明が解決しようとする課題】この従来の製造方法で
製造された半導体装置では、フィールド酸化膜であると
ころのシリコン酸化膜22のロコスエッジにPN接合が
形成されており、ロコスエッジはこれの形成時に機械的
応力により酸化膜中に多数の電荷捕獲準位が発生しやす
いと同時に、この部分は酸化膜厚の遷移領域であり、P
N接合近傍での酸化膜は極度に薄くなる。このため、P
N接合部でのアバランシェブレークダウンした状態で使
用するような電圧クランプダイオードではアバランシェ
ブレイクダウン時に発生した電荷がシリコン酸化膜22
中の電荷捕獲準位に捕獲される。これと同時に、シリコ
ン酸化膜22における酸化膜厚の遷移領域でかつ酸化膜
厚の薄い領域では、この発生電荷がシリコン酸化膜22
の薄い部分をトンネル現象により通り抜けて、シリコン
酸化膜22と層間絶縁膜であるBPSG膜8との界面の
電荷捕獲準位に注入し捕獲される。これらの結果、捕獲
電荷の下層のP+ 導電層4の表面電荷密度が変化し、ク
ランプダイオードの通電時間とともにクランプ電圧が1
0%〜30%程度変化上昇するという大きな欠点を有し
ている。
製造された半導体装置では、フィールド酸化膜であると
ころのシリコン酸化膜22のロコスエッジにPN接合が
形成されており、ロコスエッジはこれの形成時に機械的
応力により酸化膜中に多数の電荷捕獲準位が発生しやす
いと同時に、この部分は酸化膜厚の遷移領域であり、P
N接合近傍での酸化膜は極度に薄くなる。このため、P
N接合部でのアバランシェブレークダウンした状態で使
用するような電圧クランプダイオードではアバランシェ
ブレイクダウン時に発生した電荷がシリコン酸化膜22
中の電荷捕獲準位に捕獲される。これと同時に、シリコ
ン酸化膜22における酸化膜厚の遷移領域でかつ酸化膜
厚の薄い領域では、この発生電荷がシリコン酸化膜22
の薄い部分をトンネル現象により通り抜けて、シリコン
酸化膜22と層間絶縁膜であるBPSG膜8との界面の
電荷捕獲準位に注入し捕獲される。これらの結果、捕獲
電荷の下層のP+ 導電層4の表面電荷密度が変化し、ク
ランプダイオードの通電時間とともにクランプ電圧が1
0%〜30%程度変化上昇するという大きな欠点を有し
ている。
【0005】又、本製造方法により得られた半導体装置
では、PN接合面がシリコン基板表面に露出した形状と
なっている為、PN接合面の上層絶縁膜の汚染等による
電荷の影響に対しても変動要因が大きく、信頼性的にも
不利である。
では、PN接合面がシリコン基板表面に露出した形状と
なっている為、PN接合面の上層絶縁膜の汚染等による
電荷の影響に対しても変動要因が大きく、信頼性的にも
不利である。
【0006】本発明の目的は、半導体表面接触のPN接
合ダイオードでアバランシェブレークダウンモードで使
用するような電圧クランプダイオードで、ブレークダウ
ン時に発生する電荷が接合面上層の絶縁膜中に捕獲され
る結果クランプ電圧が変化するのを防ぐことができ、信
頼性の優れた半導体装置を提供することにあります。
合ダイオードでアバランシェブレークダウンモードで使
用するような電圧クランプダイオードで、ブレークダウ
ン時に発生する電荷が接合面上層の絶縁膜中に捕獲され
る結果クランプ電圧が変化するのを防ぐことができ、信
頼性の優れた半導体装置を提供することにあります。
【0007】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に同一導電型を有する不純物を
選択的に導入し、後に選択酸化法により、フィールド酸
化膜を形成し、続けてMOS型トランジスタのゲート電
極を形成する工程と、選択的に半導体基板と同一導電型
の不純物をイオン注入法により、150〜300keV
の加速エネルギーでイオンを施し、半導体基板表面よ
り、0.2〜0.5μm程度の深さの位置に埋込み型の
不純物層を形成する。次に、前記埋込み層の電極取り出
し用拡散層として、前記不純物層と同一導電型の不純物
を選択的に形成する工程と、前記、埋込み型不純物層と
逆導電型の不純物を前記埋込み型不純物層と接合する様
に選択的に形成し、900〜1000℃で10〜30分
熱処理を施す工程とを備えている。
造方法は、半導体基板上に同一導電型を有する不純物を
選択的に導入し、後に選択酸化法により、フィールド酸
化膜を形成し、続けてMOS型トランジスタのゲート電
極を形成する工程と、選択的に半導体基板と同一導電型
の不純物をイオン注入法により、150〜300keV
の加速エネルギーでイオンを施し、半導体基板表面よ
り、0.2〜0.5μm程度の深さの位置に埋込み型の
不純物層を形成する。次に、前記埋込み層の電極取り出
し用拡散層として、前記不純物層と同一導電型の不純物
を選択的に形成する工程と、前記、埋込み型不純物層と
逆導電型の不純物を前記埋込み型不純物層と接合する様
に選択的に形成し、900〜1000℃で10〜30分
熱処理を施す工程とを備えている。
【0008】ここで、埋込み不純物層の深さは0.2μ
m以下の場合には不純物濃度ピーク値が熱処理により、
半導体基板表面へ露出する結果、PN接合面が半導体基
板表面へ露出する。
m以下の場合には不純物濃度ピーク値が熱処理により、
半導体基板表面へ露出する結果、PN接合面が半導体基
板表面へ露出する。
【0009】0.5μm以上では、不純物層の電極取り
出し用拡散層を深く押し込む必要があり、PN接合層の
急しゅんな濃度勾配を得ることが出来なくなる。
出し用拡散層を深く押し込む必要があり、PN接合層の
急しゅんな濃度勾配を得ることが出来なくなる。
【0010】さらに、半導体基板表面より熱拡散法で不
純物層を押し込む場合には、不純物濃度が極度に低下
し、所望のツェナー電圧を確保することが困難となる。
純物層を押し込む場合には、不純物濃度が極度に低下
し、所望のツェナー電圧を確保することが困難となる。
【0011】又、不純物形成後の熱処理としては、熱処
理不足の場合には、イオン注入で形成した不純物層の微
少結晶欠陥が回復されずPN接合リークが発生する。
理不足の場合には、イオン注入で形成した不純物層の微
少結晶欠陥が回復されずPN接合リークが発生する。
【0012】熱処理量が多い場合には、所望の不純物層
濃度勾配が得られない。
濃度勾配が得られない。
【0013】
【実施例】次に本発明について図面を参照して説明す
る。図1は本発明の一実施例の製造方法を説明するため
に工程順に示した断面図である。
る。図1は本発明の一実施例の製造方法を説明するため
に工程順に示した断面図である。
【0014】まず図1(a)に示す様に、P型シリコン
基板1表面に熱酸化法により100nm程度のシリコン
酸化膜2を形成し、減圧CVD法により膜厚100nm
程度のシリコン窒化膜3を堆積し、ホトリソグラフィ法
により、シリコン窒化膜3のパターニングを行なう。
基板1表面に熱酸化法により100nm程度のシリコン
酸化膜2を形成し、減圧CVD法により膜厚100nm
程度のシリコン窒化膜3を堆積し、ホトリソグラフィ法
により、シリコン窒化膜3のパターニングを行なう。
【0015】次に図1(b)に示す様にホウ素を選択的
にイオン注入し、ホトレジスト膜を除去した後、選択酸
化法によりフィールド酸化膜であるシリコン酸化膜22
を形成すると同時に、イオン注入されたホウ素を活性化
して、P+ 型導電層4を形成する。
にイオン注入し、ホトレジスト膜を除去した後、選択酸
化法によりフィールド酸化膜であるシリコン酸化膜22
を形成すると同時に、イオン注入されたホウ素を活性化
して、P+ 型導電層4を形成する。
【0016】続けて、図1(c)に示すように、シリコ
ン窒化膜3、シリコン酸化膜2を除去した後、周辺MO
Sトランジスタ用のゲート絶縁膜となるシリコン酸化膜
32を熱酸化法により形成し、周辺のMOSトレアンジ
スタ用のゲート電極となる多結晶シリコン膜5をCVD
法、ホトリソグラフィ法により形成し、多結晶シリコン
膜5の表面を酸化してシリコン酸化膜42を形成する。
次にスパッタ法により、アルミニウム膜10を1.5μ
m程度堆積した後、フォトリソグラフィ法により、選択
的に開口する。続けて、イオン注入法によりホウ素を1
60〜200keVの加速エネルギーで2〜4×1014
atm/cm2 程度イオン注入し、埋込み型P+ 導電層
44を形成する。
ン窒化膜3、シリコン酸化膜2を除去した後、周辺MO
Sトランジスタ用のゲート絶縁膜となるシリコン酸化膜
32を熱酸化法により形成し、周辺のMOSトレアンジ
スタ用のゲート電極となる多結晶シリコン膜5をCVD
法、ホトリソグラフィ法により形成し、多結晶シリコン
膜5の表面を酸化してシリコン酸化膜42を形成する。
次にスパッタ法により、アルミニウム膜10を1.5μ
m程度堆積した後、フォトリソグラフィ法により、選択
的に開口する。続けて、イオン注入法によりホウ素を1
60〜200keVの加速エネルギーで2〜4×1014
atm/cm2 程度イオン注入し、埋込み型P+ 導電層
44を形成する。
【0017】次に、図1(d)に示す様に、ホトレジス
ト50を用いイオン注入法により、30〜50keVの
加速エネルギーで、3〜9×1015atm/cm2 イオ
ン注入しP+ 型導電層7を形成する。
ト50を用いイオン注入法により、30〜50keVの
加速エネルギーで、3〜9×1015atm/cm2 イオ
ン注入しP+ 型導電層7を形成する。
【0018】続けて、図1(e)に示す通り、ホトレジ
スト膜をマスク材として、イオン注入法により、リンを
100keVの加速エネルギーで3〜9×1015atm
/cm2 イオン注入し、ホトレジスト膜を除去し、洗浄
を施した後、900〜1000℃で10〜30分間熱処
理を施し、N+ 型導電層16を形成する。さらに、CV
D法により層間絶縁膜となるBPSG膜8を0.8〜
1.2μm程度堆積する。
スト膜をマスク材として、イオン注入法により、リンを
100keVの加速エネルギーで3〜9×1015atm
/cm2 イオン注入し、ホトレジスト膜を除去し、洗浄
を施した後、900〜1000℃で10〜30分間熱処
理を施し、N+ 型導電層16を形成する。さらに、CV
D法により層間絶縁膜となるBPSG膜8を0.8〜
1.2μm程度堆積する。
【0019】次に図1(f)に示す様に、ホトリソグラ
フィ法によりコンタクト孔を開口した後、CVD法、ス
パッタ法により多結晶シリコン膜9およびアルミニウム
膜10の積層膜を形成し、ホトリソグラフィ法によりこ
の積層膜をパターニングして、金属配線を形成し、PN
接合ダイオードおよび、MOS型トランジスタの配線を
形成し、400〜500℃の温度で熱処理を施す。
フィ法によりコンタクト孔を開口した後、CVD法、ス
パッタ法により多結晶シリコン膜9およびアルミニウム
膜10の積層膜を形成し、ホトリソグラフィ法によりこ
の積層膜をパターニングして、金属配線を形成し、PN
接合ダイオードおよび、MOS型トランジスタの配線を
形成し、400〜500℃の温度で熱処理を施す。
【0020】その後図1(g)に示す通り、半導体装置
の表面保護のために、CVD法により、全面にPSG膜
11を堆積し、さらにCVD法により全面にシリコン窒
化膜12を堆積し、本発明の半導体装置が完成する。
の表面保護のために、CVD法により、全面にPSG膜
11を堆積し、さらにCVD法により全面にシリコン窒
化膜12を堆積し、本発明の半導体装置が完成する。
【0021】以上説明した様に、本発明の半導体装置で
は、PN接合を構成する各々の濃度プロファイルは図3
に示す通りであり、P+ 型導電層のピーク濃度は5〜8
×1018atm/cm3 で、シリコン基板表面より約
0.5μmの深さに位置している。又、シリコン基板表
面より、熱拡散法により押し込んだN+ 型導電層は不純
物濃度が約1017〜1018atm/cm3 程度でPN接
合を形成しており、接合深さはシリコン基板表面より
0.3〜0.4μmの深さで構成され、かつPN接合部
がロコスエッジから離れており、理想的なPNダイオー
ドを構成することが可能となっている。
は、PN接合を構成する各々の濃度プロファイルは図3
に示す通りであり、P+ 型導電層のピーク濃度は5〜8
×1018atm/cm3 で、シリコン基板表面より約
0.5μmの深さに位置している。又、シリコン基板表
面より、熱拡散法により押し込んだN+ 型導電層は不純
物濃度が約1017〜1018atm/cm3 程度でPN接
合を形成しており、接合深さはシリコン基板表面より
0.3〜0.4μmの深さで構成され、かつPN接合部
がロコスエッジから離れており、理想的なPNダイオー
ドを構成することが可能となっている。
【0022】この為PN接合部でアバランシェブレーク
ダウンした状態で使用するような電圧クランプダイオー
ドでもアバランシェブレークダウン時に発生した電荷が
直接シリコン酸化膜中に電荷捕獲されることが無い結
果、クランプダイオードを長期通電した場合でもクラン
プ電圧が変動することなく安定に動作するという大きな
利点を有している。
ダウンした状態で使用するような電圧クランプダイオー
ドでもアバランシェブレークダウン時に発生した電荷が
直接シリコン酸化膜中に電荷捕獲されることが無い結
果、クランプダイオードを長期通電した場合でもクラン
プ電圧が変動することなく安定に動作するという大きな
利点を有している。
【0023】図2は、本発明の第2の実施例を説明する
ための半導体素子の断面図である。
ための半導体素子の断面図である。
【0024】第2の実施例の半導体装置の製造方法は、
第1の実施例とほぼ同様であるので相違点のみ説明す
る。図2に示す通り、埋込みP+ 型導電層をイオン注入
法で形成した後、アルミニウム膜をマスクとして、第2
の埋込み層としてイオン注入法によりリンを350〜4
00keVの加速エネルギーで2〜4×1014atm/
cm2 程度イオン注入し、N+ 型導電層45を形成し、
PN接合を形成する不純物層を双方共にシリコン基板表
面より、0,3〜0.4μmの深さに埋込んでいる。
本、第2の実施例では、イオン注入により、双方の不純
物濃度ピーク値をイオン注入の加速エネルギーのみで調
整することが可能となる為所望のツェナー電圧を容易に
得ることが出来るという大きな利点を有する。
第1の実施例とほぼ同様であるので相違点のみ説明す
る。図2に示す通り、埋込みP+ 型導電層をイオン注入
法で形成した後、アルミニウム膜をマスクとして、第2
の埋込み層としてイオン注入法によりリンを350〜4
00keVの加速エネルギーで2〜4×1014atm/
cm2 程度イオン注入し、N+ 型導電層45を形成し、
PN接合を形成する不純物層を双方共にシリコン基板表
面より、0,3〜0.4μmの深さに埋込んでいる。
本、第2の実施例では、イオン注入により、双方の不純
物濃度ピーク値をイオン注入の加速エネルギーのみで調
整することが可能となる為所望のツェナー電圧を容易に
得ることが出来るという大きな利点を有する。
【0025】
【発明の効果】以上説明した様に本発明により製造した
半導体装置は、PN接合面が酸化膜質が悪く、電荷捕獲
準位の高いロコスエッジに接触することがなく、かつ、
シリコン基板表面に露出することが無く、シリコン基板
表面より、0.2〜0.5μm程度の深さの位置に埋込
み型で構成されている為、アバランシェブレークダウン
状態で使用する電圧クランプダイオードでもブレイクダ
ウン時に発生する電荷が直接シリコン酸化膜中に捕獲さ
れることが無い結果、クランプダイオードに長時間通電
してもクランプ電圧の変動が起らず、実際に本実施例に
よる半導体装置によりクランプ電圧の時間変動を測定し
たところ電圧変化は0〜2%であり従来の半導体装置に
比べて大幅な改善がみられた。
半導体装置は、PN接合面が酸化膜質が悪く、電荷捕獲
準位の高いロコスエッジに接触することがなく、かつ、
シリコン基板表面に露出することが無く、シリコン基板
表面より、0.2〜0.5μm程度の深さの位置に埋込
み型で構成されている為、アバランシェブレークダウン
状態で使用する電圧クランプダイオードでもブレイクダ
ウン時に発生する電荷が直接シリコン酸化膜中に捕獲さ
れることが無い結果、クランプダイオードに長時間通電
してもクランプ電圧の変動が起らず、実際に本実施例に
よる半導体装置によりクランプ電圧の時間変動を測定し
たところ電圧変化は0〜2%であり従来の半導体装置に
比べて大幅な改善がみられた。
【0026】また、本装置では、PN接合面がシリコン
基板中に埋込まれている結果、製造工程中のPN接合部
上層の絶縁膜膜質(例えばプラズマ窒化膜中の帯電電荷
の影響、汚染等)の影響もなく、安定したツェナー電圧
を得ることが出来た。
基板中に埋込まれている結果、製造工程中のPN接合部
上層の絶縁膜膜質(例えばプラズマ窒化膜中の帯電電荷
の影響、汚染等)の影響もなく、安定したツェナー電圧
を得ることが出来た。
【0027】さらには、半導体装置の長期信頼度も良好
であり特性の揃ったかつ、信頼性の高い半導体装置を提
供することが可能となった。
であり特性の揃ったかつ、信頼性の高い半導体装置を提
供することが可能となった。
【図1】本発明の一実施例を説明するために工程順に示
した半導体素子の断面図である。
した半導体素子の断面図である。
【図2】本発明の第2の実施例を説明するための半導体
素子の断面図である。
素子の断面図である。
【図3】本発明の第1の実施例における不純物濃度プロ
ファイルである。
ファイルである。
【図4】従来の半導体装置の製造方法を説明するための
半導体素子の断面図である。
半導体素子の断面図である。
1 P型シリコン基板 2,22,32,42 シリコン酸化膜 3,12 シリコン窒化膜 4,7 P+ 型導電層 5,9 多結晶シリコン膜 16 N+ 型導電層 8 BPSG膜 10 アルミニウム膜 44 埋込みP+ 型導電層 45 埋込みN+ 型導電層 50 ホトレジスト膜
Claims (1)
- 【請求項1】 同一半導体基板上に接合型ダイオードお
よびMOS型トランジスタを形成する半導体装置の製造
方法において、半導体基板上に同一導電型を有する不純
物を選択的に導入し、後に選択酸化法によりフィールド
酸化膜を形成する工程と、MOS型トランジスタのゲー
ト電極を形成する工程と、選択的に基板と同一導電型の
不純物をイオン注入法により、150〜300keVの
加速エネルギーでイオン注入を施し、半導体基板表面よ
り0.2〜0.5μm程度の深さの位置に埋込み型の不
純物層を形成する工程と、前記不純物層と同一導電型の
不純物を選択的に形成する工程と、前記埋込み不純物層
と逆導電型の不純物を選択的に形成し、900〜100
0℃で10〜30分熱処理を施す工程とを有することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29944592A JPH06151896A (ja) | 1992-11-10 | 1992-11-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29944592A JPH06151896A (ja) | 1992-11-10 | 1992-11-10 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06151896A true JPH06151896A (ja) | 1994-05-31 |
Family
ID=17872675
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29944592A Pending JPH06151896A (ja) | 1992-11-10 | 1992-11-10 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06151896A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1992
- 1992-11-10 JP JP29944592A patent/JPH06151896A/ja active Pending
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