JPH06151896A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06151896A JPH06151896A JP29944592A JP29944592A JPH06151896A JP H06151896 A JPH06151896 A JP H06151896A JP 29944592 A JP29944592 A JP 29944592A JP 29944592 A JP29944592 A JP 29944592A JP H06151896 A JPH06151896 A JP H06151896A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- film
- conductive layer
- silicon oxide
- impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】半導体表面接触のＰＮ接合ダイオードで、アバ
ランシェブレークダウンモードで使用するような電圧ク
ランプダイオードでは、ブレイクダウン時に発生する電
荷が接合面上層の絶縁膜中に捕獲される結果クランプ電
圧が変化する。これを防ぐことにある。 【構成】半導体基板１にイオン注入法により不純物を１
５０〜４００ｋｅＶの加速エネルギーでイオン注入し、
埋込み型の不純物層４４を基板表面より０．２〜０．５
μｍ程度の深さに形成し、続けて逆導電型不純物層１６
を形成し、ＰＮ接合面を半導体基板中に埋込む製造方法
を有している。
ランシェブレークダウンモードで使用するような電圧ク
ランプダイオードでは、ブレイクダウン時に発生する電
荷が接合面上層の絶縁膜中に捕獲される結果クランプ電
圧が変化する。これを防ぐことにある。 【構成】半導体基板１にイオン注入法により不純物を１
５０〜４００ｋｅＶの加速エネルギーでイオン注入し、
埋込み型の不純物層４４を基板表面より０．２〜０．５
μｍ程度の深さに形成し、続けて逆導電型不純物層１６
を形成し、ＰＮ接合面を半導体基板中に埋込む製造方法
を有している。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にＰ−Ｎ接合型ダイオードの製造方法に関す
る。
関し、特にＰ−Ｎ接合型ダイオードの製造方法に関す
る。
【０００２】
【従来の技術】従来のＰ−Ｎ接合型ダイオードを有する
半導体装置は図４に示すような構造となっており、次の
様な製造方法により得られていた。Ｐ型シリコン基板１
表面にイオン注入法により選択的にＰ+ 型導電層４を形
成した後、選択酸化法によりＰ+ 導電層４直上に選択的
にフィールド酸化膜であるところのシリコン酸化膜２２
を形成する。
半導体装置は図４に示すような構造となっており、次の
様な製造方法により得られていた。Ｐ型シリコン基板１
表面にイオン注入法により選択的にＰ+ 型導電層４を形
成した後、選択酸化法によりＰ+ 導電層４直上に選択的
にフィールド酸化膜であるところのシリコン酸化膜２２
を形成する。
【０００３】次に、周辺ＭＯＳトランジスタの形成のた
めにゲート絶縁膜となるシリコン酸化膜、ゲート電極と
なる多結晶シリコン膜５を形成し、さらに多結晶シリコ
ン膜５表面を酸化する。その後、ホトレジスト膜および
シリコン酸化膜２２をマスクに用いたイオン注入法によ
り、シリコン酸化膜２２および多結晶シリコン膜５に対
して、自己整合的にＮ+ 型導電層６、１６を形成する。
続いて、ホトレジスト膜およびシリコン酸化膜２２をマ
スクに用いたイオン注入法により、シリコン酸化膜２２
に対して、自己整合的にＰ+ 型導電層７を形成し、熱処
理を施す。次にＣＶＤ法により層間絶縁膜としてのＢＰ
ＳＧ膜８を全面に１．０μｍ程度堆積し、コンタクトホ
ールを開口する。次に、多結晶シリコン膜９、アルミニ
ウム膜１０の積層膜からなる金属配線を形成し、ＰＮ接
合ダイオードの配線を形成する。続いて、半導体装置の
表面保護のために、ＣＶＤ法により全面にＰＳＧ膜１１
を堆積し、熱処理を行ない、さらにＣＶＤ法により全面
にシリコン窒化膜１２を堆積し、従来の半導体装置が完
成していた。
めにゲート絶縁膜となるシリコン酸化膜、ゲート電極と
なる多結晶シリコン膜５を形成し、さらに多結晶シリコ
ン膜５表面を酸化する。その後、ホトレジスト膜および
シリコン酸化膜２２をマスクに用いたイオン注入法によ
り、シリコン酸化膜２２および多結晶シリコン膜５に対
して、自己整合的にＮ+ 型導電層６、１６を形成する。
続いて、ホトレジスト膜およびシリコン酸化膜２２をマ
スクに用いたイオン注入法により、シリコン酸化膜２２
に対して、自己整合的にＰ+ 型導電層７を形成し、熱処
理を施す。次にＣＶＤ法により層間絶縁膜としてのＢＰ
ＳＧ膜８を全面に１．０μｍ程度堆積し、コンタクトホ
ールを開口する。次に、多結晶シリコン膜９、アルミニ
ウム膜１０の積層膜からなる金属配線を形成し、ＰＮ接
合ダイオードの配線を形成する。続いて、半導体装置の
表面保護のために、ＣＶＤ法により全面にＰＳＧ膜１１
を堆積し、熱処理を行ない、さらにＣＶＤ法により全面
にシリコン窒化膜１２を堆積し、従来の半導体装置が完
成していた。
【０００４】
【発明が解決しようとする課題】この従来の製造方法で
製造された半導体装置では、フィールド酸化膜であると
ころのシリコン酸化膜２２のロコスエッジにＰＮ接合が
形成されており、ロコスエッジはこれの形成時に機械的
応力により酸化膜中に多数の電荷捕獲準位が発生しやす
いと同時に、この部分は酸化膜厚の遷移領域であり、Ｐ
Ｎ接合近傍での酸化膜は極度に薄くなる。このため、Ｐ
Ｎ接合部でのアバランシェブレークダウンした状態で使
用するような電圧クランプダイオードではアバランシェ
ブレイクダウン時に発生した電荷がシリコン酸化膜２２
中の電荷捕獲準位に捕獲される。これと同時に、シリコ
ン酸化膜２２における酸化膜厚の遷移領域でかつ酸化膜
厚の薄い領域では、この発生電荷がシリコン酸化膜２２
の薄い部分をトンネル現象により通り抜けて、シリコン
酸化膜２２と層間絶縁膜であるＢＰＳＧ膜８との界面の
電荷捕獲準位に注入し捕獲される。これらの結果、捕獲
電荷の下層のＰ+ 導電層４の表面電荷密度が変化し、ク
ランプダイオードの通電時間とともにクランプ電圧が１
０％〜３０％程度変化上昇するという大きな欠点を有し
ている。
製造された半導体装置では、フィールド酸化膜であると
ころのシリコン酸化膜２２のロコスエッジにＰＮ接合が
形成されており、ロコスエッジはこれの形成時に機械的
応力により酸化膜中に多数の電荷捕獲準位が発生しやす
いと同時に、この部分は酸化膜厚の遷移領域であり、Ｐ
Ｎ接合近傍での酸化膜は極度に薄くなる。このため、Ｐ
Ｎ接合部でのアバランシェブレークダウンした状態で使
用するような電圧クランプダイオードではアバランシェ
ブレイクダウン時に発生した電荷がシリコン酸化膜２２
中の電荷捕獲準位に捕獲される。これと同時に、シリコ
ン酸化膜２２における酸化膜厚の遷移領域でかつ酸化膜
厚の薄い領域では、この発生電荷がシリコン酸化膜２２
の薄い部分をトンネル現象により通り抜けて、シリコン
酸化膜２２と層間絶縁膜であるＢＰＳＧ膜８との界面の
電荷捕獲準位に注入し捕獲される。これらの結果、捕獲
電荷の下層のＰ+ 導電層４の表面電荷密度が変化し、ク
ランプダイオードの通電時間とともにクランプ電圧が１
０％〜３０％程度変化上昇するという大きな欠点を有し
ている。
【０００５】又、本製造方法により得られた半導体装置
では、ＰＮ接合面がシリコン基板表面に露出した形状と
なっている為、ＰＮ接合面の上層絶縁膜の汚染等による
電荷の影響に対しても変動要因が大きく、信頼性的にも
不利である。
では、ＰＮ接合面がシリコン基板表面に露出した形状と
なっている為、ＰＮ接合面の上層絶縁膜の汚染等による
電荷の影響に対しても変動要因が大きく、信頼性的にも
不利である。
【０００６】本発明の目的は、半導体表面接触のＰＮ接
合ダイオードでアバランシェブレークダウンモードで使
用するような電圧クランプダイオードで、ブレークダウ
ン時に発生する電荷が接合面上層の絶縁膜中に捕獲され
る結果クランプ電圧が変化するのを防ぐことができ、信
頼性の優れた半導体装置を提供することにあります。
合ダイオードでアバランシェブレークダウンモードで使
用するような電圧クランプダイオードで、ブレークダウ
ン時に発生する電荷が接合面上層の絶縁膜中に捕獲され
る結果クランプ電圧が変化するのを防ぐことができ、信
頼性の優れた半導体装置を提供することにあります。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に同一導電型を有する不純物を
選択的に導入し、後に選択酸化法により、フィールド酸
化膜を形成し、続けてＭＯＳ型トランジスタのゲート電
極を形成する工程と、選択的に半導体基板と同一導電型
の不純物をイオン注入法により、１５０〜３００ｋｅＶ
の加速エネルギーでイオンを施し、半導体基板表面よ
り、０．２〜０．５μｍ程度の深さの位置に埋込み型の
不純物層を形成する。次に、前記埋込み層の電極取り出
し用拡散層として、前記不純物層と同一導電型の不純物
を選択的に形成する工程と、前記、埋込み型不純物層と
逆導電型の不純物を前記埋込み型不純物層と接合する様
に選択的に形成し、９００〜１０００℃で１０〜３０分
熱処理を施す工程とを備えている。
造方法は、半導体基板上に同一導電型を有する不純物を
選択的に導入し、後に選択酸化法により、フィールド酸
化膜を形成し、続けてＭＯＳ型トランジスタのゲート電
極を形成する工程と、選択的に半導体基板と同一導電型
の不純物をイオン注入法により、１５０〜３００ｋｅＶ
の加速エネルギーでイオンを施し、半導体基板表面よ
り、０．２〜０．５μｍ程度の深さの位置に埋込み型の
不純物層を形成する。次に、前記埋込み層の電極取り出
し用拡散層として、前記不純物層と同一導電型の不純物
を選択的に形成する工程と、前記、埋込み型不純物層と
逆導電型の不純物を前記埋込み型不純物層と接合する様
に選択的に形成し、９００〜１０００℃で１０〜３０分
熱処理を施す工程とを備えている。
【０００８】ここで、埋込み不純物層の深さは０．２μ
ｍ以下の場合には不純物濃度ピーク値が熱処理により、
半導体基板表面へ露出する結果、ＰＮ接合面が半導体基
板表面へ露出する。
ｍ以下の場合には不純物濃度ピーク値が熱処理により、
半導体基板表面へ露出する結果、ＰＮ接合面が半導体基
板表面へ露出する。
【０００９】０．５μｍ以上では、不純物層の電極取り
出し用拡散層を深く押し込む必要があり、ＰＮ接合層の
急しゅんな濃度勾配を得ることが出来なくなる。
出し用拡散層を深く押し込む必要があり、ＰＮ接合層の
急しゅんな濃度勾配を得ることが出来なくなる。
【００１０】さらに、半導体基板表面より熱拡散法で不
純物層を押し込む場合には、不純物濃度が極度に低下
し、所望のツェナー電圧を確保することが困難となる。
純物層を押し込む場合には、不純物濃度が極度に低下
し、所望のツェナー電圧を確保することが困難となる。
【００１１】又、不純物形成後の熱処理としては、熱処
理不足の場合には、イオン注入で形成した不純物層の微
少結晶欠陥が回復されずＰＮ接合リークが発生する。
理不足の場合には、イオン注入で形成した不純物層の微
少結晶欠陥が回復されずＰＮ接合リークが発生する。
【００１２】熱処理量が多い場合には、所望の不純物層
濃度勾配が得られない。
濃度勾配が得られない。
【００１３】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の製造方法を説明するため
に工程順に示した断面図である。
る。図１は本発明の一実施例の製造方法を説明するため
に工程順に示した断面図である。
【００１４】まず図１（ａ）に示す様に、Ｐ型シリコン
基板１表面に熱酸化法により１００ｎｍ程度のシリコン
酸化膜２を形成し、減圧ＣＶＤ法により膜厚１００ｎｍ
程度のシリコン窒化膜３を堆積し、ホトリソグラフィ法
により、シリコン窒化膜３のパターニングを行なう。
基板１表面に熱酸化法により１００ｎｍ程度のシリコン
酸化膜２を形成し、減圧ＣＶＤ法により膜厚１００ｎｍ
程度のシリコン窒化膜３を堆積し、ホトリソグラフィ法
により、シリコン窒化膜３のパターニングを行なう。
【００１５】次に図１（ｂ）に示す様にホウ素を選択的
にイオン注入し、ホトレジスト膜を除去した後、選択酸
化法によりフィールド酸化膜であるシリコン酸化膜２２
を形成すると同時に、イオン注入されたホウ素を活性化
して、Ｐ+ 型導電層４を形成する。
にイオン注入し、ホトレジスト膜を除去した後、選択酸
化法によりフィールド酸化膜であるシリコン酸化膜２２
を形成すると同時に、イオン注入されたホウ素を活性化
して、Ｐ+ 型導電層４を形成する。
【００１６】続けて、図１（ｃ）に示すように、シリコ
ン窒化膜３、シリコン酸化膜２を除去した後、周辺ＭＯ
Ｓトランジスタ用のゲート絶縁膜となるシリコン酸化膜
３２を熱酸化法により形成し、周辺のＭＯＳトレアンジ
スタ用のゲート電極となる多結晶シリコン膜５をＣＶＤ
法、ホトリソグラフィ法により形成し、多結晶シリコン
膜５の表面を酸化してシリコン酸化膜４２を形成する。
次にスパッタ法により、アルミニウム膜１０を１．５μ
ｍ程度堆積した後、フォトリソグラフィ法により、選択
的に開口する。続けて、イオン注入法によりホウ素を１
６０〜２００ｋｅＶの加速エネルギーで２〜４×１０14
ａｔｍ／ｃｍ2 程度イオン注入し、埋込み型Ｐ+ 導電層
４４を形成する。
ン窒化膜３、シリコン酸化膜２を除去した後、周辺ＭＯ
Ｓトランジスタ用のゲート絶縁膜となるシリコン酸化膜
３２を熱酸化法により形成し、周辺のＭＯＳトレアンジ
スタ用のゲート電極となる多結晶シリコン膜５をＣＶＤ
法、ホトリソグラフィ法により形成し、多結晶シリコン
膜５の表面を酸化してシリコン酸化膜４２を形成する。
次にスパッタ法により、アルミニウム膜１０を１．５μ
ｍ程度堆積した後、フォトリソグラフィ法により、選択
的に開口する。続けて、イオン注入法によりホウ素を１
６０〜２００ｋｅＶの加速エネルギーで２〜４×１０14
ａｔｍ／ｃｍ2 程度イオン注入し、埋込み型Ｐ+ 導電層
４４を形成する。
【００１７】次に、図１（ｄ）に示す様に、ホトレジス
ト５０を用いイオン注入法により、３０〜５０ｋｅＶの
加速エネルギーで、３〜９×１０15ａｔｍ／ｃｍ2 イオ
ン注入しＰ+ 型導電層７を形成する。
ト５０を用いイオン注入法により、３０〜５０ｋｅＶの
加速エネルギーで、３〜９×１０15ａｔｍ／ｃｍ2 イオ
ン注入しＰ+ 型導電層７を形成する。
【００１８】続けて、図１（ｅ）に示す通り、ホトレジ
スト膜をマスク材として、イオン注入法により、リンを
１００ｋｅＶの加速エネルギーで３〜９×１０15ａｔｍ
／ｃｍ2 イオン注入し、ホトレジスト膜を除去し、洗浄
を施した後、９００〜１０００℃で１０〜３０分間熱処
理を施し、Ｎ+ 型導電層１６を形成する。さらに、ＣＶ
Ｄ法により層間絶縁膜となるＢＰＳＧ膜８を０．８〜
１．２μｍ程度堆積する。
スト膜をマスク材として、イオン注入法により、リンを
１００ｋｅＶの加速エネルギーで３〜９×１０15ａｔｍ
／ｃｍ2 イオン注入し、ホトレジスト膜を除去し、洗浄
を施した後、９００〜１０００℃で１０〜３０分間熱処
理を施し、Ｎ+ 型導電層１６を形成する。さらに、ＣＶ
Ｄ法により層間絶縁膜となるＢＰＳＧ膜８を０．８〜
１．２μｍ程度堆積する。
【００１９】次に図１（ｆ）に示す様に、ホトリソグラ
フィ法によりコンタクト孔を開口した後、ＣＶＤ法、ス
パッタ法により多結晶シリコン膜９およびアルミニウム
膜１０の積層膜を形成し、ホトリソグラフィ法によりこ
の積層膜をパターニングして、金属配線を形成し、ＰＮ
接合ダイオードおよび、ＭＯＳ型トランジスタの配線を
形成し、４００〜５００℃の温度で熱処理を施す。
フィ法によりコンタクト孔を開口した後、ＣＶＤ法、ス
パッタ法により多結晶シリコン膜９およびアルミニウム
膜１０の積層膜を形成し、ホトリソグラフィ法によりこ
の積層膜をパターニングして、金属配線を形成し、ＰＮ
接合ダイオードおよび、ＭＯＳ型トランジスタの配線を
形成し、４００〜５００℃の温度で熱処理を施す。
【００２０】その後図１（ｇ）に示す通り、半導体装置
の表面保護のために、ＣＶＤ法により、全面にＰＳＧ膜
１１を堆積し、さらにＣＶＤ法により全面にシリコン窒
化膜１２を堆積し、本発明の半導体装置が完成する。
の表面保護のために、ＣＶＤ法により、全面にＰＳＧ膜
１１を堆積し、さらにＣＶＤ法により全面にシリコン窒
化膜１２を堆積し、本発明の半導体装置が完成する。
【００２１】以上説明した様に、本発明の半導体装置で
は、ＰＮ接合を構成する各々の濃度プロファイルは図３
に示す通りであり、Ｐ+ 型導電層のピーク濃度は５〜８
×１０18ａｔｍ／ｃｍ3 で、シリコン基板表面より約
０．５μｍの深さに位置している。又、シリコン基板表
面より、熱拡散法により押し込んだＮ+ 型導電層は不純
物濃度が約１０17〜１０18ａｔｍ／ｃｍ3 程度でＰＮ接
合を形成しており、接合深さはシリコン基板表面より
０．３〜０．４μｍの深さで構成され、かつＰＮ接合部
がロコスエッジから離れており、理想的なＰＮダイオー
ドを構成することが可能となっている。
は、ＰＮ接合を構成する各々の濃度プロファイルは図３
に示す通りであり、Ｐ+ 型導電層のピーク濃度は５〜８
×１０18ａｔｍ／ｃｍ3 で、シリコン基板表面より約
０．５μｍの深さに位置している。又、シリコン基板表
面より、熱拡散法により押し込んだＮ+ 型導電層は不純
物濃度が約１０17〜１０18ａｔｍ／ｃｍ3 程度でＰＮ接
合を形成しており、接合深さはシリコン基板表面より
０．３〜０．４μｍの深さで構成され、かつＰＮ接合部
がロコスエッジから離れており、理想的なＰＮダイオー
ドを構成することが可能となっている。
【００２２】この為ＰＮ接合部でアバランシェブレーク
ダウンした状態で使用するような電圧クランプダイオー
ドでもアバランシェブレークダウン時に発生した電荷が
直接シリコン酸化膜中に電荷捕獲されることが無い結
果、クランプダイオードを長期通電した場合でもクラン
プ電圧が変動することなく安定に動作するという大きな
利点を有している。
ダウンした状態で使用するような電圧クランプダイオー
ドでもアバランシェブレークダウン時に発生した電荷が
直接シリコン酸化膜中に電荷捕獲されることが無い結
果、クランプダイオードを長期通電した場合でもクラン
プ電圧が変動することなく安定に動作するという大きな
利点を有している。
【００２３】図２は、本発明の第２の実施例を説明する
ための半導体素子の断面図である。
ための半導体素子の断面図である。
【００２４】第２の実施例の半導体装置の製造方法は、
第１の実施例とほぼ同様であるので相違点のみ説明す
る。図２に示す通り、埋込みＰ+ 型導電層をイオン注入
法で形成した後、アルミニウム膜をマスクとして、第２
の埋込み層としてイオン注入法によりリンを３５０〜４
００ｋｅＶの加速エネルギーで２〜４×１０14ａｔｍ／
ｃｍ2 程度イオン注入し、Ｎ+ 型導電層４５を形成し、
ＰＮ接合を形成する不純物層を双方共にシリコン基板表
面より、０，３〜０．４μｍの深さに埋込んでいる。
本、第２の実施例では、イオン注入により、双方の不純
物濃度ピーク値をイオン注入の加速エネルギーのみで調
整することが可能となる為所望のツェナー電圧を容易に
得ることが出来るという大きな利点を有する。
第１の実施例とほぼ同様であるので相違点のみ説明す
る。図２に示す通り、埋込みＰ+ 型導電層をイオン注入
法で形成した後、アルミニウム膜をマスクとして、第２
の埋込み層としてイオン注入法によりリンを３５０〜４
００ｋｅＶの加速エネルギーで２〜４×１０14ａｔｍ／
ｃｍ2 程度イオン注入し、Ｎ+ 型導電層４５を形成し、
ＰＮ接合を形成する不純物層を双方共にシリコン基板表
面より、０，３〜０．４μｍの深さに埋込んでいる。
本、第２の実施例では、イオン注入により、双方の不純
物濃度ピーク値をイオン注入の加速エネルギーのみで調
整することが可能となる為所望のツェナー電圧を容易に
得ることが出来るという大きな利点を有する。
【００２５】
【発明の効果】以上説明した様に本発明により製造した
半導体装置は、ＰＮ接合面が酸化膜質が悪く、電荷捕獲
準位の高いロコスエッジに接触することがなく、かつ、
シリコン基板表面に露出することが無く、シリコン基板
表面より、０．２〜０．５μｍ程度の深さの位置に埋込
み型で構成されている為、アバランシェブレークダウン
状態で使用する電圧クランプダイオードでもブレイクダ
ウン時に発生する電荷が直接シリコン酸化膜中に捕獲さ
れることが無い結果、クランプダイオードに長時間通電
してもクランプ電圧の変動が起らず、実際に本実施例に
よる半導体装置によりクランプ電圧の時間変動を測定し
たところ電圧変化は０〜２％であり従来の半導体装置に
比べて大幅な改善がみられた。
半導体装置は、ＰＮ接合面が酸化膜質が悪く、電荷捕獲
準位の高いロコスエッジに接触することがなく、かつ、
シリコン基板表面に露出することが無く、シリコン基板
表面より、０．２〜０．５μｍ程度の深さの位置に埋込
み型で構成されている為、アバランシェブレークダウン
状態で使用する電圧クランプダイオードでもブレイクダ
ウン時に発生する電荷が直接シリコン酸化膜中に捕獲さ
れることが無い結果、クランプダイオードに長時間通電
してもクランプ電圧の変動が起らず、実際に本実施例に
よる半導体装置によりクランプ電圧の時間変動を測定し
たところ電圧変化は０〜２％であり従来の半導体装置に
比べて大幅な改善がみられた。
【００２６】また、本装置では、ＰＮ接合面がシリコン
基板中に埋込まれている結果、製造工程中のＰＮ接合部
上層の絶縁膜膜質（例えばプラズマ窒化膜中の帯電電荷
の影響、汚染等）の影響もなく、安定したツェナー電圧
を得ることが出来た。
基板中に埋込まれている結果、製造工程中のＰＮ接合部
上層の絶縁膜膜質（例えばプラズマ窒化膜中の帯電電荷
の影響、汚染等）の影響もなく、安定したツェナー電圧
を得ることが出来た。
【００２７】さらには、半導体装置の長期信頼度も良好
であり特性の揃ったかつ、信頼性の高い半導体装置を提
供することが可能となった。
であり特性の揃ったかつ、信頼性の高い半導体装置を提
供することが可能となった。
【図１】本発明の一実施例を説明するために工程順に示
した半導体素子の断面図である。
した半導体素子の断面図である。
【図２】本発明の第２の実施例を説明するための半導体
素子の断面図である。
素子の断面図である。
【図３】本発明の第１の実施例における不純物濃度プロ
ファイルである。
ファイルである。
【図４】従来の半導体装置の製造方法を説明するための
半導体素子の断面図である。
半導体素子の断面図である。
１ Ｐ型シリコン基板 ２，２２，３２，４２ シリコン酸化膜 ３，１２ シリコン窒化膜 ４，７ Ｐ+ 型導電層 ５，９ 多結晶シリコン膜 １６ Ｎ+ 型導電層 ８ ＢＰＳＧ膜 １０ アルミニウム膜 ４４ 埋込みＰ+ 型導電層 ４５ 埋込みＮ+ 型導電層 ５０ ホトレジスト膜
Claims (1)
- 【請求項１】 同一半導体基板上に接合型ダイオードお
よびＭＯＳ型トランジスタを形成する半導体装置の製造
方法において、半導体基板上に同一導電型を有する不純
物を選択的に導入し、後に選択酸化法によりフィールド
酸化膜を形成する工程と、ＭＯＳ型トランジスタのゲー
ト電極を形成する工程と、選択的に基板と同一導電型の
不純物をイオン注入法により、１５０〜３００ｋｅＶの
加速エネルギーでイオン注入を施し、半導体基板表面よ
り０．２〜０．５μｍ程度の深さの位置に埋込み型の不
純物層を形成する工程と、前記不純物層と同一導電型の
不純物を選択的に形成する工程と、前記埋込み不純物層
と逆導電型の不純物を選択的に形成し、９００〜１００
０℃で１０〜３０分熱処理を施す工程とを有することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29944592A JPH06151896A (ja) | 1992-11-10 | 1992-11-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29944592A JPH06151896A (ja) | 1992-11-10 | 1992-11-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06151896A true JPH06151896A (ja) | 1994-05-31 |
Family
ID=17872675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29944592A Pending JPH06151896A (ja) | 1992-11-10 | 1992-11-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06151896A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6472274B1 (en) * | 2000-06-29 | 2002-10-29 | International Business Machines Corporation | MOSFET with self-aligned channel edge implant and method |
| US6987309B2 (en) * | 2001-12-27 | 2006-01-17 | Kabushiki Kaisha Toshiba | Semiconductor device applied to a variable capacitance capacitor and amplifier |
| WO2018051416A1 (ja) * | 2016-09-13 | 2018-03-22 | 新電元工業株式会社 | 半導体装置およびその製造方法 |
-
1992
- 1992-11-10 JP JP29944592A patent/JPH06151896A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6472274B1 (en) * | 2000-06-29 | 2002-10-29 | International Business Machines Corporation | MOSFET with self-aligned channel edge implant and method |
| US6987309B2 (en) * | 2001-12-27 | 2006-01-17 | Kabushiki Kaisha Toshiba | Semiconductor device applied to a variable capacitance capacitor and amplifier |
| WO2018051416A1 (ja) * | 2016-09-13 | 2018-03-22 | 新電元工業株式会社 | 半導体装置およびその製造方法 |
| JP6301561B1 (ja) * | 2016-09-13 | 2018-03-28 | 新電元工業株式会社 | 半導体装置およびその製造方法 |
| US10424578B2 (en) | 2016-09-13 | 2019-09-24 | Shindengen Electric Manufacturing Co., Ltd. | Semiconductor device and method of manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2667390B2 (ja) | 半導体装置の製法 | |
| US4422885A (en) | Polysilicon-doped-first CMOS process | |
| JPH0355984B2 (ja) | ||
| US4477965A (en) | Process for manufacturing a monolithic integrated solid-state circuit comprising at least one bipolar planar transistor | |
| EP0594339B1 (en) | Method of manufacturing a CMOS device | |
| US20030094669A1 (en) | Semiconductor device and manufacturing method for the same | |
| JP2000082682A (ja) | 半導体―絶縁層の製造方法及びそれを有する素子の製造方法 | |
| US6784073B1 (en) | Method of making semiconductor-on-insulator device with thermoelectric cooler | |
| JPS6214459A (ja) | 半導体装置の製造方法 | |
| JPH0785470B2 (ja) | デバイスの製造方法 | |
| JPH07249770A (ja) | 半導体装置及びその製造方法 | |
| JPH06151896A (ja) | 半導体装置の製造方法 | |
| US5322805A (en) | Method for forming a bipolar emitter using doped SOG | |
| JP3921764B2 (ja) | 半導体装置の製造方法 | |
| JPH0917867A (ja) | 半導体装置におけるコンタクト部の形成方法 | |
| JPH0492466A (ja) | 半導体装置およびその製造方法 | |
| JP2006100694A (ja) | メサ型半導体装置およびその製造方法 | |
| JP2847790B2 (ja) | 相補型ｍｏｓトランジスタの製造方法 | |
| JP2699421B2 (ja) | 半導体装置の製造方法 | |
| JPH09162174A (ja) | 半導体装置の製造方法 | |
| JPH05102145A (ja) | ポリシリコン配線の形成方法 | |
| JPS63257244A (ja) | 半導体装置およびその製造方法 | |
| JPS6297364A (ja) | 半導体装置の製造方法 | |
| JPH0695550B2 (ja) | 半導体装置 | |
| JPH11297816A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981201 |