CN109844724A - 车载控制装置 - Google Patents

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Abstract

本发明提供一种能够检测存储装置的故障的前兆、尽可能持续存储装置的正常状态的车载控制装置。本发明的车载控制装置具备：运算电路(CPU)；存储装置(RAM)，其暂时存储用于所述运算电路的控制运算的数据；以及电流测定电路(150)，其能够测定所述存储装置的驱动电流。所述运算电路根据从所述电流测定电路获取到的所述驱动电流的值来实施所述存储装置的诊断。

Description

车载控制装置
技术领域
本发明涉及一种对车辆所搭载的设备进行控制的车载控制装置。
背景技术
作为对车辆所搭载的设备进行控制的车载控制装置(Vichole Control Unit)的车载用电子控制装置(ECU：Electronic Control Unit)具备实施控制运算的微型计算机(以下称为微电脑)。微电脑通常具备CPU(Central Processing Unit)、ROM(Read OnlyMemory)、RAM(Random Access Memory)等。RAM是暂时存储CPU在控制运算中要使用的数据的存储装置。当RAM发生故障时，去往RAM的写入数据以及来自RAM的读出数据成为不当数据，因此CPU的控制运算会发生不良情况，导致难以实施所期望的控制运算。因此，车载控制装置具备诊断RAM的功能。
下述专利文献1记载了诊断RAM的故障的方法。该文献中，在每一规定诊断时刻反复实施对诊断对象RAM区域写入规定值并读出该值这一操作。在写入的值与读出的值不一致的情况下，判断RAM发生了故障，并实施故障安全处理以免汽车陷入危险状态。
再者，故障安全处理的一例有实施如下安全控制的情况：为了防止RAM的故障造成的错误的控制，使基于驾驶员的操纵指示的变速控制无效而将变速比设为固定，由此使得跛行模式驾驶生效。
现有技术文献
专利文献
专利文献1：日本专利特开2000-137501号公报
发明内容
发明要解决的问题
上述专利文献1记载的RAM诊断方法在构成RAM的存储单元(存储1比特的数据的存储元件)彻底故障而彻底无法写入或读出所期望的值的情况下能够检测到RAM的故障。但认为该诊断方法无法实现虽未彻底故障但将来有可能发生故障的存储单元的检测。
车载控制装置中使用的微电脑通常会由半导体制造商实施加速试验和最终测试来判断无故障的状态，从而被交付给车载控制装置的制造商。然而，车载控制装置的微电脑所配备的RAM很可能因为半导体制造工序中混入的异物所造成的相邻的晶体管之间或者线路之间的短路(短接)、长期使用下的经年劣化所造成的不良等而在车辆的行驶中发生故障。
作为通常为人所知的RAM的故障模式，例如有以下模式。这些故障模式即便发生了1种，发生了故障的存储单元都无法再写入或读出期待的值。
(故障之一)存储单元的值固定在“0”或“1”的固定型故障。
(故障之二)其他存储单元的值也与某一存储单元所储存的值发生变化的情况连动地发生变化的耦合故障。
(故障之三)无法正确地选择存储地址的寻址故障。
(故障之四)受与某一存储单元相邻的、配置在上下左右的存储单元所存储的值的影响，该存储单元所存储的值也发生变化的图形敏感故障。
例如，在半导体制造工序中，异物附着在存储单元上，该异物在经年使用下因某种原因发生移动而附着到了相邻的存储单元之间，在该情况下，该相邻的存储单元有时会因异物而发生短路、引起RAM的故障。但是，在存储单元之间的某些短路状态下，因短路而发生的电位变动有时会停留在达不到被判断为故障的判定阈值的程度。在该情况下，即便存储单元之间已发生了短路故障，还是能读出与写入的值相同的值。上述专利文献1记载的诊断方法并未揭示对这种故障的检测。
另一方面，若对这种存储单元之间的短路故障置之不理，则短路状态会在经年使用下恶化，估计存储单元之间会彻底短路而被诊断为RAM的故障。像这样将来以RAM的故障的形式显现的潜在故障较理想为在尽可能早的时间点检测出来。
本发明是鉴于上述那样的问题而成，其目的在于提供一种能够检测存储装置的故障的前兆、尽可能持续存储装置的正常状态的车载控制装置。
解决问题的技术手段
本发明的车载控制装置具备：运算电路(111)；存储装置(113)，其暂时存储用于所述运算电路的控制运算的数据；以及电流测定电路(150)，其能够测定所述存储装置的驱动电流。所述运算电路根据从所述电流测定电路获取到的所述驱动电流的值来实施所述存储装置的诊断。
发明的效果
根据本发明的车载控制装置，能在早期阶段检测出虽然在当前时间点能对存储装置(RAM)正常地读写数据但将来有可能发生故障这样的存储装置的故障的前兆。
附图说明
图1为车载控制装置100的构成图。
图2A为示意性地表示对RAM 113写入了检验数据时各存储单元所储存的比特值的一例的图。
图2B为示意性地表示对RAM 113写入了检验数据时各存储单元所储存的比特值的另一例的图。
图2C为示意性地表示对RAM 113写入了检验数据时各存储单元所储存的比特值的另一例的图。
图3A为说明车载控制装置100启动时主微电脑110诊断RAM 113的次序的一例的流程图。
图3B为接续图3A的流程图的流程图。
图4为说明车载控制装置100启动时副微电脑120诊断RAM 113的驱动电流的次序的一例的流程图。
图5A为说明车载控制装置100关机时主微电脑110诊断RAM 113的次序的一例的流程图。
图5B为接续图5A的流程图的流程图。
图6为说明车载控制装置100关机时副微电脑120诊断RAM 113的次序的一例的流程图。
图7A为说明车载控制装置100在车辆行驶中时主微电脑110诊断RAM 113的次序的一例的流程图。
图7B为接续图7A的流程图的流程图。
图8为说明车载控制装置100在车辆行驶中时副微电脑120诊断RAM 113的次序的一例的流程图。
图9为表示RAM 113所具有的存储区域的地址图。
图10为RAM 113为静态随机存取存储器(SRAM)的情况下的存储单元的电路图。
图11为图10的存储单元的一例的布局图。
图12为呈矩阵状配置图11的存储单元的布局配置的情况下的示意图。
图13为静态随机存取存储器(SRAM)的示意性框图。
具体实施方式
如图1所示，本发明的车载控制装置具备：运算电路(CPU)111，其实施用于控制设备的控制运算；存储器(存储装置、RAM)113，其暂时存储所述运算电路要使用的数据；以及电流测定电路150，其能够测定对所述存储器113供给的驱动电流。所述运算电路111根据从所述电流测定电路150获取到的所述驱动电流的值来诊断所述存储器113是否正常。
通过设置所述电流测定电路150，本发明的车载控制装置能在存储器113彻底故障之前发现故障的前兆。为了发现故障的前兆，对存储器113的相邻的存储单元写入例如互不相同的比特值作为检验用的写入数据(以下称为检验数据)。继而，在写入了检验数据的状态下，利用电流测定电路150来测量存储器113的驱动电流。对测量出的RAM的驱动电流的值与预先设定的判定阈值进行比较，诊断存储器113的状态。流通超过所述判定阈值这样的驱动电流的存储单元被视为虽未彻底故障但将来有可能发生故障的存储单元。即，被视为有故障的前兆的存储单元。继而，将包含将来有可能发生故障的存储单元的存储区域的地址在该存储单元彻底故障之前置换为预先确保在存储器113的空闲区域(未使用的存储区域或者未使用区域)内的包含正常存储单元的存储区域的地址。
根据本发明的车载控制装置，能在早期阶段检测出虽然在当前时间点能对存储器113正常地读写数据但将来有可能发生故障这样的存储器113的故障。在将来有可能发生故障的存储单元彻底故障之前，将包含该存储单元的存储区域的地址置换为预先确保在存储器113的空闲区域内的包含正常存储单元的存储区域的地址。因此，能够防止车辆行驶中的存储器113的故障于未然。因而，能够防止车辆行驶中因存储器113的故障而发生的违反驾驶员的意图的发动机或变速器等执行器的误动作、以及该误动作所引起的车辆的计划之外的行为。能尽可能防止在车辆行驶中RAM发生故障而进行转移至故障安全处理的控制、导致驾驶性能降低这一情况。
此外，事先检测出当前时间点下没有坏但将来会坏的存储单元而不再使用包含该存储单元的存储区域，使用另行确保的包含正常存储单元的未使用的存储区域、通过本发明的车载控制装置使车载控制处理持续下去。因此，预料到市场上的存储器(RAM)113的故障造成的车载控制装置的单元更换的减少、来自顾客的作为车载控制装置的投诉品的退还品的数量的减少、以及车载控制装置的不良解析的削减，车载控制装置的可靠性会提高。
下面，使用附图进行更详细的说明。但是，在以下的说明中，有时会对同一构成要素标注同一符号并省略重复的说明。再者，为了使得说明更加明确，与实际的形态相比，附图有时会示意性地表示各部的宽度、形状等，但这只是一例，并不限定本发明的解释。
图1为本发明的车载控制装置100的构成图。车载控制装置100是以电子方式控制车辆所搭载的车载设备(例如自动变速器、发动机等)的车载用电子控制装置(ECU：Electronic Control Unit)。车载控制装置100具备主微型计算机(以下称为主微电脑)110、副微型计算机(以下称为副微电脑)120、主电源IC(Integrated Circuit)130、副电源IC 140、电流测定电路150及外部存储器160。
主微电脑110是控制车辆所搭载的车载设备的微型计算机(第1微型计算机)。主微电脑110例如通过控制执行器230来控制车载设备。此外，可以经由显示装置240显示消息。消息例如可以使用文字、图像等消息、灯点亮引发的通知等任意形态。
主微电脑110具备中央处理装置(CPU)111、只读存储器(ROM)112及随机存取存储器(RAM)113。CPU 111是实施控制车载设备所需的控制运算的运算装置(运算电路)。ROM112储存CPU 111要执行的程序(例如后文叙述的图3A～图8中说明的诊断处理的程序)等。RAM 113暂时储存CPU 111要使用的数据。
副微电脑120是具备与主微电脑110同样的构成的微型计算机(第2微型计算机)，其说明从略。副微电脑120可以执行如下处理：按照来自主微电脑110的请求或指示来诊断RAM 113是否正常，并将该诊断的结果通知主微电脑110。
车载控制装置100从车辆所搭载的电池220接受电力的供给。主电源IC(主电源电路)130对从电池220得到的电力VB进行降压或升降压而供给至主微电脑110。副电源IC(副电源电路)140也一样，对从电池220得到的电力进行降压或升降压而供给至副微电脑120。
主电源IC 130以能对CPU 111、ROM 112、RAM 113各方单独供给电力(电源)VB1、VB2、VB3的方式在内部将电源电路分成3份。即，主电源IC 130包含生成CPU 111的第1电源VB1的第1电源电路VG1、生成ROM 112的第2电源VB2的第2电源电路VG2、以及生成RAM 113的第3电源VB3的第3电源电路VG3。其原因如后文所述，是为了抑制对RAM113供给的驱动电流因CPU 111或ROM 112的驱动电流的变动而受到的影响。从第1电源电路VG1产生的第1电源VB1经由电源线路(电源总线)L1供给至CPU 111。从第2电源电路VG2产生的第2电源VB2经由电源线路(电源总线)L2供给至ROM 112。从第3电源电路VG3产生的第3电源VB3经由电源线路(电源总线)L3供给至RAM 113。
电流测定电路150测定从主电源IC 130供给至RAM 113的驱动电流的值，并将该测定结果输出至副微电脑120。副微电脑120使用该测定结果、以后文叙述的次序诊断RAM113。由副微电脑120实施诊断的理由将于后文叙述。电流测定电路150的电路构成未作具体记载，但可以运用各种电路构成，这对于本领域技术人员应当容易理解。测定结果能以模拟信号的形式输出至副微电脑120，也能以数字信号的形式输出至副微电脑120。在以数字信号的形式输出测定结果的情况下，电流测定电路150以包含模数转换电路ADC的方式构成。另一方面，在以模拟信号的形式输出测定结果的情况下，副微电脑120以包含模数转换电路ADC的方式构成。以数字信号的形式输出测定结果的情况与以模拟信号的形式输出测定结果的情况相比，不易受车载控制装置100内产生的电源等的噪声的影响。
当车辆的驾驶员使点火开关ON/OFF时，伴随于此而产生电源信号210。车载控制装置100按照电源信号210来启动/关机。主电源IC 130和副电源IC 140伴随于此而对各微电脑110、120供给或切断电力。
外部存储器160是用于存储对RAM 113的诊断结果和设为诊断对象的地址范围等的、被设为能以电性方式写入及清除的非易失性存储器的存储装置。如后文所述，在车载控制装置100启动或关机时或者启动后的固定处理中，主微电脑110/副微电脑120诊断RAM113的各不相同的存储区域。因此，下一次应诊断的地址范围被储存至外部存储器160内。外部存储器160从主电源IC 130或副电源IC 140接收电力。外部存储器160无特别限制，可以使用闪存、EEPROM等非易失性存储装置。再者，固定处理的一例有由车载控制装置100进行的发动机、变速器等执行器的控制、诊断、故障安全处理。
图2A、图2B及图2C展示了将作为诊断用数据的检验数据写入到RAM 113的存储单元中的状态。各图中，示例性地展示配置成3行3列的阵列状的9个存储单元1131作为RAM113的存储单元。
图2A为示意性地表示对RAM 113写入了检验数据时的各存储单元所储存的比特值的一例的图。RAM 113所具备的各存储单元1131与公共电源线1132连接。如图2A所示，检验数据构成为在相邻的上下左右的存储单元1131之间储存互不相同的比特值的数据。即，在示例性地展示的配置成3行3列的9个存储单元1131中，第1行的3个存储单元中分别储存比特值1、0、1的数据。第2行的3个存储单元中分别储存比特值0、1、0的数据。第3行的3个存储单元中分别储存比特值1、0、1的数据。若以与第2行第2列相对应的存储单元为基准，则构成为在相邻的上下左右的存储单元1131之间储存互不相同的比特值的数据。存储单元1131通常是通过该存储节点的电位的大小(或者高电平“1”、低电平“0”)来表示比特值，因此，通过在存储单元1131之间储存互不相同的比特值，使得相邻的存储单元1131成为互不相同的电位。
设想制造RAM 113的半导体制造工序中混入的异物残留在相邻的存储单元1131之间。在该情况下，该异物导致相邻存储单元的存储节点之间相桥接。在桥接在一起的相邻的存储单元的存储节点为互不相同的电位的情况下，根据该电位差，相邻的存储单元的存储节点之间会流通漏电流。如此一来，与不存在异物的情况相比，RAM 113的驱动电流会增大。
副微电脑120像后文叙述的那样在步骤S203、S403、S603中利用这一情况来诊断RAM113的异常。即便能够正常地实施对存储单元1131的数据读写，这种异物的存在也可能在将来导致短路故障的发生。因此，在本发明中，将包含被诊断为异常的存储单元的存储区域的地址置换为预先确保在RAM 113的空闲区域(未使用的存储区域或者未使用区域)内的包含正常存储单元的存储区域的地址。由此，能够防止车辆行驶中因存储器113的故障而发生的违反驾驶员的意图的发动机或变速器等执行器的误动作、以及该误动作所引起的车辆的计划之外的行为。
但是，在相邻的存储单元1131储存的是相同的比特值的情况下，相邻的存储单元的存储节点之间几乎没有电位差。在该情况下，认为即便相邻存储单元的存储节点之间存在异物而被桥接在一起，也不会流通漏电流或者只有些许漏电流。要根据驱动电流来明显地检测异物的存在，较理想为像图2A所示那样相邻的存储单元的存储节点储存互不相同的比特值。即，检验数据选择在相邻的存储单元的存储节点之间存在异物而被桥接在一起的情况下使漏电流变得明显这样的数据模式。
图2B为示意性地表示对RAM 113写入了检验数据时的各存储单元所储存的比特值的另一例的图。在示例性地展示的9个存储单元1131中，第1行的3个存储单元中储存比特值1、1、1的数据。第2行的3个存储单元中储存比特值0、0、0的数据。第3行的3个存储单元中储存比特值1、1、1的数据。
该检验数据构成为在上下存储单元之间储存不同比特值的数据。即，构成为在第2行的3个存储单元1131与第1行及第3行的各3个存储单元1131之间储存不同比特值的数据。该检验数据例如对于上下配置的存储单元的存储节点之间的短路造成的漏电流的检测比较有效。
图2C为示意性地表示对RAM 113写入了检验数据时的各存储单元所储存的比特值的另一例的图。在9个存储单元1131中，第1行的3个存储单元中储存比特值1、0、1的数据。
第2行的3个存储单元中储存比特值1、0、1的数据。第3行的3个存储单元中储存比特值1、0、1的数据。该检验数据构成为在左右存储单元之间储存不同比特值的数据。即，构成为在第2列的3个存储单元1131与第1列及第3列的各3个存储单元1131之间储存不同比特值的数据。
该检验数据例如对于左右配置的存储单元的存储节点之间的短路造成的漏电流的检测比较有效。
检验数据的数据模式的构成取决于存储单元的布局构成以及呈阵列状配置的多个存储单元的布局构成。更具体而言，取决于存储单元的存储节点的布局构成以及存储单元之间的存储节点的配置和距离，因此，宜考虑诊断对象RAM 113所采用的存储单元的布局构成以及多个存储单元的布局构成来加以选择。
图3A及图3B为说明车载控制装置100启动时主微电脑110诊断RAM 113的次序的流程图的一例。下面，对图3的各步骤进行说明。图3A所示的1、2、3的部分分别连接至图3B所示的1、2、3的部分。
(图3A：步骤S100)
当主微电脑110接收到表示电源已接通这一情况的电源信号210时，开始本流程图。在开始本流程图的时间点，主电源IC 130和副电源IC 140已分别按照电源信号210开始电力供给。
(图3A：步骤S101)
主微电脑110从外部存储器160读出上一次实施的对RAM 113的诊断结果和本次要诊断的RAM 113上的存储区域的地址。
(图3A：步骤S102)
在通过上一次实施的对RAM 113的诊断而判定为故障的情况下，跳至步骤S112。在正常或者未实施诊断的情况下，进入至步骤S103。此处所说的上一次诊断结果是指，例如在像后文叙述的那样于启动时、关机时、行驶中各个时机实施RAM 113的诊断的情况下，为上一次关机时的诊断结果。若上一次关机时RAM 113已是故障，则本次启动时也认为是故障，因此，在这种情况下跳至步骤S112。
(图3A：步骤S103)
主微电脑110将步骤S101中读出的诊断对象地址的存储区域中储存的数据保存至预先准备用于保存的保存区域。
(图3A：步骤S104)
主微电脑110对步骤S101中读出的诊断对象地址写入被设为诊断用数据的检验数据。像图2A、图2B、图2C中说明过的那样，检验数据是构成为相邻的存储单元通过储存互不相同的比特值而成为互不相同的电位的数据。
(图3A：步骤S105)
主微电脑110从写入了检验数据的地址读出数据。在读出的数据与写入的检验数据一致的情况下，进入至步骤S105，在不一致的情况下，进入至步骤S108。
(图3B：步骤S106)
主微电脑110指示副微电脑120测定RAM 113的驱动电流。副微电脑120按照后文叙述的图4中说明的流程图来测定驱动电流，并将该测定结果通知主微电脑110。
(图3B：步骤S107)
主微电脑110从副微电脑120接收驱动电流的测定结果。在测定结果正常的情况下，进入至步骤S108，在异常的情况下，进入至步骤S109。
(图3B：步骤S108)
在测定结果正常的情况下，将步骤S103中保存的数据写回至当前的诊断区域。
(图3B：步骤S109)
主微电脑110确认有无RAM 113的空闲区域(未使用区域)，该RAM 113的空闲区域是作为判断为故障的存储单元的置换后的存储区域而预先准备的。在有RAM 113的空闲区域的情况下，进入至步骤S110，在没有RAM 113的空闲区域的情况下，进入至步骤S112。所谓空闲区域(未使用区域)，意指未储存有供CPU 111使用的数据的部分的存储区域。
(图3B：步骤S110)
主微电脑110将S103中保存的数据复制到空闲区域。
(图3B：步骤S111)
主微电脑110将诊断为故障的存储器的地址置换为预先确保在RAM 113的空闲区域内的正常的存储器的地址。
(图3B：步骤S112)
主微电脑110在外部存储器160中储存RAM 113的诊断结果和下一次的诊断对象地址。
(图3B：步骤S113)
主微电脑110将RAM 113的诊断结果为故障这一内容的消息显示在显示装置240上。
(图3B：步骤S114)
主微电脑110开始故障安全模式。所谓故障安全模式，是实施使功能降级而退到安全侧的动作的模式。在故障安全模式下，为了防止因RAM 113的故障而对车辆进行误控制，主微电脑110使基于驾驶员的操纵指示的汽车控制无效，以成为安全的行驶模式的方式控制执行器230。
(图3B：步骤S115)
主微电脑110在外部存储器160中储存RAM 113的诊断结果和下一次的诊断对象地址。
(图3B：步骤S116)
主微电脑110开始车载控制装置100的固定处理。
图4为说明车载控制装置100启动时副微电脑120诊断RAM 113的驱动电流的次序的流程图的一例。下面，对图4的各步骤进行说明。
(图4：步骤S200)
当副微电脑120接收到表示电源已接通这一情况的电源信号210时，开始本流程图。在开始本流程图的时间点，主电源IC 130和副电源IC 140已分别按照电源信号210开始电力供给。
(图4：步骤S201)
副微电脑120判定是否从主微电脑110收到了指示测定RAM 113的驱动电流的命令。在有指示的情况下，进入至步骤S202，在没有指示的情况下，结束本流程图(结束)。
(图4：步骤S202)
副微电脑120从电流测定电路150获取RAM 113的驱动电流值。
(图4：步骤S203)
副微电脑120判定获取到的驱动电流值是否为判定阈值以下。
在获取到的驱动电流值低于判定阈值的情况下，判断RAM 113正常而进入至步骤S204，在获取到的驱动电流值高于判定阈值的情况下，判断RAM 113故障而进入至步骤S205。判定阈值可以预先储存在副微电脑120(或主微电脑110)所配备的ROM等非易失性存储器中。
(图4：步骤S203：补充)
在本步骤中是对驱动电流值与判定阈值进行比较，因此，须准确地获取驱动电流。当对CPU 111、ROM 112等RAM 113以外的其他电路零件供给电力的电源总线与对RAM 113供给电力的电源总线共用时，RAM 113的驱动电流有可能受到其他电路零件的电压、电流的影响而发生变动，从而无法获取准确的值。因此，像图1中说明过的那样，主电源IC 130构成为分别对这些电路零件单独提供电力。
(图4：步骤S204～S205)
副微电脑120对主微电脑110发送RAM 113的驱动电流正常这一内容的诊断结果(S204)。副微电脑120对主微电脑110发送RAM 113的驱动电流异常这一内容的诊断结果(S205)。
图5A及图5B为说明车载控制装置100关机时主微电脑110诊断RAM 113的次序的流程图的一例。下面，对图5A及图5B的各步骤进行说明。再者，图5A所示的4、5、6的部分分别连接至图5B所示的4、5、6的部分。
(图5A：步骤S300～S301)
当主微电脑110接收到表示电源已切断这一情况的电源信号210时，开始本流程图(S300)。主微电脑110结束车载控制装置100的固定处理(S301)。
(图5A及图5B：步骤S302～S309)
步骤S302～S308与图3A及图3B的步骤S101～S108相同。但是，在步骤S303中，在上一次诊断结果为异常的情况下，转移至图5B的步骤S314。
(图5B：步骤S310)
主微电脑110确认有无RAM 113的空闲区域，该RAM 113的空闲区域是作为判断为故障的存储单元的置换后的区域而预先准备的。在有RAM 113的空闲区域的情况下，进入至S311，在没有RAM 113的空闲区域的情况下，进入至S313。
(图5B：步骤S311～S312)
步骤S311～S312与图3B的步骤S110～S111相同。
(图5B：步骤S313)
步骤S313与图3B的步骤S115相同。
(图5B：步骤S314～315)
主微电脑110对主电源IC 130和副电源IC 140发送关机信号(S314)。由此，各电源IC停止电力供给，因此主微电脑110、副微电脑120变为OFF(S315)。
再者，也可能存在如下情况：在转移至步骤S314之前，主微电脑110再次接收到表示电源已接通这一情况的电源信号210。因此，在步骤S309中，执行将保存的数据写回至当前的诊断区域的步骤S309。由此，再次执行图3A及图3B的流程图。
图6为说明车载控制装置100关机时副微电脑120诊断RAM 113的次序的流程图。在开始本流程图的时间点，主电源IC 130和副电源IC 140分别在持续电力的供给。下面，对图6的各步骤进行说明。在车载控制装置100关机时，转移至本流程图的步骤S400。
(图6：步骤S401～S405)
步骤S401～S405与图4的步骤S201～S205相同。
(图6：步骤S406)
由于通过主微电脑110在步骤S315中对副电源IC发送关机信号，因此副微电脑120变为电源OFF。
图7A及图7B为说明车载控制装置100在定时处理中时主微电脑110诊断RAM 113的次序的流程图。所谓固定处理，是指通过车载控制装置100将发动机、变速器等执行器的控制、诊断、通信等处理分割为多个任务而按一定周期来执行。图7A及图7B所示的本发明的诊断RAM 113的任务作为固定处理的一部分任务加以执行。下面，对图7A及图7B的各步骤进行说明。再者，图7A所示的7、8、9的部分分别连接至图7B所示的7、8、9的部分。
(图7A：步骤S500)
主微电脑110在接收表示电源已接通这一情况的电源信号210而完成图3A及图3B的启动处理并转移至固定处理后开始本流程图。
(图7A及图7B：步骤S501～S515)
步骤S501～S515与图3A及图3B的步骤S101～S115相同。
图8为说明车载控制装置100在定时处理中时副微电脑120诊断RAM 113的次序的流程图的一例。下面，对图8的各步骤进行说明。
(图8：步骤S600)
副微电脑120在接收表示电源已接通这一情况的电源信号210而完成图3A及图3B的启动处理并转移至固定处理后开始本流程图。
(图8：步骤S601～S605)
步骤S601～S605与图4的步骤S201～S205相同。
图9为表示RAM 113所具有的存储区域的地址图的一例。若要同时诊断RAM 113所具有的全部存储区域，则耗费的诊断时间较长。此外，须判别存储单元上的故障区域。因此，通过像图9所示那样将诊断对象地址分割为多个而将RAM 113所具有的全部存储区域分割为多个诊断区域。于是，像图3A～图8中说明过的那样，在启动时/关机时/固定处理中的任一方或双方将各不相同的地址的存储区域作为诊断区域进行诊断。主微电脑110/副微电脑120每当实施诊断时，将下一诊断对象地址写入至外部存储器160，在下一次诊断时据此决定诊断对象地址。
存储地址0000h-FFEEh(末尾的h表示16进制地址)的诊断区域700～702由最开头的诊断区域700、下一次诊断区域701、最后的诊断区域702构成。在诊断已进展到最后的诊断区域702的情况下，回到最开头的诊断区域700。在存储地址FFEFh中确保诊断区域的数据的保存区域703作为对诊断区域内原本储存的数据进行保存的存储区域。存储地址FFF0h-FFFFh被确保为空闲区域(未使用区域)704。在空闲区域(未使用区域)704内确保诊断为故障的存储区域的置换后的存储区域705。在异常单元的地址置换后的存储区域超过空闲区域的存储容量的情况下，无法再进行向正常区域的存储单元的置换。在该情况下，主微电脑110将RAM 113的诊断结果为故障这一内容的消息显示在显示装置240上并开始故障安全模式。再者，上文中说明过的存储地址的区域的分配为一例，并不限定于此，也可酌情加以变更。
图10表示RAM 113为静态随机存取存储器(SRAM：Static Ramdom Access Memory)的情况下的存储单元MC的电路图。存储单元MC为CMOS型六晶体管，包含以下元件。
存储单元MC包含P通道MOS晶体管PM1、PM2以及N通道MOS晶体管NT1、NT2、ND1、ND2。作为负载晶体管的P通道MOS晶体管PM1、PM2的源极-漏极路径分别连接在电源电位(VDD)1132的线与第1存储节点MB及第2存储节点MT之间，它们的栅极分别连接至第2存储节点MT及第1存储节点MB。作为驱动晶体管的N通道MOS晶体管ND1、ND2的源极-漏极路径分别连接在第1存储节点MB及第2存储节点MT与接地电位(VSS)1133的线之间，它们的栅极分别连接至第2存储节点MT及第1存储节点MB。作为转移晶体管的N通道MOS晶体管NT1、NT2的源极-漏极路径分别连接在存储节点MB、MT与位线/BL、BL之间，它们的栅极都连接至字线WL。MOS晶体管PM1、ND1构成将第2存储节点MT的信号的反相信号给予第1存储节点MB的变换器。MOS晶体管PM2、ND2构成将第2存储节点MB的信号的反相信号给予第1存储节点MT的变换器。2个变换器反并联在第1存储节点MB及第2存储节点MT之间，构成锁存电路(ラッチ回路)。
当将字线WL被设为选择电平即“H”电平时，N通道MOS晶体管NT1、NT2导通。当根据写入数据信号将位线对BL、/BL中的一位线(例如BL)设为“H”电平而且将另一位线(该情况下为/BL)设为“L”电平时，MOS晶体管PM2、ND1导通，而且MOS晶体管PM1、ND2变为不导通，存储节点MB、MT的电平被锁存。当将字线WL被设为非选择电平即“L”电平时，N通道MOS晶体管NT1、NT2变为不导通，数据信号得以存储至存储单元MC。
在读出动作时，将位线对BL、/BL预充至“H”电平，之后将字线WL设为选择电平即“H”电平。由此，电流从位线(该情况下为/BL)经由N通道MOS晶体管NT1、NT2流出至接地电位GND的线，位线/BL的电位降低。通过对位线BL与/BL的电位进行比较，能够读出存储单元MC的存储数据。
在存储单元MC存储的是高电平的数据“1”的情况下，第1存储节点MB及第2存储节点MT的电平分别设为“0”、“1”。在存储单元MC存储的是低电平的数据“0”的情况下，第1存储节点MB及第2存储节点MT的电平分别设为“1”、“0”。
在实际的RAM 113中，如后文叙述的图13所示，呈矩阵状设置多个存储单元MC。虽然图13中没有展示，但多个存储单元MC的电源电位(VDD)1132的线公共地相结合。结合在一起的电源电位(VDD)1132的线结合至图1所示的电流测定电路150。
同样地，虽然图13中没有展示，但多个存储单元MC的接地电位(VSS)1133的线相结合。再者，图1展示的是利用电流测定电路150来测量RAM 113的驱动电流的例子，但也可测量RAM 113的消耗电流的值。在该情况下，例如对接地电位(VSS)1133的线设置电流测定电路150。当然，RAM 113的驱动电流及消耗电流也可说成RAM 113的动作电流。
图11为图10所示的存储单元MC的示意性布局图的一例。包含多晶硅等栅极电极G1、G2、G3、G4。栅极电极G1设为N通道MOS晶体管NT1的栅极，结合至字线WL。栅极电极G2设为N通道MOS晶体管ND1及P通道MOS晶体管PM1的栅极。栅极电极G3设为N通道MOS晶体管ND2及P通道MOS晶体管PM2的栅极。栅极电极G4设为N通道MOS晶体管NT2的栅极，结合至字线WL。
将栅极电极G1及G2作为杂质导入掩膜而形成N型区域NR1，从而形成N通道MOS晶体管NT1及ND1。将栅极电极G4及G3作为杂质导入掩膜而形成N型区域NR2，从而形成N通道MOS晶体管NT2及ND2。将栅极电极G2作为杂质导入掩膜而形成P型区域PR1，从而形成P通道MOS晶体管PM1。将栅极电极G3作为杂质导入掩膜而形成P型区域PR2，从而形成P通道MOS晶体管PM2。图11中，位线/BL结合至形成于栅极电极G1上侧的N型区域NR1(N通道MOS晶体管ND1的源极)。图11中，位线/BL结合至形成于栅极电极G1上侧的N型区域NR1(N通道MOS晶体管NT1的源极或漏极)。图11中，位线BL结合至形成于栅极电极G4下侧的N型区域NR2(N通道MOS晶体管NT2的源极或漏极)。图11中，电源电位(VDD)1132的线结合至形成于栅极G2下侧的P型区域PR1(PM1的源极)以及形成于栅极G3上侧的P型区域PR2(PM2的源极)。图11中，接地电位(VSS)1133的线结合至形成于栅极G2下侧的N型区域NR1(N通道MOS晶体管ND1的源极)以及形成于栅极G3上侧的N型区域NR2(N通道MOS晶体管ND2的源极)。
第1存储节点MB是通过利用线路LW1将栅极电极G1与G2之间的N型区域NR1(N通道MOS晶体管ND1的漏极)、P通道MOS晶体管PM1的漏极侧的P型区域PR1、以及栅极电极G3加以结合而构成。第2存储节点MT是通过利用线路LW2将栅极电极G3与G4之间的N型区域NR2(N通道MOS晶体管ND2的漏极)、P通道MOS晶体管PM2的漏极侧的P型区域PR2、以及栅极电极G2加以结合而构成。
图12为呈矩阵状配置图11的存储单元的布局配置的情况下的示意图。示例性地展示的存储单元MC1-MC9配置成矩阵状。在存储单元MC5中示意性地展示图11的第1存储节点MB及第2存储节点MT。由于附图会变得复杂，因此其他存储单元的存储节点从略。关于存储单元MC1-MC9的布局配置，为了使本领域技术人员容易理解，例如在以存储单元MC5为基准的情况下，可以采用镜面对称配置、线对称配置或重复配置等。图12中，距离D1表示横向(X方向)上左右相邻的存储单元之间的存储节点的间隔。距离D2表示纵向(Y方向)上上下相邻的存储单元之间的存储节点的间隔。
通常，在将RAM 113设为静态随机存取存储器(SRAM)的情况下，是以半导体制造工艺的最小加工尺寸来形成存储单元MC1-MC9。因而，距离D1和距离D2极窄。在像上述那样设想半导体制造工序中混入的异物残留在相邻的存储单元的存储节点之间(D1或D2)的情况下，该异物有可能导致相邻存储单元的存储节点之间相桥接。在桥接在一起的相邻的存储单元的存储节点为互不相同的电位的情况下，相邻的存储单元的存储节点之间会根据该电位差而流通漏电流。因而，检验数据可以考虑存储单元的存储节点的布局构成以及存储单元之间的各存储节点的配置及其距离等而从图2A、图2B及图2C中说明过的检验数据中酌情进行选择或者利用其组合等。
图13为RAM 113为静态随机存取存储器(SRAM)的情况下的示意性框图。多个存储单元MC呈矩阵状配置而构成存储单元阵列MA。在配置成矩阵状的多个存储单元阵列中，第1字线(WL0)结合至配置在第1行的存储单元，第2字线(WL1)结合至配置在第2行的存储单元，第3字线(WL2)结合至配置在第3行的存储单元。以相同方式设置第4字线(WL3)、第5字线(WL4)、第6字线(WL5)、第7字线(WL6)至第n－1字线(WLn)。此外，第1位线对(/BL0、BL0)结合至配置在第1列的存储单元。第2位线对(/BL1、BL1)结合至配置在第2列的存储单元。以相同方式设置第3位线对(/BL2、BL2)至第n－1位线对(/BLn、BLn)。再者，上述的字线的数量以及位线对的数量为一例。
行选择电路RDEC按照从CPU 111供给的行地址信号将多个字线(WL0-WLn)当中与行地址信号相对应的1条字线设为选择电平。列选择电路CDEC按照从CPU 111供给的列地址信号将多个位线对(/BL0、BL0-/BLn、BLn)当中与行地址信号相对应的1个或多个位线对设为选择电平。在数据读出的情况下，输入输出控制电路IOCKT从结合到所选择的字线以及所选择的1个或多个位线对的1个或多个存储单元读出数据，并将该读出的数据供给至CPU111。另一方面，在数据写入的情况下，输入输出控制电路IOCKT将从CPU 111供给的数据写入至结合到所选择的字线以及所选择的1个或多个位线对的1个或多个存储单元。
图9中是根据RAM 113的地址来设定诊断区域，但并无特别限制，也可根据RAM 113的字线的条数来设定诊断区域。即，也能以连接到1条字线的多个存储单元为单位，将用于选择它的连续的多个地址设定为1个诊断区域。可以将连接至多条字线例如连续的3条字线的多个存储单元设定为1个诊断区域，并无特别限制。在该情况下，写入图2A(或者图2B、图2C)所示的检验数据而执行诊断。所谓连续的3条字线，在图13中，第1字线WL0、第2字线WL1及第3字线WL2意指连续的3条字线，第4字线WL3、第5字线WL4及第6字线WL5意指连续的3条字线。
如图13所示，连接至第1字线WL0、第2字线WL1及第3字线WL2的多个存储单元包含在1个诊断区域R1内。连接至第4字线WL3、第5字线WL4及第6字线WL5这3条字线的多个存储单元包含在1个诊断区域R2内。以连续的多个地址分配诊断区域R1及诊断区域R2。
此外，如图13所示，在将最开头的诊断区域r1设定为第1字线WL0、第2字线WL1及第3字线WL2的情况下，可将下一次的诊断区域r2设定为第3字线WL2、第4字线WL3及第5字线WL4，并无特别限制。即，在连续的2个诊断区域r1、r2内设置重复部分(连接至第3字线WL2的存储单元)。在该情况下，结合至第3字线的存储单元的存储节点与结合至第4字线的存储单元的存储节点之间也能进行诊断。
图13中，在包含行选择电路RDEC、列选择电路CDEC及输入输出控制电路IOCKT的存储器周边电路的电源线与存储单元阵列MA的电源线1132以分离的方式构成的情况下，要实现存储单元的故障的诊断，只要可以利用图1的电流测定电路150来测量流至存储单元阵列MA的电源线1132的驱动电流即可。由此，存储单元阵列MA的电源线1132与存储器周边电路的电源线是分离的，因此，能够降低存储器周边电路的驱动电流的影响，从而更可靠地测量存储单元阵列MA的驱动电流的变化。在该情况下，图1的电源线路L3变更为包含结合至存储单元阵列MA的电源线1132的电源线路(L31)和结合至存储器周边电路的电源线的电源线路(L32)这2条电源线路的构成。于是，图1的电流测定电路150结合至电源线路(L31)并对流至电源线路(L31)的驱动电流(动作电流)进行测量。
＜本发明的总结＞
本发明的车载控制装置100通过设置所述电流测定电路150而能在存储器(RAM)113彻底故障之前发现故障的前兆。为了发现故障的前兆，对存储器(RAM)113的相邻的存储单元1131写入例如互不相同的比特值作为检验用的写入数据(检验数据)。在对存储器(RAM)113写入了检验数据的状态下，利用所述电流测定电路150来测定存储器(RAM)113的驱动电流。根据测定出的驱动电流的值是否超过了阈值来诊断存储器(RAM)113的状态。由此，能在早期阶段检测出虽然在当前时间点能够正常地读写数据但将来有可能发生故障的存储单元1131之间的异物。在将来有可能发生故障的存储单元彻底故障之前，将包含该存储单元的存储区域的地址置换为预先确保在存储器(RAM)113的空闲区域内的包含正常存储单元的存储区域的地址。因此，能够防止车辆行驶中的存储器(RAM)113的故障于未然。因而，能够防止车辆行驶中因存储器(RAM)113的故障而发生的违反驾驶员的意图的发动机或变速器等执行器的误动作、以及该误动作所引起的车辆的计划之外的行为。能尽可能防止在车辆行驶中RAM发生故障而进行转移至故障安全处理的控制、导致驾驶性能降低这一情况。
符号说明
100车载控制装置、110主微电脑、111CPU、112ROM、113RAM、120副微电脑、130主电源IC、140副电源IC、150电流测定电路、160外部存储器、210电源信号、220电池、230执行器、240显示装置、700本次的诊断区域、701下一次的诊断区域、702最后的诊断区域、703诊断区域的数据的保存区域、704空闲区域、705异常单元的地址置换后的区域、1131构成RAM113的存储单元、1132构成RAM113的公共电源线。

Claims (10)

1.一种车载控制装置，其对车辆所搭载的设备进行控制，该车载控制装置的特征在于，具备：
运算电路，其能够实施用于控制所述设备的控制运算；
存储装置，其能够暂时存储所述运算电路要使用的数据；以及
电流测定电路，其能够测定对所述存储装置供给的驱动电流的值，
所述运算电路根据从所述电流测定电路获取到的所述驱动电流的值来诊断所述存储装置是否正常。
2.根据权利要求1所述的车载控制装置，其特征在于，
所述运算电路对所述存储装置的相邻的存储单元写入互不相同的比特值，由此在使所述相邻的存储单元成为互不相同的电位的状态下实施所述诊断。
3.根据权利要求1所述的车载控制装置，其特征在于，
所述运算电路根据从所述电流测定电路获取到的所述驱动电流的值是否超过了判定阈值来诊断所述存储装置是否正常。
4.根据权利要求1所述的车载控制装置，其特征在于，
所述运算电路在将所述存储装置的诊断区域判断为故障的情况下，将所述存储装置的诊断区域中储存的数据储存至预先准备的所述存储装置的空闲区域，并将所述存储装置的诊断区域的地址置换为所述存储装置的空闲区域的地址。
5.根据权利要求1所述的车载控制装置，其特征在于，
具备显示警告消息的显示装置
所述运算电路在通过所述诊断将所述存储装置判断为故障、预先准备的所述存储装置的空闲区域已被故障单元的数据置换的情况下，使所述存储装置发生了故障这一内容的警告消息显示在所述显示装置上，而且实施规定的故障安全处理。
6.根据权利要求1所述的车载控制装置，其特征在于，
所述车载控制装置具备仅对所述存储装置供给电力的电源电路，
所述电流测定电路对所述电源电路供给至所述存储装置的所述驱动电流进行测定。
7.一种车载控制装置，其特征在于，包含：
第1微型计算机，其包含CPU、RAM；
第1电源线路，其用于对所述CPU供给第1电源；
第2电源线路，其用于对所述RAM供给第2电源；
第1电源电路，其结合到所述第1电源线路；
第2电源电路，其结合到所述第2电源线路；
电流测定电路，其结合至所述第2电源线路，能够测定所述RAM的驱动电流的值；以及
第2微型计算机，其结合到所述电流测定电路，
所述第2微型计算机根据从所述电流测定电路获取到的所述驱动电流的值来诊断所述RAM是正常还是异常，并将诊断结果发送至所述CPU。
8.根据权利要求7所述的车载控制装置，其特征在于，
还包含非易失性存储器，
所述RAM包含根据地址加以判别、分别被设为诊断对象的多个存储区域，
所述CPU将所述诊断结果和下一次应设为诊断对象的存储区域的地址储存至所述非易失性存储器。
9.根据权利要求8所述的车载控制装置，其特征在于，
所述CPU在所述诊断时，将应设为所述诊断对象的存储区域内储存的数据储存至所述RAM中设置的保存区域，之后对应设为所述诊断对象的存储区域进行诊断用数据的写入，在所述诊断用数据已写入到应设为所述诊断对象的存储区域内的状态下，向所述第2微型计算机指示所述电流测定电路对所述RAM的所述驱动电流的值的测定。
10.根据权利要求9所述的车载控制装置，其特征在于，
所述诊断用数据对所述RAM的相邻的存储单元设定互不相同的比特值。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110890121B (zh) * 2018-09-07 2021-10-22 合肥沛睿微电子股份有限公司 储存装置及其nand快闪记忆体控制器

Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1499701A1 (de) * 1965-07-01 1970-06-11 Ibm Einrichtung zur automatischen Fehlerpruefung von Magnetkernspeichern
JPH02147968A (ja) * 1988-11-30 1990-06-06 Fuji Heavy Ind Ltd 電気回路の異常検出装置
JPH06105452A (ja) * 1992-09-25 1994-04-15 Toshiba Corp 負荷制御装置
JPH1139231A (ja) * 1997-07-17 1999-02-12 Unisia Jecs Corp 車両用電子制御装置
JP2000137501A (ja) * 1998-11-02 2000-05-16 Unisia Jecs Corp Ｒａｍの診断装置
US6490697B1 (en) * 1998-08-27 2002-12-03 Unisia Jecs Corporation Diagnosing apparatus and method for RAM
JP2003323353A (ja) * 2002-05-01 2003-11-14 Denso Corp メモリ診断装置及び制御装置
JP2004198308A (ja) * 2002-12-19 2004-07-15 Fuji Xerox Co Ltd 故障診断方法および故障診断システム
JP2005032349A (ja) * 2003-07-14 2005-02-03 Renesas Technology Corp 演算回路装置および磁性体記憶装置
JP2005276114A (ja) * 2004-03-26 2005-10-06 Kyocera Mita Corp メモリ制御装置
JP2006091940A (ja) * 2004-09-21 2006-04-06 Matsushita Electric Ind Co Ltd メモリ制御装置
US20070030741A1 (en) * 2005-08-02 2007-02-08 Renesas Technology Corp. Semiconductor memory device
JP2008286740A (ja) * 2007-05-21 2008-11-27 Renesas Technology Corp 半導体集積回路およびそのテスト方法
US20100110801A1 (en) * 2008-11-06 2010-05-06 Song Yun Semiconductor device
CN101910851A (zh) * 2008-02-14 2010-12-08 三菱电机株式会社 负载电流监视装置及负载功率监视装置
CN104464812A (zh) * 2013-09-19 2015-03-25 瑞萨电子株式会社 半导体存储装置及其测试方法

Patent Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1499701A1 (de) * 1965-07-01 1970-06-11 Ibm Einrichtung zur automatischen Fehlerpruefung von Magnetkernspeichern
JPH02147968A (ja) * 1988-11-30 1990-06-06 Fuji Heavy Ind Ltd 電気回路の異常検出装置
JPH06105452A (ja) * 1992-09-25 1994-04-15 Toshiba Corp 負荷制御装置
JPH1139231A (ja) * 1997-07-17 1999-02-12 Unisia Jecs Corp 車両用電子制御装置
US6490697B1 (en) * 1998-08-27 2002-12-03 Unisia Jecs Corporation Diagnosing apparatus and method for RAM
JP2000137501A (ja) * 1998-11-02 2000-05-16 Unisia Jecs Corp Ｒａｍの診断装置
JP2003323353A (ja) * 2002-05-01 2003-11-14 Denso Corp メモリ診断装置及び制御装置
JP2004198308A (ja) * 2002-12-19 2004-07-15 Fuji Xerox Co Ltd 故障診断方法および故障診断システム
JP2005032349A (ja) * 2003-07-14 2005-02-03 Renesas Technology Corp 演算回路装置および磁性体記憶装置
JP2005276114A (ja) * 2004-03-26 2005-10-06 Kyocera Mita Corp メモリ制御装置
JP2006091940A (ja) * 2004-09-21 2006-04-06 Matsushita Electric Ind Co Ltd メモリ制御装置
US20070030741A1 (en) * 2005-08-02 2007-02-08 Renesas Technology Corp. Semiconductor memory device
JP2008286740A (ja) * 2007-05-21 2008-11-27 Renesas Technology Corp 半導体集積回路およびそのテスト方法
CN101910851A (zh) * 2008-02-14 2010-12-08 三菱电机株式会社 负载电流监视装置及负载功率监视装置
US20100110801A1 (en) * 2008-11-06 2010-05-06 Song Yun Semiconductor device
CN104464812A (zh) * 2013-09-19 2015-03-25 瑞萨电子株式会社 半导体存储装置及其测试方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
闻理: "快闪存储器及其测试***", 《电子测试》 *

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