JP2004087040A - 半導体装置とそのテスト方法 - Google Patents
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Abstract
【解決手段】複数のワード線と複数のビット線の交点にメモリセルが配置されてなるメモリ回路に対して、テストモードのときに複数のワード線又はビット線の隣接するもの同士に所定電位を印加する動作及び複数のワード線を選択状態にし、かつ上記複数のビット線の全てを回路の接地電位を与える動作、複数のビット線の全てをワード線の選択レベルに対応した所定電位にし、かつ上記複数のワード線の全てを非選択状態にする動作を行うようにし、半導体装置の電源端子に流れる電流を測定からワード線相互、ビット線相互及びワード線とビット線相互のショート不良等の検出を行う。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、半導体装置とテスト方法に関し、例えばメモリ回路を搭載した1チップマイクロコンピュータのテスティング技術に適用して有効な技術に関するものである。
【0002】
【従来の技術】
本願発明を成した後の公知技術の調査によって、本願と関連する技術が開示されていると考えられるものとして以下の報告を受けた。特開平8−339696号公報、特開平8−339699号公報にはワード線のストレス印加のために、ワード線を交互又は全てを選択しているダイナミック型RAMが開示されおり、特開平11−238397号公報にはバーイン時にワード線を奇数(偶数)又は全選択できるメモリが開示され、特開平7−262798号公報には全ワード線へのストレス印加又は一本置きのワード線のストレス印加ができるメモリが開示され、特開平8−273394号公報には隣接ワード線間にストレスを印加し、その後全ワード線にストレスを印加するメモリが開示されている。
【0003】
【発明が解決しようとする課題】
プログラム等の重要なデータが格納されたマスクROM(リード・オンリー・メモリ)等を備えた1チップのマイクロコンピュータでは、マスクROMに欠陥があるとデータ処理等そのものにエラーが発生して全体が不良となってしまう。特に、自動車搭載用のように高信頼性が要求される1チップのマイクロコンピュータでは、高信頼性を確保するために上記マスクROMの信頼性を確保することが重要である。上記1チップのマイクロコンピュータのマスクROMにおいて、ワード線・ビット線にショート性の欠陥が存在する場合、基本的には読み出し不良として欠陥を検出することは可能である。例えば、図12に示すように、ビット線B1とB2、ワード線W1とW2に抵抗として示されたショート不良が存在する場合、読み出しアドレス変更によってビット線B1や、ワード線W1の選択時に上記ショート性の欠陥によって読み出し不良として検出することが可能である。
【0004】
しかしながら、ショート性の欠陥が微妙な場合には、つまり、比較的大きな抵抗値を持って上記ワード線やビット線にショート不良が存在する場合には、上記図12のようなビット線B1やワード線W1を選択しても読み出し不良とされる場合とされない場合とが生じる。このために上記のような微妙なショート不良に対しては、テスティングで検出する為のテスト条件(測定電圧、温度等)の組み合わせが多くなり、しかも同じテスト条件でも何回かの読み出し動作に1回の割合で不良になるようなものについては、テスティングに長時間を費やすようにしても確実に不良検出を行うことができないという問題がある。
【0005】
本発明の目的は、簡単に高い精度でメモリ回路のショート性不良を検出することができる半導体装置とテスト方法を提供することにある。本発明の他の目的は、効率よくメモリ回路のショート性不良を検出することができる半導体装置とテスト方法を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【0006】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。複数のワード線と複数のビット線とに結合された複数のメモリセルが配置されてなるメモリ回路に対して、テストモードのときに複数のワード線又はビット線の隣接するもの同士に所定電位を印加する動作及び複数のワード線を選択状態にし、かつ上記複数のビット線の全てを回路の接地電位を与える動作、複数のビット線の全てをワード線の選択レベルに対応した所定電位にし、かつ上記複数のワード線の全てを非選択状態にする動作を行うようにし、半導体装置の電源端子に流れる電流を測定からワード線相互、ビット線相互及びワード線とビット線相互のショート不良等の検出を行う。
【0007】
【発明の実施の形態】
図1には、本発明に係る半導体装置に搭載されるマスクROM(Read Only Memory)のようなメモリ回路の一実施例のブロック図が示されている。この実施例のメモリ回路は、例示的に示されているワード線W0〜W4、Wn−4〜Wnと、ビット線B0〜B2、Bn−2〜Bnの交点にメモリセルが配置されてメモリアレイが構成される。同図には、メモリセルは省略されているが、ワード線にゲートが接続され、ビット線と回路の接地電位との間にソース,ドレイン経路が接続されるMOSFETから構成される。このMOSFETは、ワード線の選択レベルに対してビット線と回路の接地電位との間に記憶情報に従ってメモリ電流を流すか否かの動作を行う。
【0008】
上記メモリセルの記憶情報は、MOSFETの製造プロセスに使用されるマスクを用いて、MOSFETのしきい値電圧を上記ワード線の選択レベルに対して高いものと低いものを形成すること、あるいはMOSFETのドレインとビット線の間を接続するコンタクトを選択的に形成すること、あるいはMOSFETのワード線とゲートとの間を接続するコンタクトを選択的に形成すること等により、上記のようにワード線の選択動作に対して、MOSFETを通してビット線からメモリ電流が流れる場合と流れない場合との2つの状態を作るようにするものである。
【0009】
上記MOSFETのしきい値電圧を上記ワード線の選択レベルに対して高いものと低いものを形成する手段としては、MOSFETのゲート絶縁膜の膜厚を厚いものと薄いものとを形成すること、あるいはゲート電極下のチャネル領域の不純物をイオン打ち込み技術によって変更すること等により実現できる。また、上記MOSFETのワード線とゲートとの間を接続するコンタクトを選択的に形成すことは、ワード線をMOSFETのゲート電極とは異なる配線層を用いて形成することにより実現できる。
【0010】
Xデコーダは、上記複数のワード線W0〜Wnの中から1本のワード線を選択するワード線の選択信号を形成する。Yデコーダは、上記複数のビット線B0〜Bnの中から1本のビット線を選択し、かかるビット線の読み出し信号をセンスアンプ等を含む読み出し系回路に導く。
【0011】
この実施例では、上記メモリアレイのワード線相互のショート不良、ビット線相互のショート不良、ワード線とビット線間のショート不良、あるいはワード線と基板間のショート不良、ビット線と基板間のショート不良等を短時間で効率よく、しかも高い精度で検出するために、Xデコーダ、Yデコーダには通常の読み出し動作とは異なるテスト用のワード線、ビット線の選択動作を行う制御回路が設けられる。また、ビット線には充電制御回路と、それにより制御される充電MOSFETと放電MOSFETが設けられる。同図には、代表としてビット線B0とB1に設けられるMOSFETに回路号Q1〜Q4が付加されている。
【0012】
また、テストモード設定用に外部(PORT)端子とゲート回路G1,G2が設けられて上記制御回路及び充電制御回路及び論理回路(PORT LOGIC)の動作が制御される。例えば、ユーザーモードとされる通常の動作モードでは、信号sig1が論理0でsig2が論理1にされ、テストモードでは、信号sig1が論理1でsig2が論理0にされる。そして、上記テストモードのときに、PORT端子の論理1と論理0に設定して後述するような複数のテスト動作の設定が可能にされる。
【0013】
上記Xデコーダ内に設けられた制御回路は、ワード線を全選択・1ワード線置きの選択を可能とさせる。また、ビット線を充電・放電可能とする為のスイッチMOSFETQ1〜Q4は、レイアウト面積増加を防止する為、メモリセルに利用されるMOSFETと同じ電流駆動能力とする。つまり、メモリセルと同一の構造のMOSFETを用いて、充放電スイッチセルとして使用する。これらのスイッチMOSFETQ1〜Q4は、ワード線と同様に1ビット線置きに充電や放電とするために、1つおきのビット線B0とB2、Bn−1などの偶数ビット線の充電用と放電用のMOSFETのゲートがそれぞれ共通に接続され、ビット線B1、Bn−2及びBnなどの奇数ビット線の充電用と放電用のMOSFETのゲートがそれぞれ共通に接続される。
【0014】
上記ビット線の充電時、読み出し系回路へのリーク電流の発生を遮断する為、Yデコーダ内に設けられた制御回路は、ビット線選択スイッチ(カラムスイッチ)をオープンとさせるべく制御信号を形成する。また、上記ビット線を充電する為のスイッチMOSFETQ1、Q3等は、NチャネルMOSFETとする事で、ビット線への過剰充電を防止させ、ユーザーモードにおいて読み出し系がビット線に印加する電圧とコンパチビリティを保つようにするものである。すなわち、通常の読み出し動作では、読み出し系からNチャネルMOSFETで構成された負荷MOSFETによって電流供給が行われ、メモリセルに流れる電流の有無に対応してハイレベル/ロウレベルのセンスが行われる。
【0015】
図2には、図1のメモリ回路に対するテスト動作の一例を説明するための回路図が示されている。同図において、ワード線W0〜Wnのうち、ワード線W0、W2、W4…Wn−3、Wn−1に太い線で示したように選択レベル(ハイレベル)とし、ワード線W1、W3…Wn−4、Wn−2、Wnに細い線で示したように非選択レベル(ロウレベル)とするよう、全ワード線W0〜Wnを1ワード線置きにハイボルテージ・ロウボルテージを繰り返させる。これにより、隣接するワード線相互のショート不良を検出させる事を可能にする。
【0016】
このとき、ビット線B0〜Bnの全てが細い線で示したようにロウレベルにさせられ、上記ビット線B0〜Bnを選択動作を行うカラムスイッチの全てがオフ状態にさせられる。上記ビット線をロウレベルにするために、ビット線B0〜Bnに設けられた放電用のMOSFETQ2、Q4等がオン状態にされる。このようにビット線B0〜Bnがロウレベルにさせ、全カラムスイッチをオフ状態にすることは、上記ワード線相互のショート不良の検出のためには不可欠である。
【0017】
なぜなら、上記ハイレベルにされたワード線W0、W2、W4…Wn−3、Wn−1のいずれかに1つでもオン状態にされたMOSFETが存在しても(通常、マスクROMでは、プログラム等の記憶情報が記憶されているので、ワード線W0、W2、W4…Wn−3、Wn−1に接続される全メモリセルがオフ状態であることの確率はゼロに近い)、上記いずれのビット線B0〜Bnにもメモリ電流は流れない。また、いずれか1つのビット線がカラムスイッチを通して読み出し系回路に接続されていると、そこから上記ビット線に流れ込む電流が存在するので、かかる電流を遮断するために上記全カラムスイッチがオフ状態にさせられる。これにより、メモリ回路を含む半導体装置の電源端子に流れる電流を測定することにより、上記ワード線相互のショート不良に対応したリーク電流を検知することができる。
【0018】
図3には、図1のメモリ回路に対するテスト動作の他の一例を説明するための回路図が示されている。同図において、全てのワード線W0〜Wnを太い線で示したように選択レベル(ハイレベル)にされる。そして、ビット線B0〜Bnも上記図2と同様に全てが細い線で示したようにロウレベルにさせられ、全カラムスイッチがオフ状態にさせられる。これにより、上記ワード線の選択レベルによりオン状態にさせられるメモリセルが存在しても、それに影響を受けないで、ワード線とビット線間のショート不良、あるいはワード線と基板間のショート不良を上記電源端子に流れる電流測定より検知することができる。言い換えると、図3の様に全ワード線をハイボルテージにさせ、全ビット線をロウボルテージにさせる事によりワード線〜基板間ショート不良、ワード線〜メモリドレイン間ショート不良、ワード線〜メモリソース間ショート不良、ワード線〜ビット線間ショートを検出させる事が可能となる。
【0019】
図4には、図1のメモリ回路に対するテスト動作の他の一例を説明するための回路図が示されている。同図において、ビット線B0〜Bnのうち、ビット線B0、W2…Bn−1に太い線で示したようにハイレベルとし、ビット線B1…Bn−2、Bnに細い線で示したようにロウレベル(回路の接地電位)にするよう、全ビット線B0〜Bnを1ビット線置きにハイボルテージ・ロウボルテージを繰り返させる。このため、ビット線B0〜Bnに設けられる充電用、放電用MOSFETが2組に分けられて充電制御回路により、上記ハイレベル/ロウレベルの設定が行われる。そして、全てのワード線W0〜Wnは細い線で示したように非選択レベルに対応したロウレベルにされ、全カラムスイッチはオフ状態にされる。これにより、前記同様に隣接するビット線相互のショート不良を電源端子に流れる電流の測定によって検出させる事を可能にする。
【0020】
図5には、図1のメモリ回路に対するテスト動作の他の一例を説明するための回路図が示されている。同図において、全てのビット線B0〜Bnを太い線で示したように選択レベル(ハイレベル)にされる。そして、ワード線W0〜Wnも上記図4と同様に全てが細い線で示したようにロウレベルにさせられ、全カラムスイッチがオフ状態にさせられる。これにより、上記ハイレベルにされるビット線に接続され、ワード線の選択状態によりオン状態にさせれるメモリセルが存在してもそれに影響されないで、ビット線とワード線間のショート不良、あるいはビット線と基板間のショート不良を上記電源端子に流れる電流測定より検知することができる。言い換えると、図5の様に全ビット線をハイボルテージにさせ、全ワード線をロウボルテージにさせる事によりビット線〜基板間ショート・メモリドレイン〜基板間ショートを検出させる事が可能となる。
【0021】
なお、前記公報に記載された技術では、主として回路にストレスを印加するためのものであり、例えばワード線だけを交互に選択/非選択レベルにしただけでは、メモリセルに流れる電流を阻止することができず、前記のようなワード線相互のショート不良を判別することができない。また、同様にビット線を交互にハイ/ロウレベルにしただけでは、メモリセルに流れる電流を阻止することができず、前記のようなビット線相互のショート不良を判別することができず、公報に記載の技術と本願発明とは明確に区別されるものである。
【0022】
図6には、本発明に係る半導体装置に搭載されるメモリ回路の一実施例の概略回路図が示されている。この実施例のメモリ回路は、基本的には前記図1のメモリ回路と同様であり、かかるメモリ回路に低消費電力制御回路としてのダミービット線DB1と、それに対応したダミーのカラムスイッチ及びダミーセンスアンプDSAが設けられる。ダミーセルDMCは、ワード線W0〜Wnのそれぞれの選択レベルに対応してオン状態になるようにされる。
【0023】
メモリアレイの読み出し動作において、ワード線W0〜Wnのいずれか1つが選択状態にされると、ダミービットDB1に設けられたダミーセルDMCには常にメモリ電流が流れてロウレベルが読み出される。これをダミーセンスアンプDSAがセンスして、制御回路にロウレベルの読み出し信号を伝えると、センスアンプ活性化信号φRead が活性状態から非活性状態にされる。この結果、センスアンプSA15等の動作時間を必要最小に設定でき、センスアンプで消費される直流電流が削減されて低消費電力化が可能になる。
【0024】
つまり、制御回路によりタイミング信号φのハイレベルに同期して、センスアンプ活性化信号φRead がハイレベルにさせて、上記ダミーセンスアンプDSAを含むセンスアンプを活性化する。このセンスアンプの活性化によって、選択されたビット線からの読み出し信号のセンス動作を行う。上記のようにダミーセンスアンプDSAは、ロウレベルの読み出し信号を形成するので、これを上記制御回路に伝えてセンスアンプ活性化信号φRead を活性状態から非活性状態にさせるものである。
【0025】
メモリアレイは、前記のような複数のワード線W0〜Wnと、複数のビット線B0,B1…の交点にメモリセルMCを構成するMOSFETが設けられる。このMOSFETと同じ構造のNチャネルMOSFETを用いて、ビット線バイアス回路(前記充電/放電MOSFET)を構成するMOSFETQ1〜Q4等が構成され、メモリアレイのレイアウト面積増加が防止できる。特に制限されないが、メモリアレイからは16ビットの単位で読み出し信号が出力される。このため、センスアンプはSA0〜SA15のように16個設けられるが、同図にはそのうちの1つSA15が代表として例示的に示されている。上記センスアンプSA0〜SA15の読み出し信号は、バスBUS0〜BUS15を通して図示しないマイクロプロセッサ等に伝えられる。
【0026】
制御回路Aは、テスト信号TEST5、TEST6及びTEST7Nを受けて、上記MOSFETQ1〜Q4のゲートに供給される信号BB3〜BB0を形成する。これにより、前記図4のようにビット線B0〜Bnを1本置きに選択レベルにする動作、図5のように全ビット線をハイレベルにする動作、図2、図3のように全ビット線をロウレベルにする動作を制御する。
【0027】
Xデコーダに設けられた制御回路Bは、テスト信号TEST2、TEST3及びTEST4を受けて、前記図2のようにワード線W0〜Wnを1本置きに選択レベルにする動作、図3のように全ワード線を選択レベルにする動作、図4、図5のように全ワード線を非選択レベルにする動作を制御する。
【0028】
Yデコーダに設けられた制御回路Cは、テスト信号TEST1Nを受けて、前記図2〜図6のようにダミービット線DB1を含む全てのカラムスイッチをオフ状態にする動作を制御する。
【0029】
図7には、前記図6の制御回路Aの一実施例の回路図が示されている。この実施例では、インバータ回路N1〜N5、ナンドゲート回路G1〜G4及びドライバDV0〜DV3から構成される。テスト信号TEST5は、奇数ビット線の充電/放電制御を行うもので、ハイレベルのときに充電を指示し、ロウレベルのときに放電を指示する。テスト信号TEST6は、偶数ビット線の充電/放電制御を行うもので、ハイレベルのときに充電を指示し、ロウレベルのときに放電を指示する。テスト信号TEST7Nは、ビット線電位制御のイネーブル信号であり、ロウレベルのときに上記テストモードに設定する。
【0030】
ワード線Wn又はワード線Wn−1のいずれかがハイレベルのときに、制御信号BB0〜BB3の全てがロウレベルにされる。この理由は、全ワード線が選択、若しくはハイ、ロウボルテージが1ワード線おきに印加された状態でビット線にバイアスを印加すると、選択状態となった複数のメモリに電流が流れ、この電流の総和により回路破壊や配線溶断を引き起こすことを防止する為である。又、マスクROMの電流試験を行う時にセンスアンプ〜ビット線バイアス回路間の貫通電流の発生を防止する為に、制御回路CによりYデコーダ内のスイッチは全部遮断される。
【0031】
図8は、前記図6の制御回路Cの一実施例の回路図が示されている。この実施例では、ナンドゲート回路G6〜G8及びドライバDV6〜DV8から構成され、例示的に示されているカラム選択スイッチY0,Y1及びYDを形成する。2ビットのアドレス信号a1,a2と反転信号a1Nと、a2Nにより4通りの組み合わせのうち、同図では2通りY0とY1及びYDが形成される。このようなYデコーダにテスト信号TEST1Nが供給されて、かかる信号TEST1NのハイレベルによりYデコーダが活性化され、ロウレベルでYデコーダが非活性(全カラムスイッチがオフ状態)にされる。
【0032】
図9には、前記図6の制御回路Bの一実施例の回路図が示されている。この実施例では、インバータ回路N10〜N15、ナンドゲート回路G10〜G15等により構成される。テスト信号TEST4のハイレベル、TEST3のロウレベル及びTEST2のハイレベルにより全ワード線がハイレベルの選択レベルにされ、テスト信号TEST4のハイレベル、TEST3のハイレベル及びTEST2のロウレベルにより全ワード線がロウレベルの非選択レベルにされ、テスト信号TEST4のロウレベル、TEST3のハイレベル及びTEST2のロウレベルにより全ワード線が交互にハイレベルとロウレベルにされる。そして、テスト信号TEST4のハイレベル、TEST3のハイレベル及びTEST2のハイレベルにより、例示的に示されているX系アドレス信号のプリデコード信号b0〜b9の組み合わせ(同図では組み合わせは省略)により1つのワード線がハイレベルの選択レベルにされる。
【0033】
図10には、この発明に係る半導体装置のテスト動作を説明するためのブロック図が示されている。半導体装置は、中央処理装置(又はマイクロプロセッサ)CPUとその周辺回路を含む1チップマイクロプロコンピュータを構成する。この実施例では、周辺回路の代表としてROMが例示的に示されている。回路機能に応じて一時記憶等のRAMや、入出力回路(ポート)あるいはA/D変換器やD/A変換器、シリアルインターフェイス回路等が設けられるが、同図では省略させれている。
【0034】
上記CPUとROMとは内部バスBUSを介して接続される。ROM内には、通常動作モードにおいて、上記CPUによって実行されるべき制御プログラム乃至複数の命令コードが格納され、上記内部バスを介して制御プログラム乃至複数の命令コードがCPUに供給され、CPUによって実行される。上記テスト回路に関連するものとして、モード制御回路とポート(入力回路)が設けられる。これらの半導体装置は、プロービング検査では半導体ウェハ上のチップ(chip)状態であり、最終検査ではパッケージ(PKG)に組み立てられた状態である。このような半導体装置の検査のために、ロジックテスタが用いられる。ロジックテスタは、テストモード設定信号発生回路と、制御信号発生回路、電源供給回路、電位検出回路及び電位判定回路を含む。
【0035】
テストモード設定回路は、CPUのスタンバイ(stanby)、ポート制御を受け持つ。制御信号発生回路は、テストモードにおいてポートを制御してテスト信号TEST1N〜TEST7Nの入力を行う。電源供給回路は、電源電圧Vccと回路の接地電位GNDを供給し、合わせて電源端子に流れる電流の検知を行う。電位検出回路は、ROM等の読み出し信号の電位を検出し、電位判定回路は、期待値との良否判定を行う。
【0036】
プロービング検査では、ウェハプローバのプローブ針によりチップの外部端子に対応した電極と電気的にロジックテスタと接続され、最終検査では半導体装置をロジックテスタのテスト基板に挿入して電気的に接続される。ロジックテスタにより、上記マイクロプロコンピュータをテストモードに設定し、スタンバイ試験、ROMスタンバイ試験、AC試験の順でテストが実施される。
【0037】
図11には、この発明に係る半導体装置のテスト動作を説明するためのフローチャート図が示されている。この発明に係るテスト方法は、P検(プロービング検査)と終検(最終検査)に適用される。
【0038】
上記P検では、スタンバイ試験が実施される。スタンバイ試験は、半導体装置の直流試験であり、内部回路をスタンバイ状態にして電源電流の測定や、入力端子や出力端子でのリーク電流を測定する。この後に、ROMスタンバイ試験が実施される。このROMスタンバイ試験は、前記図2ないし図5に示したようにワード線やビット線の電位を設定して、電源端子でのリーク電流を測定する。このリーク電流の測定は、電源供給回路により行われる。
【0039】
このリーク電流の判定には、特に制限されないが、前記スタンバイ試験でのリーク電流が基準とされる。前記図2〜5の各試験において、半導体装置に搭載されるメモリ回路や他のマイクロプロセッサ等の全ての回路がスタンバイモードにされ、そのときの良品に対する電流増加を観測する。つまり、良品の電流に対して電流増加が観測されればショート性の欠陥が存在するものと判定し、当該サンプルは不良とする。通常、良品はスタンバイ状態では数μA程度の電流しか観測されない為、十数μA程度の電流が発生するサンプルを不良と判定すれば、0.5MΩ程度の抵抗値をもったショート性の欠陥をも確実に不良と判定する事が可能になる。そして、それに費やされる時間は、上記図2〜図5のような4通りの動作しか無いので、極めて短い時間内で実施することができる。
【0040】
つまり、スタンバイ試験で良品となったものについて、ROMスタンバイ試験を実施し、そこで良品となったものについてAC試験を行う。AC試験は、ROMに関しては、読み出し動作を行って期待値との比較により良否判定を行う。このAC試験には、ROM他にCPUや図示しない他の周辺回路に対する動作試験も含まれる。このAC試験に、電位検出回路や電位判定回路が用いられる。
【0041】
P検において良品と判定されたチップがパッケージに組み立てられて、エージックが実施される。このエージングは、高温度中で半導体装置を動作させて初期不良を加速させて、次の終検で不良品として取り除くものである。
【0042】
終検においても、前記P検と同様に最初にスタンバイ試験が実施される。このスタンバイ試験で良品となったものについて、ROMスタンバイ試験が実施される。このROMスタンバイ試験は、前記図2ないし図5に示したようにワード線やビット線の電位を設定して、電源端子でのリーク電流を測定する。ROMスタンバイ試験で良品とされたものについて、AC試験が実施されて、これにより良品となったものが出荷される。
【0043】
上記のようにスタイバイ試験(直流試験)とAC試験の間に、この発明に係るROMスタンバイ試験を挿入することにより、AC試験では専ら動作確認に向けることができるので、AC試験においてショート性不良を検知するような複雑な試験パターンが不要となり、AC試験の試験時間の短縮化を図ることができる。これにより、全体として効率よくしかも信頼性の高いテスティングを実施することができる。
【0044】
以上説明した本願発明においては、ショート性の欠陥をROMスタンバイモードでスタンバイ電流として検出可能な為、0.5MΩ程度の抵抗をもった欠陥も確実に検出可能となる。従来、メモリ内の欠陥を解析する場合、読み出しモード試験時に確認された不良アドレスから、製品毎に異なるフィジカルビットマップを用いてチップ上の不良セルを特定していた。今回の仕組みを導入する事により欠陥の解析が容易になる。
【0045】
マスクROM搭載品は、ROM内に顧客プログラムを格納させている為、エージング時にROMを動作させる事は困難である。そこで、前記図2〜図5に示したテスト動作をエージング時に行うようにし、ユーザーモードのみの動作に加え、メモリの全ビット線・ワード線に交互にバイアスを印加させる事ができる。これにより、エージング時のマスクROMの動作率を向上させる事も出来る。
【0046】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。ROMのワード線やビット線を図2〜図5のような電位設定する回路構成は、種々の実施形態を採ることができる。メモリ回路は、ROMの他にRAMやEEPROMのような電気的に書き込みや消去も可能にされた不揮発性メモリ等であってもよい。この発明は、メモリ回路を含む各種半導体装置とそのテスト方法として広く利用できる。
【0047】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。複数のワード線と複数のビット線の交点にメモリセルが配置されてなるメモリ回路に対して、テストモードのときに複数のワード線又はビット線の隣接するもの同士に所定電位を印加する動作及び複数のワード線を選択状態にし、かつ上記複数のビット線の全てを回路の接地電位を与える動作、複数のビット線の全てをワード線の選択レベルに対応した所定電位にし、かつ上記複数のワード線の全てを非選択状態にする動作を行うようにし、半導体装置の電源端子に流れる電流を測定からワード線相互、ビット線相互及びワード線とビット線相互のショート不良等の検出を行うことにより、ショート性の欠陥を確実に極めて短い時間内で検出することができる。
【図面の簡単な説明】
【図1】本発明に係る半導体装置に搭載されるメモリ回路の一実施例を示すブロック図である。
【図2】図1のメモリ回路に対するテスト動作の一例を説明するための回路図である。
【図3】図1のメモリ回路に対するテスト動作の他の一例を説明するための回路図である。
【図4】図1のメモリ回路に対するテスト動作の他の一例を説明するための回路図である。
【図5】図1のメモリ回路に対するテスト動作の他の一例を説明するための回路図である。
【図6】本発明に係る半導体装置に搭載されるメモリ回路の一実施例を示す概略回路図である。
【図7】前記図6の制御回路Aの一実施例を示す回路図である。
【図8】前記図6の制御回路Cの一実施例を示す回路図である。
【図9】前記図6の制御回路Bの一実施例を示す回路図である。
【図10】この発明に係る半導体装置のテスト動作を説明するためのブロック図である。
【図11】この発明に係る半導体装置のテスト動作を説明するためのフローチャート図である。
【図12】この発明に先立って検討されたテスト動作を説明するための回路図である。
【符号の説明】
B0〜Bn…ビット線、W0〜Wn…ワード線、SA15…センスアンプ、DSA…ダミーセンスアンプ、DB1…ダミービット線、MC…メモリセル、DMC…ダミーセル、Q1〜Q6…MOSFET、N1〜N15…インバータ回路、G1〜G15…ゲート回路、DV1〜DV8…ドライバ、CPU…中央処理装置(マイクロプロセッサ)、ROM…メモリ回路(リード・オンリー・メモリ)。
Claims (9)
- 複数のワード線と、複数のビット線と、上記複数のワード線内の1つのワード線及び上記複数のビット線内の1つのビット線のそれぞれに結合されたメモリセルを複数含むメモリ回路を備え、
上記メモリ回路は、
第1テストモードのときに複数のワード線の中の1つ置きのワード線を選択する動作、
第2テストモードのときに複数のワード線の全てを選択状態にし、かつ上記複数のビット線の全てに回路の接地電位を与える動作、
第3テストモードのときに複数のビット線の中の1つ置きのビット線を所定電位にし、他のビット線を回路の接地電位にする動作、
第4テストモードのときに複数のビット線の全てをビット線の選択レベルに対応した所定電位にし、かつ上記複数のワード線の全てを非選択状態にする動作、
とを有することを特徴とする半導体装置。 - 請求項2において、
上記半導体装置は、上記メモリ回路をアクセスするマイクロプロセッサとモード制御回路とを更に備え、
上記モード制御回路に対するテストモードの設定により、マイクロプロセッサがスタンバイモードにされ、上記メモリ回路が上記第1ないし第4テストモードにされることを特徴とする半導体装置。 - 請求項3において、
上記メモリ回路は、マスクROMであることを特徴とする半導体装置。 - 複数のワード線と、複数のビット線と、上記複数のワード線内の1つのワード線及び上記複数のビット線内の1つのビット線のそれぞれに結合されたメモリセルを複数含むメモリ回路を備えた半導体装置のテスト方法であって、
上記メモリ回路は、
第1テストモードのときに複数のワード線の中の1つ置きのワード線を選択する動作、
第2テストモードのときに複数のワード線の全てを選択状態にし、かつ上記複数のビット線の全てに回路の接地電位を与える動作、
第3テストモードのときに複数のビット線の中の1つ置きのビット線を所定電位にし、他のビット線を回路の接地電位にする動作、
第4テストモードのときに複数のビット線の全てをビット線の選択レベルに対応した所定電位にし、かつ上記複数のワード線の全てを非選択状態にする動作とを有し、
上記第1ないし第4テストモードのときの半導体装置の電源端子に流れる電流を測定し、ワード線相互、ビット線相互及びワード線とビット線とのショート不良の検出を行うことを特徴とする半導体装置のテスト方法。 - 請求項4において、
上記半導体装置は、メモリ回路をアクセスするマイクロプロセッサとモード制御回路とを更に備え、
上記モード制御回路に対するテストモードの設定により、マイクロプロセッサがスタンバイモードにされ、かつ上記メモリ回路に対して上記第1ないし第4テストモードが設定され、各テストモードに対応して上記電源端子に流れる電流の測定が行われることを特徴とする半導体装置のテスト方法。 - 請求項5において、
上記半導体装置のプローブ検査時において、
半導体装置の全体としての直流試験が実施され、
次に上記メモリ回路に対して上記第1ないし第4テストモードによるショート不良の検出が行われ、
次に半導体装置の交流試験が行われることを特徴とする半導体装置のテスト方法。 - 請求項6において、
上記半導体装置の全体としての直流試験で良品とされたものについて上記メモリ回路のショート不良の検出が行われ、
上記メモリ回路のショート不良の無いものについて上記交流試験が行われることを特徴とする半導体装置のテスト方法。 - 請求項7において、
上記プローブ検査が実施された半導体装置が組み立てられてエージングが実施され、かかるエージングが終了した半導体装置に対して、半導体装置の全体としての直流試験が実施され、
次に上記メモリ回路に対して上記第1ないし第4テストモードによるショート不良の検出が行われ、
次に半導体装置の交流試験が行われることを特徴とする半導体装置のテスト方法。 - 請求項8において、
上記半導体装置の全体としての直流試験で良品とされたものについて上記メモリ回路のショート不良の検出が行われ、
上記メモリ回路のショート不良の無いものについて上記交流試験が行われることを特徴とする半導体装置のテスト方法。
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