CN112310144A - 半导体结构及其制作方法 - Google Patents

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CN112310144A CN201910688355.7A CN201910688355A CN112310144A CN 112310144 A CN112310144 A CN 112310144A CN 201910688355 A CN201910688355 A CN 201910688355A CN 112310144 A CN112310144 A CN 112310144A
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翁宸毅
谢晋阳
李怡慧
刘盈成
施易安
曾奕铭
张境尹
林建廷
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Abstract

本发明公开一种半导体结构及其制作方法，其中该半导体结构的制作方法包括提供一基底，该基底包括一逻辑元件区以及一存储器元件区，接着于该基底上形成一第一介电层，再于该存储器元件区的该第一介电层上形成多个存储器堆叠结构，然后形成一绝缘层共型地覆盖该些存储器堆叠结构以及该第一介电层，之后进行一回蚀刻制作工艺以蚀刻移除部分该绝缘层，但不显露出任一该存储器堆叠结构。回蚀刻制作工艺之后，形成一第二介电层，填满该些存储器堆叠结构之间的间隙。

Description

半导体结构及其制作方法
技术领域
本发明涉及一种半导体结构及其制作方法，特别是涉及一种磁阻式随机存取存储器(magnetoresistive random access memory,MRAM)结构及其制作方法。
背景技术
磁阻式随机存取存储器(magnetoresistive randomaccess memory,MRAM)为近年来获得高度关注的一种新式存储器，其整合了目前各式存储器的优点，例如可比拟静态随机存取存储器(SRAM)的存取速度、闪存存储器(flash)的非挥发性与低耗电、动态随机存取存储器(DRAM)的高密度以及耐久性，而且可与目前半导体后段制作工艺整合制作，因此有潜力成为半导体芯片主要使用的存储器。
磁阻式随机存取存储器包括设置在上、下层内连线结构之间的一存储器堆叠结构，其中包含一磁隧穿结(magnetic tunneling junction,MTJ)。不同于传统存储器是通过存储电荷来存储数据，磁阻式随机存取存储存储器的操作是通过对MTJ施以一外加磁场来控制MTJ的磁化方向而获得不同的隧穿磁阻(tunneling magnetoresistive,TMR)来存储数字数据。
目前磁阻式随机存取存储器的制作仍具有许多挑战，例如在制作上层内连线结构的顶接触插塞的蚀刻制作工艺中，覆盖于存储器堆叠结构顶面用以钝化或保护存储器堆叠结构的绝缘层的厚度若太厚可能会导致蚀刻阻挡造成磁隧穿结(MTJ)与顶接触插塞之间的接触不良，若太薄则可能导致存储器堆叠结构在蚀刻制作工艺中受到损坏，均会造成磁阻式随机存取存储器数据写入或读取异常。
发明内容
为了克服上述问题，本发明提供一种磁阻式随机存取存储器结构及其制作方法，可较准确控制覆盖于存储器堆叠结构顶面的绝缘层的厚度和均匀性，减少由于绝缘层的厚度太厚造成的蚀刻阻挡或者厚度太薄造成的过蚀刻问题。
根据本发明一实施例的半导体结构的制作方法，包括以下步骤。首先提供一基底，该基底包括一逻辑元件区以及一存储器元件区。接着于该基底上形成一第一介电层，再于该存储器元件区的该第一介电层上形成多个存储器堆叠结构。然后形成一绝缘层共型地覆盖该些存储器堆叠结构以及该第一介电层。之后进行一回蚀刻制作工艺以蚀刻移除部分该绝缘层，但不显露出任一该存储器堆叠结构。后续形成一第二介电层，填满该些存储器堆叠结构之间的间隙。
根据本发明一实施例的一种半导体结构，包括一基底，该基底包括一逻辑元件区以及一存储器元件区；一第一介电层，位于该基底上；多个存储器堆叠结构，位于该存储器元件区的该第一介电层上；一绝缘层，共型地覆盖该些存储器堆叠结构和该第一介电层，其中位于该些存储器堆叠结构的顶面的该绝缘层的厚度小于位于该些存储器堆叠结构的侧壁的该绝缘层的厚度；一第二介电层，位于该绝缘层上并且填满该些存储器堆叠结构之间的间隙；一第三介电层，位于该第二介电层上；多个顶接触插塞，位于该第三介电层中并且分别对准在一该存储器堆叠结构上方，其中该些顶接触插塞贯穿该些存储器堆叠结构顶面上的该绝缘层并与该些存储器堆叠结构直接接触。
附图说明
图1至图7为本发明第一实施例的半导体结构的制作方法的步骤示意图；
图8和图9为本发明第二实施例的半导体结构的制作方法的步骤示意图，其中图8对应到第一实施例的图6所示步骤，图9对应到第一实施例的图7所示步骤；
图10和图11为第一实施例的一变化型的示意图；
图12为第二实施例的一变化型的示意图。
主要元件符号说明
10 基底 503a 插塞孔
14 逻辑元件区 503b 导线沟槽
16 存储器元件区 504 内连线结构
101 半导体基底 504a 接触插塞
102 层间介电层 504b 导线结构
104 内连线结构 600 第三介电层
106 内连线结构 601 蚀刻停止层
200 第一介电层 602 第三介电材料层
202 蚀刻停止层 604 内连线结构
204 第一介电材料层 604a 接触插塞
204a 凹陷表面 604b 导线结构
208 接触插塞(底接触插塞) 606 内连线结构
300 存储器堆叠层 606a 接触插塞
330 存储器堆叠结构 606b 导线结构
302 底电极层 E1 回蚀刻制作工艺
304 磁隧穿结叠层
306 固定层
308 被固定层 T1 第一厚度
310 隧穿层 T2 第二厚度
312 自由层 T3 第三厚度
314 盖层 T4 第四厚度
316 顶电极层 T5 第五厚度
402 绝缘层 T6 第六厚度
500 导电材料 T7 第七厚度
502 第二介电层 T8 第八厚度
503 开口 T9 第九厚度
P1 第一化学机械研磨制作工艺
P2 第二化学机械研磨制作工艺
具体实施方式
为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施例并配合所附的附图作详细说明。所附附图均为示意图，并未按比例绘制，且相同或类似的特征通常以相同的附图标记描述。文中所述实施例与附图仅供参考与说明用，并非用来对本发明加以限制。本发明涵盖的范围由权利要求界定。与本发明权利要求具同等意义者，也应属本发明涵盖的范围。
请参考图1至图7，为根据本发明第一实施例的半导体结构的制作方法的步骤示意图。如图1所示，首先提供一基底10，定义有一逻辑元件区14以及一存储器元件区16。基底10可包括多层结构，例如可包括一半导体基底101以及一层间介电层102位于半导体基底101上。半导体基底101例如是一硅基底、一硅覆绝缘基底、一三五族半导体基底等，但不限于此。半导体基底101内可包含例如金属氧化物半导体(metal-oxide semiconductor,MOS)晶体管等主动(有源)元件、被动(无源)元件、导电层以及介电层例如层间介电层(interlayerdielectric,ILD)等结构形成其中，为了简化图示，并未绘示于图中。层间介电层102材料可包含氧化硅(SiO2)或低介电常数(low-k)介电材料。低介电常数(low-k)介电材料例如是氟硅玻璃(fluorinated silica glass,FSG)、碳硅氧化物(SiCOH)、旋涂硅玻璃(spin-onglass)、多孔性低介电常数介电材料(porous low-k dielectric material)或有机高分子介电材料，但不限于此。根据本发明一实施例，层间介电层102中可形成有内连线结构，例如形成在逻辑元件区14的内连线结构104和形成在存储器元件区16的内连线结构106。内连线结构104和内连线结构106包含金属材料，例如钨(W)、铜(Cu)、铝(Al)，但不限于此。根据本发明一实施例，内连线结构104和内连线结构106包含铜。根据本发明一实施例，存储器元件区16占据基底10的面积小于逻辑元件区14占据基底10的面积，并相差数倍以上。
请继续参考图1。接着在基底10上形成一第一介电层200，全面性地覆盖逻辑元件区14和存储器元件区16的层间介电层102和内连线结构104以及内连线结构106。根据本发明一实施例，第一介电层200包含多层结构，例如可包含一蚀刻停止层202以及位于蚀刻停止层202上的一第一介电材料层204。蚀刻停止层202材料例如是氮化硅(SiN)、碳氮化硅(SiCN)或氮氧化硅(SiON)，但不限于此。第一介电材料层204材料例如是氧化硅(SiO2)或低介电常数(low-k)介电材料。接着在存储器元件区16的第一介电层200中形成多个接触插塞208(底接触插塞)，各接触插塞208贯穿第一介电材料层204以及蚀刻停止层202并与下方的内连线结构106电连接。根据本发明一实施例，接触插塞208材料可包含金属材料，例如钨、铜、铝，但不限于此。根据本发明一实施例，接触插塞208材料包含钨。
请继续参考图1。形成接触插塞208之后，接着在逻辑元件区14和存储器元件区16的第一介电层200上全面性地形成一存储器堆叠层300。根据本发明一实施例，存储器堆叠层300由下而上依序包括一底电极层302、一磁隧穿结(magnetic tunneling junction,MTJ)叠层304、一盖层314以及一顶电极层316。底电极层302和顶电极层316分别包含导电材料，例如钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)，或上述材料的组合，但不限于此。底电极层302和顶电极层316可包含相同或不同的导电材料。盖层314可包含金属或金属氧化物，例如铝(Al)、镁(Mg)、钽(Ta)、钌(Ru)、氧化钨(WO2)、氧化镍(NiO)、氧化镁(MgO)、氧化铝(Al2O3)、氧化钽(Ta2O5)、氧化钼(MoO2)、氧化钛(TiO2)、氧化钆(GdO)、氧化锰(MnO)等，或上述材料的组合，但不限于此。磁隧穿结叠层304为多层结构，由下而上可包含一固定层306、一被固定层308、一隧穿层310以及一自由层312。固定层306是用来固定或限制邻近层的磁化方向，主要包含反铁磁性(anti-ferromagnetic,AFM)材料，例如铂锰(PtMn)、铱锰(IrMn)、铂铱(PtIr)等反铁磁性材料，但不限于此。被固定层308和自由层312主要包含铁磁性材料(ferromagnetic)材料，例如分别可包含铁(Fe)、钴(Co)、镍(Ni)，铁镍(FeNi)、铁钴(FeCo)、钴镍(CoNi)、铁硼(FeB)、铁铂(FePt)、铁钯(FePd)、钴铁硼(CoFeB)等铁磁性材料，但不限于此。被固定层308的磁化方向被固定层306固定，而自由层312的磁化方向可通过外加磁场而改变。隧穿层310夹设在被固定层308和自由层312之间，主要包含绝缘材料，例如氧化镁(MgO)、氧化铝(Al2O3)、氧化镍(NiO)、氧化钆(GdO)、氧化钽(Ta2O5)、氧化钼(MoO2)、氧化钛(TiO2)、氧化钨(WO2)等绝缘材料，但不限于此。上述的固定层306、被固定层308、隧穿层310和自由层312分别可以是单层或多层结构，各层的厚度大约介于几埃
Figure BDA0002147084400000051
至几十纳米(nm)之间。
请参考图2。接着进行一图案化制作工艺，以将存储器元件区16的存储器堆叠层300图案化成多个存储器堆叠结构330，并且完全移除逻辑元件区14的存储器堆叠层300。根据本发明一实施例，图案化存储器堆叠层300的方法例如先于顶电极层316上形成一图案化硬掩模层(图未示)，例如一图案化氧化硅层或一图案化氮化硅层，然后以该图案化硬掩模层为蚀刻掩模对顶电极层316进行第一阶段的蚀刻制作工艺，例如一反应性离子蚀刻(reactive ion etching,RIE)制作工艺，以将图案化硬掩模层的图案转移至顶电极层316中，形成图案化的顶电极层316。接着，再以图案化的顶电极层316为蚀刻掩模对盖层314、磁隧穿结叠层304和底电极层302进行第二阶段的蚀刻制作工艺、例如是一离子束蚀刻(ionbeametching,IBE)制作工艺，以将图案化的顶电极层316的图案再往下转移至盖层314、磁隧穿结层304和底电极层302中，形成图案化的盖层314、磁隧穿结层304和底电极层302，获得如图2所示的存储器堆叠结构330。根据本发明一实施例，为了确保存储器堆叠层300多余的部分可被完全移除，较佳使上述第二阶段的离子束蚀刻制作工艺过蚀刻以移除部分第一介电材料层204，而在第一介电材料层204形成一凹陷表面204a。
请继续参考图2。定义出存储器堆叠结构330后，接着全面性地形成一绝缘层402共型地覆盖存储器堆叠结构330和第一介电材料层204的凹陷表面204a。绝缘层402可通过化学气相沉积(CVD)制作工艺来形成，材料可包括氮化硅(SiN)、氮氧化硅(SiON)或氮碳化硅(SiCN)等绝缘材料，但不限于此。根据本发明一实施例，绝缘层402较佳是在前述第二阶段的蚀刻制作工艺的离子束蚀刻制作工艺后同位(in situ)地形成，以避免在离子束蚀刻制作工艺后自存储器堆叠结构330侧壁330b显露出来的磁隧穿结叠层304与环境气体反应(例如氧化)或吸附污染物。如图2所示，绝缘层402覆盖第一介电材料层204的凹陷表面204a的部分具有第一厚度T1，覆盖存储器堆叠结构330顶面330a的部分具有第二厚度T2，覆盖存储器堆叠结构330侧壁330b的部分具有第三厚度T3。根据本发明一实施例，第一厚度T1与第二厚度T2大致上相等，第三厚度T3小于第一厚度T1和第二厚度T2。根据本发明一实施例，第一厚度T1与第二厚度T2大约介于300埃
Figure BDA0002147084400000061
至500埃
Figure BDA0002147084400000062
之间，第三厚度T3大致上是第一厚度T1或第二厚度T2的60％至80％，例如大约介于300埃
Figure BDA0002147084400000063
至500埃
Figure BDA0002147084400000064
之间。
请参考图3。接着，进行一各向异性的回蚀刻制作工艺E1，例如一反应性离子蚀刻(RIE)制作工艺，以蚀刻移除部分绝缘层402但不显露出存储器堆叠结构300以及第一介电材料层204的任何部分。也就是说，回蚀刻制作工艺E1之后，绝缘层402仍完全覆盖住存储器堆叠结构300和第一介电材料层204。如图3所示，回蚀刻制作工艺E1之后绝缘层402覆盖第一介电材料层204的凹陷表面204a的部分具有第四厚度T4，覆盖存储器堆叠结构330顶面330a的部分具有第五厚度T5，覆盖存储器堆叠结构330侧壁330b的部分具有第六厚度T6。通过回蚀刻制作工艺E1的各向异性，绝缘层402覆盖在凹陷表面204a和存储器堆叠结构330顶面330a的部分会比覆盖在存储器堆叠结构330侧壁330b上的部分被移除较多厚度。较佳者，回蚀刻制作工艺E1之后，绝缘层402的第四厚度T4与第五厚度T5大致上相等，第六厚度T6会大于第四厚度T4和第五厚度T5。根据本发明一实施例，第四厚度T4与第五厚度T5大约介于50埃
Figure BDA0002147084400000071
至200埃
Figure BDA0002147084400000072
之间，而第六厚度T6大致上等于或是略小于第三厚度T3，大约介于300埃
Figure BDA0002147084400000073
至500埃
Figure BDA0002147084400000074
之间。
请参考图4。接着，在绝缘层402上形成一第二介电层502，全面性地覆盖逻辑元件区14和存储器元件区16并且填满存储器堆叠结构330之间的间隙。存储器堆叠结构330和第一介电材料层204由于完全被绝缘层402覆盖，因此不会与第二介电层502直接接触。接着对第二介电层502进行一平坦化制作工艺，例如进行一第一化学机械研磨制作工艺P1直到获得第二介电层502的一平坦表面并且不显露出绝缘层402的任何部分。第一化学机械研磨制作工艺P1使用的研磨浆料主要是用来移除第二介电层502。根据本发明一实施例，第一化学机械研磨制作工艺P1对第二介电层502的移除速率大约介于45至65埃/秒
Figure BDA0002147084400000075
之间。第一化学机械研磨制作工艺P1之后，覆盖在存储器堆叠结构330顶面330a上的第二介电层502具有第七厚度T7。根据本发明一实施例，第七厚度T7大约介于200埃至400埃之间。由于第一化学机械研磨制作工艺P1不研磨至绝缘层402，因此第一化学机械研磨制作工艺P1之后，绝缘层402覆盖在存储器堆叠结构330顶面330a的部分仍保有其于回蚀刻制作工艺E1之后的第五厚度T5。
请参考图5。接着，对第二介电层502进行一图案化制作工艺，以在逻辑元件区14的第二介电层502中定义出一开口503，然后全面性的形成一导电材料500完全覆盖第二介电层502并且填满开口503。根据本发明一实施例，开口503包括位于下部的插塞孔503a和位于上部导线沟槽503b，两者互相连接而贯穿了第二介电层502、绝缘层402和第一介电材料层204和蚀刻停止层202，直到显露出设置在基底10的逻辑元件区14中的内连线结构104。导电材料500可包含金属材料，例如钨、铜、铝等，但不限于此。根据本发明一实施例，导电材料500包含铜。
请参考图6，接着，进行一第二化学机械研磨制作工艺P2以研磨移除开口503外多余的导电材料500，使导电材料500仅剩余在开口503内而获得内连线结构504。内连线结构504是由填充在插塞孔503a内的接触插塞504a以及填充在导线沟槽503b内的导线结构504b共同构成，其中接触插塞504a的底部与基底10内的内连线结构104直接接触并且电连接，导线结构504b的顶面自第二介电层502显露出来，用于与后续制作的内连线结构604(参考图7)电连接。为了确保开口503外多余的导电材料500可被完全移除，第二化学机械研磨制作工艺P2会研磨至移除第二介电层502部分厚度，但并未研磨至绝缘层402。如图6所示，第二化学机械研磨制作工艺P2之后，存储器堆叠结构330顶面330a的正上方仍覆盖有第二介电层502，具有第八厚度T8，且第八厚度T8会小于第七厚度T7，例如大约介于100埃至200埃之间。
请参考图7。接着，在第二介电层502上全面性地形成一第三介电层600，然后分别在逻辑元件区14和存储器元件区16的第三介电层600中形成内连线结构604和内连线结构606。根据本发明一实施例，第三介电层600包括多层结构，例如可包括一蚀刻停止层601以及位于蚀刻停止层601上的一第三介电材料层602。蚀刻停止层601材料例如是氮化硅(SiN)、碳氮化硅(SiCN)或氮氧化硅(SiON)，但不限于此。第三介电材料层602材料例如是氧化硅(SiO2)或低介电常数(low-k)介电材料。根据本发明一实施例，蚀刻停止层601和蚀刻停止层202可包括相同材料，例如碳氮化硅(SiCN)；第三介电材料层602和第二介电层502和层间介电层102可包括相同材料，例如包含相同的低介电常数(low-k)介电材料；第一介电材料层204包括氧化硅(SiO2)。
内连线结构604和内连线结构606可通过如前文所述内连线结构504的制作方法形成，在此不再重述。根据本发明一实施例，位于逻辑元件区14的内连线结构604包括位于下部的接触插塞604a和位于上部并且与接触插塞604a连接的导线结构604b，其中接触插塞604a的底部与第二介电层502中的导线结构504b直接接触并且电连接，导线结构604b的顶面自第三介电层600显露出来，用于与后续的电连接使用。位于存储器元件区16的内连线结构606包括位于下部的接触插塞606a和位于上部并且连接接触插塞606a的导线结构606b，其中接触插塞606a(顶接触插塞)对准在一存储器堆叠结构330的正上方，贯穿覆盖存储器堆叠结构330顶面330a的第二介电层502和绝缘层402而与存储器堆叠结构330的顶电极层316直接接触并且电连接，导线结构606b的顶面自第三介电层600显露出来，用于与后续的电连接使用。
如前文提到的，本发明的第一化学机械研磨制作工艺P1不研磨至绝缘层402，使第一化学机械研磨制作工艺P1之后绝缘层402覆盖在存储器堆叠结构330顶面330a的部分仍保有其于回蚀刻制作工艺E1之后的第五厚度T5。第五厚度T5的均匀性和准确度是由形成绝缘层402的沉积制作工艺(例如CVD)和回蚀刻制作工艺E1来控制，可较准确控制，而且由于并未被第一化学机械研磨制作工艺P1研磨，因此不会受到第一化学机械研磨制作工艺P1变异的影响而恶化，确保形成接触插塞606a的插塞孔(图未示)的蚀刻制作工艺可蚀刻贯穿各个存储器堆叠结构330顶面330a的绝缘层402并且不会过蚀刻而损伤到存储器堆叠结构330，避免了现有技术中由于存储器堆叠结构330顶面330a上的绝缘层402厚度不均造成的顶电极层316和接触插塞606a之间接触不良的问题。
请参考图10和图11，为图1至图7所述第一实施例的一变化型。如图10所示，在完成图3的回蚀刻制作工艺E1后，可选择性地移除逻辑元件区14的第一介电材料层204和绝缘层402，显露出逻辑元件区14的蚀刻停止层202。例如，于基底10上形成一图案化光致抗蚀剂层覆盖住存储器元件区16并且显露出逻辑元件区14，然后以该图案化光致抗蚀剂层为掩模蚀刻移除显露出来的第一介电材料层204和绝缘层402。后续再接着进行图4至图6所示步骤，包括形成第二介电层502，接着对第二介电层502进行第一化学机械研磨制作工艺P1，然后在第二介电层502中形成内连线结构504，再于第二介电层502上形成第三介电层600，并且在第三介电层600中形成内连线结构604和内连线结构606，获得如图11所示结构。本变化型移除了逻辑元件区14的第一介电材料层204和绝缘层402，可避免材质不同于第二介电层502的绝缘层402和第一介电材料层204对形成内连线结构504的开口503的蚀刻制作工艺造成蚀刻阻挡。图11中，接触插塞606a贯穿覆盖在存储器堆叠结构330顶面330a的第二介电层502和绝缘层402而与存储器堆叠结构330的顶电极层316直接接触并且电连接。
请参考图1至图5、图8和图9，为根据本发明第二实施例的半导体结构的制作方法的步骤示意图，其中图8和图9对应到前文第一实施例的图6和图7所示步骤。图1至图5的步骤说明请参考前文，在此不再重述。与前文的第一实施例主要差异在于，图8的第二化学机械研磨制作工艺P2研磨至显露出存储器堆叠结构330顶面330a上的绝缘层402。如图8所示，第二化学机械研磨制作工艺P2后，覆盖在存储器堆叠结构330顶面330a上的绝缘层402具有第九厚度T9。值得注意的是，第二化学机械研磨制作工艺P2使用的研磨浆料主要是用来移除导电材料500，相较于图4的第一化学机械研磨制作工艺P1，图8的第二化学机械研磨制作工艺P2对于绝缘层402具有高选择性且移除率相对低，例如对于绝缘层402的移除速率大约介于10至20埃/秒
Figure BDA0002147084400000101
之间。因此，虽然图8所示第二化学机械研磨制作工艺P2研磨至显露出存储器堆叠结构330顶面330a上的绝缘层402，并不会显著地造成绝缘层402厚度的均匀性和准确度恶化。根据本发明一实施例，第九厚度T9大致上等于或略小于第五厚度T5，例如大约介于50埃
Figure BDA0002147084400000102
至200埃
Figure BDA0002147084400000103
之间。后续，如图9所示，在第二介电层502上全面性地形成一第三介电层600，然后分别在逻辑元件区14和存储器元件区16的第三介电层600中形成内连线结构604和内连线结构606。本实施例中，第三介电层600的蚀刻停止层601会与存储器堆叠结构330顶面330a上的绝缘层402直接接触。
请参考图12，为图1至图5、图8和图9所述第二实施例的一变化型。在完成图3的回蚀刻制作工艺E1后，接着选择性地移除逻辑元件区14的第一介电材料层204和绝缘层402，显露出逻辑元件区14的蚀刻停止层202。后续进行图4至图5和图8所示步骤，包括形成第二介电层502，接着对第二介电层502进行第一化学机械研磨制作工艺P1，然后在第二介电层502中形成内连线结构504，再于第二介电层502上形成第三介电层600，并且在第三介电层600中形成内连线结构604和内连线结构606，获得如图12所示结构。如图12所示，存储器堆叠结构330顶面330a上的绝缘层402与蚀刻停止层601直接接触，接触插塞606a绝缘层402而与存储器堆叠结构330的顶电极层316直接接触并且电连接。
综上所述，本发明特别使第一化学机械研磨制作工艺P1停止在第二介电层502，不研磨至绝缘层402，使绝缘层402覆盖在存储器堆叠结构330顶面的部分仍保有其于回蚀刻制作工艺E1之后的第五厚度T5，具有较佳的厚度的均匀性和准确度，可确保形成接触插塞606a(顶接触插塞)的蚀刻制作工艺可蚀刻贯穿各个存储器堆叠结构330顶面330a的绝缘层402且不易发生过蚀刻而损伤存储器堆叠结构330的情况，避免了现有技术中由于存储器堆叠结构330顶面330a上的绝缘层402厚度不均造成的顶电极层316和接触插塞606a之间接触不良的问题。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种半导体结构的制作方法，包括:
提供基底，包括逻辑元件区以及存储器元件区；
在该基底上形成第一介电层；
在该存储器元件区的该第一介电层上形成多个存储器堆叠结构；
形成绝缘层，共型地覆盖该些存储器堆叠结构以及该第一介电层；
进行回蚀刻制作工艺以蚀刻移除部分该绝缘层，但不显露出任一该存储器堆叠结构；以及
形成第二介电层，填满该些存储器堆叠结构之间的间隙。
2.如权利要求1所述的半导体结构的制作方法，其中该回蚀刻制作工艺之后，位于该些存储器堆叠结构的顶面的该绝缘层的厚度小于位于该些存储器堆叠结构的侧壁的该绝缘层的厚度。
3.如权利要求1所述的半导体结构的制作方法，其中该些存储器堆叠结构和该第一介电层被该绝缘层覆盖而不与该第二介电层直接接触。
4.如权利要求1所述的半导体结构的制作方法，另包含对该第二介电层进行第一化学机械研磨制作工艺，直到获得该第二介电层的平坦表面但不显露出该绝缘层。
5.如权利要求4所述的半导体结构的制作方法，另包含:
在该逻辑元件区的该第二介电层中形成开口；
在该第二介电层上形成导电材料填满该开口；
进行第二化学机械研磨制作工艺以移除该沟槽外的该导电材料，使剩余在该沟槽内的该导电材料形成内连线结构；
在该第二介电层上形成第三介电层；以及
在该第三介电层中形成多个顶接触插塞，各该顶接触插塞对准在一该存储器堆叠结构的上方，贯穿该绝缘层并与一该存储器堆叠结构直接接触。
6.如权利要求5所述的半导体结构的制作方法，其中该第二化学机械研磨制作工艺之后，该绝缘层并未显露出来。
7.如权利要求5所述的半导体结构的制作方法，其中该第二化学机械研磨制作工艺之后，显露出该些存储器堆叠结构的该顶面的该绝缘层。
8.如权利要求1所述的半导体结构的制作方法，其中于该回蚀刻制成之后以及形成该第二介电层之前，另包含移除该逻辑元件区上的该第一介电层和该绝缘层。
9.如权利要求1所述的半导体结构的制作方法，其中形成该些存储器堆叠结构的步骤包含:
在该第一介电层上形成底电极层；
在该底电极层上形成磁隧穿结(MTJ)叠层；
在该磁隧穿结(MTJ)叠层上形成盖层；
在该盖层上形成图案化的顶电极层；以及
以该图案化的顶电极层为蚀刻掩模来蚀刻该盖层、该磁隧穿结叠层以及该底电极层，以图案化该盖层、该底电极层和该磁隧穿结叠层。
10.如权利要求1所述的半导体结构的制作方法，另包含于该存储器元件区上的该第一介电层中形成多个底接触插塞，其中各该存储器堆叠结构对准在一该底接触插塞的上方。
11.一种半导体结构，其特征在于，包括:
基底，包括逻辑元件区以及存储器元件区；
第一介电层，位于该基底上；
多个存储器堆叠结构，位于该存储器元件区的该第一介电层上；
绝缘层，共型地覆盖该些存储器堆叠结构和该第一介电层，其中位于该些存储器堆叠结构的顶面的该绝缘层的厚度小于位于该些存储器堆叠结构的侧壁的该绝缘层的厚度；
第二介电层，位于该绝缘层上并且填满该些存储器堆叠结构之间的间隙；
第三介电层，位于该第二介电层上；以及
多个顶接触插塞，位于该第三介电层中并且分别对准在一该存储器堆叠结构上方，其中该些顶接触插塞贯穿该些存储器堆叠结构顶面上的该绝缘层并与该些存储器堆叠结构直接接触。
12.如权利要求11所述的半导体结构，其中该些存储器堆叠结构和该第一介电层被该绝缘层覆盖而不与该第二介电层直接接触。
13.如权利要求11所述的半导体结构，其中该些顶接触插塞贯穿该些存储器堆叠结构顶面上的该第二介电层。
14.如权利要求11所述的半导体结构，其中该第二介电层的一顶面高于该绝缘层的一顶面。
15.如权利要求11所述的半导体结构，其中该第二介电层的顶面与该绝缘层的顶面齐平。
16.如权利要求11所述的半导体结构，另包含内连线结构，位于该逻辑元件区的该第二介电层中，其中该内连线结构的顶面与该第二介电层的顶面齐平，且该内连线结构的该顶面高于该些存储器堆叠结构的顶面。
17.如权利要求11所述的半导体结构，其中该第一介电层并未覆盖在于该基底的该逻辑元件区上，使得该第二介电层直接覆盖在该基底的该逻辑元件区上。
18.如权利要求11所述的半导体结构，其中该第一介电层包含碳氮化硅层(SiCN)与氧化硅层(SiO2)，该第二介电层包含低介电常数(low-k)介电层，该第三介电层包含碳氮化硅层(SiCN)与低介电常数(low-k)介电层。
19.如权利要求11所述的半导体结构，其中各该存储器堆叠结构包括:
底电极层；
磁隧穿结叠层，位于该底电极层上；以及
顶电极层，位于该磁隧穿结叠层上。
20.如权利要求11所述的半导体结构，另包括多个底接触插塞位于该存储器元件区上的该第一介电层中，其中各该存储器堆叠结构对准在一该底接触插塞上方。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112447788B (zh) * 2019-09-03 2023-09-12 联华电子股份有限公司 磁阻式随机存取存储器
US11283009B2 (en) * 2019-09-26 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing memory device having protection spacer
US11751405B2 (en) 2020-09-25 2023-09-05 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and method for fabricating the same
US11894267B2 (en) * 2021-01-05 2024-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating integrated circuit device
CN115206979A (zh) * 2021-04-14 2022-10-18 华邦电子股份有限公司 存储器组件及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102142399A (zh) * 2010-01-29 2011-08-03 台湾积体电路制造股份有限公司 集成电路结构的制造方法
US20170054070A1 (en) * 2015-08-19 2017-02-23 Jung-Hoon Bak Magnetoresistive Random Access Memory Device and Method of Manufacturing the Same
CN107068757A (zh) * 2016-01-29 2017-08-18 台湾积体电路制造股份有限公司 Finfet器件及其形成方法
US20170345869A1 (en) * 2016-05-27 2017-11-30 Jongsoon Park Data storage devices
US20190165256A1 (en) * 2017-11-29 2019-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Manufacturing techniques and devices for magnetic tunnel junction devices
US20190164584A1 (en) * 2017-11-30 2019-05-30 Taiwan Semiconductor Manufacturing Company Ltd. Magnetic random access memory structure and manufacturing method of the same

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9159910B2 (en) 2008-04-21 2015-10-13 Qualcomm Incorporated One-mask MTJ integration for STT MRAM
US20110076784A1 (en) 2009-09-29 2011-03-31 Grandis Inc. Fabrication of Magnetic Element Arrays
US8574928B2 (en) * 2012-04-10 2013-11-05 Avalanche Technology Inc. MRAM fabrication method with sidewall cleaning
US9564582B2 (en) 2014-03-07 2017-02-07 Applied Materials, Inc. Method of forming magnetic tunneling junctions
US9190260B1 (en) 2014-11-13 2015-11-17 Globalfoundries Inc. Topological method to build self-aligned MTJ without a mask
US9818935B2 (en) 2015-06-25 2017-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM MTJ top electrode connection
US9502466B1 (en) 2015-07-28 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy bottom electrode in interconnect to reduce CMP dishing
US10032828B2 (en) * 2016-07-01 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory device and method for fabricating the same
US10510802B2 (en) * 2017-04-13 2019-12-17 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method of manufacturing the same
US10158072B1 (en) 2017-05-31 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Step height reduction of memory element
US10727272B2 (en) * 2017-11-24 2020-07-28 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method of the same
US10644231B2 (en) * 2017-11-30 2020-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
US10529913B1 (en) * 2018-06-28 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM MTJ top electrode connection
CN117396058A (zh) * 2019-07-15 2024-01-12 联华电子股份有限公司 磁阻式随机存取存储器及其制作方法
CN114512597A (zh) 2020-11-16 2022-05-17 联华电子股份有限公司 半导体元件及其制作方法
CN114566517A (zh) 2020-11-27 2022-05-31 联华电子股份有限公司 半导体元件
CN114649016A (zh) 2020-12-17 2022-06-21 联华电子股份有限公司 磁阻式随机存取存储器
CN114725155A (zh) 2021-01-06 2022-07-08 联华电子股份有限公司 半导体元件
CN114974339A (zh) 2021-02-22 2022-08-30 联华电子股份有限公司 存储器阵列

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102142399A (zh) * 2010-01-29 2011-08-03 台湾积体电路制造股份有限公司 集成电路结构的制造方法
US20170054070A1 (en) * 2015-08-19 2017-02-23 Jung-Hoon Bak Magnetoresistive Random Access Memory Device and Method of Manufacturing the Same
CN107068757A (zh) * 2016-01-29 2017-08-18 台湾积体电路制造股份有限公司 Finfet器件及其形成方法
US20170345869A1 (en) * 2016-05-27 2017-11-30 Jongsoon Park Data storage devices
US20190165256A1 (en) * 2017-11-29 2019-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Manufacturing techniques and devices for magnetic tunnel junction devices
US20190164584A1 (en) * 2017-11-30 2019-05-30 Taiwan Semiconductor Manufacturing Company Ltd. Magnetic random access memory structure and manufacturing method of the same

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