CN109658870A - 像素电路、阵列基板及显示面板 - Google Patents

像素电路、阵列基板及显示面板 Download PDF

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Abstract

本申请实施例提供了一种像素电路、阵列基板及显示面板，该像素电路包括：复位单元、数据电压写入单元、存储单元、驱动单元、发光控制单元和发光单元；各个单元分别与参考电源端、扫描端、复位端、发射控制端、数据端、第一电源端、第二电源端、第一控制点、第二控制点及第三控制点相应连接，通过控制电路的通断，控制发光单元发光。本申请实施例提供的像素电路，可以有效改善短期残像问题，提高了显示效果，增强了用户的使用体验。

Description

像素电路、阵列基板及显示面板
技术领域
本申请涉及显示技术领域，具体而言，本申请涉及一种像素电路、阵列基板及显示面板。
背景技术
AMOLED(Active-matrix organic light-emitting diode，有源矩阵有机发光二极体或主动矩阵有机发光二极体)显示技术，其显示亮度与OLED(Organic Light-EmittingDiode,有机发光二极管)的发光电流成正比，在OLED器件点亮的时刻，像素电路为OLED提供发光电流，从而形成阳极电源端到阴极电源端的通路，实现OLED的发光。
然而，由于驱动晶体管的迟滞效应，OLED显示面板在点亮黑白画面一段时间后，切换到48灰阶画面时，会产生残像，经过一段时间残像才会消失，即为短期残像，例如三星的OLED显示面板，在点亮10秒黑白画面之后切换到48灰阶画面，短期残像需要2秒至6秒之后才消失。
短期残像极大的影响OLED显示面板的显示效果，降低了用户的使用体验，随着人们对于显示要求的不断提高，改善OLED显示面板的短期残像已经成为亟需解决的问题。
发明内容
本申请针对现有方式的缺点，提出一种像素电路、阵列基板及显示面板，用以解决现有技术存在的OLED显示面板的短期残像问题。
第一个方面，本申请实施例提供了一种像素电路，该像素电路包括：复位单元、数据电压写入单元、存储单元、驱动单元、发光控制单元和发光单元；
复位单元分别与扫描端、复位端、第一控制点、驱动单元、发光控制单元及第二控制点连接，用于在扫描端的输入电压，以及在发光控制单元的控制下，将复位端的输入电压写入第一控制点；
数据电压写入单元分别与数据端、发射控制端及第三控制点连接，用于在发射控制端的输入电压的控制下，将数据端的输入电压写入第三控制点；
存储单元分别与第一控制点及第三控制点连接，用于存储第一控制点和第三控制点的输入电压；
驱动单元分别与第一控制点、第一电源端及发光控制单元的一端连接，用于在第一控制点和第一电源端的输入电压控制下放电；
发光控制单元分别与参考电源端、第三控制点、发射控制端、驱动单元的一端及第二控制点连接，用于在发射控制端和驱动单元的控制下，控制发光单元发光；
发光单元分别与第二控制点及第二电源端连接。
可选地，复位单元包括：第五晶体管和第六晶体管；
第五晶体管的源极与驱动单元连接，栅极与扫描端连接，漏极与第一控制点连接；
第六晶体管的源极与复位端连接，栅极与扫描端连接，漏极与第二控制点连接。
可选地，数据电压写入单元包括：第二晶体管；
第二晶体管的源极与数据端连接，栅极与发射控制端连接，漏极与第三控制点连接。
可选地，存储单元包括：存储电容；
存储电容的一端与第一控制点连接，另一端与第三控制点连接。
可选地，驱动单元包括：第三晶体管；
第三晶体管的源极与第一电源端连接，栅极与第一控制点连接，漏极与发光控制单元的一端连接。
可选地，发光控制单元包括：第一晶体管和第四晶体管；
第一晶体管的源极与参考电源端连接，栅极与发射控制端连接，漏极与第三控制点连接；
第四晶体管的源极与驱动单元连接，栅极与发射控制端连接，漏极与第二控制点连接。
可选地，发光单元包括：有机发光二极管；
有机发光二极管的一端与第二控制点连接，另一端与第二电源端连接。
可选地，第一晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管为P型晶体管，第二晶体管为N型晶体管。
第二个方面，本申请实施例提供了一种阵列基板，该阵列基板包括如第一方面提供的像素电路。
第三个方面，本申请实施例提供了一种显示面板，该显示面板包括如第二方面提供的阵列基板。
本申请实施例提供的技术方案带来的有益技术效果包括：
在本申请实施例提供的像素电路中，可以在每一帧显示时间内，复位单元对第一控制点的电压进行复位，使得驱动单元在第一控制点和第一电源端的电压的控制下处于固定电压偏置状态(On-Bias状态)，保证驱动单元初始界面的状态一致，无论在前一帧显示时间内数据端输入的电压为高电平或低电平，即无论前一个显示时间内显示画面为黑色或白色，驱动单元皆可以由相同的状态进行数据写入与补偿，有效改善因迟滞效应产生的短期残像问题。
本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为本申请实施例提供的一种像素电路的结构示意图；
图2为本申请实施例提供的一种像素电路的具体结构示意图；
图3为本申请实施例提供的像素电路的操作时序图；
图4为本申请实施例提供的一种像素电路初始化阶段的具体结构示意图；
图5为本申请实施例提供的一种像素电路数据写入阶段的具体结构示意图；
图6为本申请实施例提供的一种像素电路发光阶段的具体结构示意图。
附图标记说明：
101-复位单元、102-数据电压写入单元、103-存储单元、104-驱动单元、105-发光控制单元、106-发光单元、Scan(n)-扫描端、Vint-复位端、Vref-参考电源端、Vdata-数据端、EM(n)-发射控制端、ELVDD-第一电源端、ELVSS-第二电源端、N1-第一控制点、N2-第二控制点、N3-第三控制点。
具体实施方式
下面详细描述本申请，本申请的实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。此外，如果已知技术的详细描述对于示出的本申请的特征是不必要的，则将其省略。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能解释为对本申请的限制。
本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。
首先对本申请涉及的几个名词进行介绍和解释：
迟滞效应：由于驱动晶体管栅极电容的存在，输入电压的变化受到栅极电容的影响产生一定的迟滞，使得输出产生迟滞效果。
迟滞效应主要是由于残留的可移动粒子造成驱动晶体管阈值电压Vth的偏移所造成的，当驱动晶体管栅源电压Vgs越小，则捕捉越多的电荷，因此阈值电压Vth发生负偏；当驱动晶体管栅源电压Vgs越大，则捕捉的电荷被释放，因此阈值电压Vth发生正偏。目前显示面板中的补偿电路中，由于不同的画面切换下其初始化阶段的栅源电压Vgs皆不相同，以致负偏或正偏的状态不同，容易造成短期残像，极大地影响了显示面板的显示效果，降低了用户的使用体验。
本申请提供的像素电路、阵列基板及显示面板，旨在解决现有技术的如上技术问题。
下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。
本申请实施例提供了一种像素电路，图1为本申请实施例提供的一种像素电路的结构示意图，如图1所示，该像素电路包括：复位单元101、数据电压写入单元102、存储单元103、驱动单元104、发光控制单元105和发光单元106。
复位单元101分别与扫描端Scan(n)、复位端Vint、第一控制点N1、驱动单元104、发光控制单元105及第二控制点N2连接，用于在扫描端Scan(n)的输入电压，以及在发光控制单元105的控制下，将复位端Vint的输入电压写入第一控制点N1。
数据电压写入单元102分别与数据端Vdata、发射控制端EM(n)及第三控制点N3连接，用于在发射控制端EM(n)的输入电压的控制下，将数据端Vdata的输入电压写入第三控制点N3。
存储单元103分别与第一控制点N1及第三控制点N3连接，用于存储第一控制点N1和第三控制点N3的输入电压。
驱动单元104分别与第一控制点N1、第一电源端ELVDD及发光控制单元105的一端连接，用于在第一控制点N1和第一电源端ELVDD的输入电压控制下放电。
发光控制单元105分别与参考电源端Vref、第三控制点N3、发射控制端EM(n)、驱动单元104的一端及第二控制点N2连接，用于在发射控制端EM(n)和驱动单元104的控制下，控制发光单元106发光。
发光单元106分别与第二控制点N2及第二电源端VLESS连接。
需要说明的是，扫描端Scan(n)的数量可以为n个，对应的发射控制端EM(n)的数量也可以为n个，n为大于等于1的自然数。第一电源端ELVDD可以为发光单元106提供工作电压，第二电源端ELVSS可以为发光单元106提供参考电压，通常第一电源端ELVDD的电压高于第二电源端ELVSS的电压，第一电源端ELVDD可以作为阳极，第二电源端VELSS可以作为阴极。
具体地，如图1所述，本申请实施例中的第一控制点N1位于复位单元101、存储单元103和驱动单元104的交点处，第二控制点N2位于复位单元101、发光控制单元105和发光单元106的交点处，第三控制点N3位于发光控制单元105、存储单元103和数据电压写入单元102的交点处。
在本申请实施例提供的像素电路中，在每一帧显示时间内，复位单元在扫描端的输入电压，以及在发光控制单元的控制下，将复位端Vint的输入电压写入第一控制点N1，对第一控制点N1的电压进行复位，使得驱动单元104在第一控制点N1和第一电源端ELVDD的电压的控制下形成固定偏压，该固定偏压等于第一控制点N1电压与第一电源端ELVDD电压的差值，即本申请实施例中的驱动单元104能够处于固定电压偏置状态(On-Bias状态)，保证驱动单元104初始界面的状态一致，无论在前一帧显示时间内数据端Vdata输入的电压为高电平或低电平，即无论前一帧显示时间内显示画面为黑色或白色，驱动单元104皆可以由相同的状态进行数据写入与补偿，有效改善因迟滞效应产生的短期残像问题。
基于上述实施例提供的像素电路，本申请实施例将结合附图对上述实施例提供的像素电路进行详细描述。
图2为本申请实施例提供的一种像素电路的具体结构示意图，如图2所示，复位单元101包括：第五晶体管T5和第六晶体管T6。
第五晶体管T5的源极与驱动单元104连接，栅极与扫描端Scan(n)连接，漏极与第一控制点N1连接；第六晶体管T6的源极与复位端Vint连接，栅极与扫描端Scan(n)连接，漏极与第二控制点N2连接。
需要说明的是，在每一帧显示时间内，扫描端Scan(n)输入扫描信号，同时，发射控制端EM(n)输入电压，通过控制描端Scan(n)和发射控制端EM(n)的电平的高低，控制复位端Vint信号的输入，对第一控制点N1的输入电压进行复位，使得驱动单元104在第一控制点N1和第一电源端ELVDD的电压的控制下处于固定电压偏置状态，无论在前一帧显示时间内数据端Vdata输入的电压为高电平或低电平，即无论前一个显示时间内显示画面为黑色或白色，驱动单元104皆可以由相同的状态进行数据写入与补偿，有效改善因迟滞效应产生的短期残像问题。
可选地，数据电压写入单元102包括：第二晶体管T2。第二晶体管T2的源极与数据端Vdata连接，栅极与发射控制端EM(n)连接，漏极与第三控制点N3连接。
需要说明的是，第二晶体管T2在发射控制端EM(n)输入电压的控制下导通，将数据端Vdata的数据信号输入第三控制点N3。
可选地，存储单元103包括：存储电容C。存储电容C的一端与第一控制点N1连接，另一端与第三控制点N3连接。
需要说明的是，存储电容C可以将第一控制点N1和第三控制点N3输入的电压进行存储。
可选地，驱动单元104包括：第三晶体管T3。第三晶体管T3的源极与第一电源端ELVDD连接，栅极与第一控制点N1连接，漏极与发光控制单元105的一端连接。
需要说明的是，第三晶体管T3在第一控制点N1和第一电源端ELVDD输入的电压的控制下，进行放电。
可选地，发光控制单元105包括：第一晶体管T1和第四晶体管T4。第一晶体管T1的源极与参考电源端Vref连接，栅极与发射控制端EM(n)连接，漏极与第三控制点N3连接。第四晶体管T4的源极与驱动单元104连接，栅极与发射控制端EM(n)连接，漏极与第二控制点N2连接。
需要说明的是，在发光阶段，在发射控制端EM(n)输入的电压控制下，第一晶体管T1和第四晶体管T4导通，使得第一电源端ELVDD与第二控制点N2之间导通，进而控制发光单元106发光。
可选地，发光单元106包括：有机发光二极管D。有机发光二极管D的一端与第二控制点N2连接，另一端与第二电源端ELVSS连接。
可选地，在第二控制点N2的电压的控制下进行发光，形成从第一电源ELVDD经过有机发光二极管D到第二电源ELVSS的电流回路。可以理解的是，本申请实施例提供的有机发光二极管D也可以为发光二极管LED。
可选地，如图2所示，第一晶体管T1、第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6为P型晶体管，第二晶体管T2为N型晶体管。
需要说明的是，通过扫描端Scan(n)和发射控制端EM(n)输入的电压的控制下，通过导通或者截止，实现像素电路的正常运行。
基于上述实施例提供的像素电路，本申请实施例提供的像素电路的工作过程可以分为以下三个阶段：初始化阶段T1，数据写入阶段T2和发光阶段T3。
图3为本申请实施例提供的像素电路的时序图，下面结合图3对像素电路的三个阶段进一步进行详细描述。
初始化阶段T1，如图3和图4所示，扫描端Scan(n)输入的扫描信号为低电平，EM(n)输入的电压也为低电平，第一晶体管T1、第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6打开，第二晶体管T2截止，复位端Vint输入的信号通过第四晶体管T4、第五晶体管T5和第六晶体管T6对第一控制点N1进行复位，即对第三晶体管T3的栅极进行复位。
如图4所示，在初始化阶段T1，第三晶体管T3的栅极电压等于复位端Vint输入的电压Vint，源极电压等于第一电源端ELVDD输入的电压ELVDD，因此第三晶体管T3的栅源电压Vgs＝Vint-ELVDD，形成固定偏压，使得第三晶体管T3处于固定电压偏置状态(On-Bias状态)，无论前一帧显示时间内，数据端输入Vdata输入的电压为高电平或者低电平，即无论前一个显示时间内显示画面为黑色或白色，驱动单元皆可以由相同的状态进行数据写入与补偿，从而有效改善因迟滞效应产生的短期残像问题。
需要说明的是，在初始化阶段T1，第一控制点N1的电压等于Vint，第二控制点N2的电压等于Vint，第三控制点N3的电压等于Vref。
数据写入阶段T2,如图3和图5所示，扫描端Scan(n)输入的扫描信号为低电平，EM(n)输入的电压也为高电平，第二晶体管T2、第三晶体管T3、第五晶体管T5和第六晶体管T6打开，第一晶体管T1和第四晶体管T4截止，第一电源端ELVDD输入的电压通过第三晶体管T3和第五晶体管T5对第一控制点N1进行充电，直至第一控制点N1的电压升高至ELVDD+Vth，停止充电，其中阈值电压Vth为第三晶体管T3的阈值电压。此时，第三晶体管T3截止，第三控制点N3的电压等于数据输入端Vdata输入的电压，完成数据电压的写入。
需要说明的是，在数据写入阶段T2，第一控制点N1的电压等于ELVDD+Vth，第二控制点N2的电压等于Vint，第三控制点N3的电压等于Vdata。
发光阶段T3，如图3和图6所示，扫描端Scan(n)输入的扫描信号为高电平，发射控制端EM(n)输入的电压为低电平，第一晶体管T1、第三晶体管T3和第四晶体管T4打开，第二晶体管T2、第五晶体管T5和第六晶体管T6截止，有机发光二极管D开始发光。第三控制点N3的电压由Vdata跳变至Vref，由于存储电容C的存在，第一控制点N1的电压由ELVDD+Vth被耦合至(ELVDD+Vth)+(Vref-Vdata)。
需要说明的是，在发光阶段T3，第一控制点N1的电压等于ELVDD+Vth)+(Vref-Vdata)，第三控制点N3的电压等于Vref。
有机发光二极管D的发光电流ID满足如下公式：
ID∝(Vgs-Vth)2＝[(ELVDD+Vth)+(Vref-Vdata)-ELVDD-Vth]2
＝(Vref-Vdata)2
其中，Vgs为驱动晶体管的栅源电压，Vth为驱动晶体管的阈值电压。
由此可见，有机发光二极管D的发光电流与第一电源端的电压ELVDD、驱动晶体管的阈值电压Vth无关，从而消除了ELVDD IR压降和驱动晶体管阈值电压漂移对有机发光二极管发光电流的影响。
基于同一发明构思，本申请实施例还提供了一种阵列基板，该阵列基板包括如上述任一实施例提供的像素电路。其原理与上述实施例提供的像素电路的实现原理相同，在此不再赘述。
基于同一发明构思，本申请实施例还提供了一种显示面板，该显示面板包括如上述实施例提供的阵列基板。其原理与上述实施例提供的像素电路的实现原理相同，在此不再赘述。
综上所述，本申请实施例提供的像素电路具体如下有益效果：
第一、本申请实施例中，在每一帧显示时间内，首先对驱动晶体管的栅极电压进行复位，使得驱动晶体管的栅极电压等于复位端的输入电压，源极电压等于第一电源端的输入电压，形成固定偏压，驱动晶体管处于固定电压偏置状态，无论前一帧显示时间内，数据端输入输入的电压为高电平或者低电平，即无论前一个显示时间内显示画面为黑色或白色，驱动单元皆可以由相同的状态进行数据写入与补偿，从而有效改善因迟滞效应产生的短期残像问题。
第二、在每一帧显示时间的发光阶段，在对第一控制点N1充电的过程中，第一控制点N1的电压等于第一电源端ELVDD输入的电压与驱动晶体管的阈值电压Vth之和，由于存储单元103的存在，存储单元103存储第一控制点N1的电压和第三控制点N3的电压，使得放电过程中，第一控制点N1的电压中的ELVDD输入电压相抵消，以及驱动晶体管的阈值电压Vth相互抵消，有机发光二极管的发光电流与ELVDD输入的电压和阈值电压Vth无关，消除了压降和驱动晶体管的阈值电压Vth对有机发光二极管的发光电流的影响，提高了显示效果。
因此，本申请实施例中，不仅能够改善短期残像问题，还消除了压降和驱动晶体管的阈值电压对有机发光二极管发光电流的影响，提高了显示效果，增强了用户的使用体验。
本领域技术人员可以理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“相连”、“连接”应做广义理解，例如，可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。

Claims (10)

1.一种像素电路，其特征在于，包括：复位单元、数据电压写入单元、存储单元、驱动单元、发光控制单元和发光单元；
所述复位单元分别与扫描端、复位端、第一控制点、所述驱动单元、所述发光控制单元及第二控制点连接，用于在所述扫描端的输入电压，以及在所述发光控制单元的控制下，将所述复位端的输入电压写入所述第一控制点；
所述数据电压写入单元分别与数据端、发射控制端及第三控制点连接，用于在所述发射控制端的输入电压的控制下，将所述数据端的输入电压写入所述第三控制点；
所述存储单元分别与所述第一控制点及所述第三控制点连接，用于存储第一控制点和第三控制点的输入电压；
所述驱动单元分别与所述第一控制点、第一电源端及所述发光控制单元的一端连接，用于在所述第一控制点和所述第一电源端的输入电压控制下放电；
所述发光控制单元分别与参考电源端、所述第三控制点、所述发射控制端、所述驱动单元的一端及所述第二控制点连接，用于在所述发射控制端和所述驱动单元的控制下，控制所述发光单元发光；
所述发光单元分别与所述第二控制点及第二电源端连接。
2.根据权利要求1所述的像素电路，其特征在于，所述复位单元包括：第五晶体管和第六晶体管；
所述第五晶体管的源极与所述驱动单元连接，栅极与所述扫描端连接，漏极与所述第一控制点连接；
所述第六晶体管的源极与所述复位端连接，栅极与所述扫描端连接，漏极与所述第二控制点连接。
3.根据权利要求1所述的像素电路，其特征在于，所述数据电压写入单元包括：第二晶体管；
所述第二晶体管的源极与所述数据端连接，栅极与所述发射控制端连接，漏极与所述第三控制点连接。
4.根据权利要求1所述的像素电路，其特征在于，所述存储单元包括：存储电容；
所述存储电容的一端与所述第一控制点连接，另一端与所述第三控制点连接。
5.根据权利要求1所述的像素电路，其特征在于，所述驱动单元包括：第三晶体管；
所述第三晶体管的源极与所述第一电源端连接，栅极与所述第一控制点连接，漏极与所述发光控制单元的一端连接。
6.根据权利要求1或5所述的像素电路，其特征在于，所述发光控制单元包括：第一晶体管和第四晶体管；
所述第一晶体管的源极与所述参考电源端连接，栅极与所述发射控制端连接，漏极与所述第三控制点连接；
所述第四晶体管的源极与所述驱动单元连接，栅极与所述发射控制端连接，漏极与所述第二控制点连接。
7.根据权利要求1所述的像素电路，其特征在于，所述发光单元包括：有机发光二极管；
所述有机发光二极管的一端与所述第二控制点连接，另一端与所述第二电源端连接。
8.根据权利要求2-3、5-6任一项所述的像素电路，其特征在于，所述第一晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管和所述第六晶体管为P型晶体管，所述第二晶体管为N型晶体管。
9.一种阵列基板，其特征在于，包括如权利要求1-8任一项所述像素电路。
10.一种显示面板，其特征在于，包括如权利要求9所述的阵列基板。
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