CN109427723A - 具有互锁引线的封装件及其制造 - Google Patents

具有互锁引线的封装件及其制造 Download PDF

Info

Publication number
CN109427723A
CN109427723A CN201810996524.9A CN201810996524A CN109427723A CN 109427723 A CN109427723 A CN 109427723A CN 201810996524 A CN201810996524 A CN 201810996524A CN 109427723 A CN109427723 A CN 109427723A
Authority
CN
China
Prior art keywords
lead
conductive material
lead frame
semiconductor package
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810996524.9A
Other languages
English (en)
Other versions
CN109427723B (zh
Inventor
A·卡达格
L·J·贝拉洛
E·M·卡达格
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics Inc Philippines
Original Assignee
STMicroelectronics Inc Philippines
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics Inc Philippines filed Critical STMicroelectronics Inc Philippines
Priority to CN202310634916.1A priority Critical patent/CN116631973A/zh
Publication of CN109427723A publication Critical patent/CN109427723A/zh
Application granted granted Critical
Publication of CN109427723B publication Critical patent/CN109427723B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H01L21/4832—Etching a temporary substrate after encapsulation process to form leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Led Device Packages (AREA)

Abstract

本公开涉及一种半导体封装件和制造半导体封装件的方法。利用多个蚀刻步骤所形成的半导体封装件包括引线框架、管芯和模塑料。引线框架包括引线和管芯焊盘。引线和管芯焊盘通过多个蚀刻步骤由第一导电材料形成。更具体地，引线框架的引线和管芯焊盘通过至少三个蚀刻步骤形成。至少三个蚀刻步骤包括第一蚀刻步骤、第二底切蚀刻步骤和第三背面蚀刻步骤。第二底切蚀刻步骤在每根引线的端部处形成互锁部分。引线的端部被包裹在模塑料中。具有互锁部分的引线的端部的这种包裹允许互锁部分与模塑料机械地互锁以避免引线拉出。另外，通过利用至少三个蚀刻步骤，引线可以被形成为具有比引线框架的管芯焊盘更大的高度。

Description

具有互锁引线的封装件及其制造
技术领域
本公开涉及半导体封装件和制造半导体封装件的方法，半导体封装件具有引线，该引线包括至少一个互锁部分以防止引线拉出。
背景技术
随着半导体封装件的消费者需求的增加，制造商面临制造和形成能够承受可能破坏半导体封装件的外部应力和力的封装件的重大挑战。例如，外部应力可能是由于掉落，或者外力可能是运输半导体封装件的结果。这些外部应力和力可能导致引线拉出，使得半导体封装件效率降低或完全失效。此外，随着电子设备变薄，制造商面临着减少半导体封装件的尺寸同时避免封装件中可能导致短路或其他故障的缺陷的重大挑战。导致故障半导体封装件的一个这样的短路原因是导线到导线短路。另一短路原因是导线到管芯短路。
形成半导体封装件的一种方法是从由具有均匀厚度的导电材料制成的引线框架开始，并且在其两侧上利用选择性耐化学性导电材料毯式电镀层，以形成选择性耐化学性导电材料的层。然后选择性耐化学性导电材料的层的部分被去除以暴露导电材料的部分并且留下被选择性耐化学性导电材料覆盖的导电材料的区域。然后在一侧上利用化学物质蚀刻具有选择性耐化学性导电材料区域的导电材料，该化学物质将蚀刻引线框架，但不蚀刻选择性耐化学性导电材料。这种化学蚀刻产生单个的引线。在第一化学蚀刻之后，管芯被耦合到引线框架。然后通过管芯与引线之间的导线形成电连接件。在形成电连接件并且管芯处于适当位置后，模塑料(molding compound)被放置来包裹管芯、电连接件和引线。在使模塑料固化之后，对导电材料进行化学背面蚀刻，以使引线和管芯焊盘彼此物理地和电气地分离。这可以大规模地进行，以在单一制造批次中生产数百、数千或任何数目的半导体封装件。
在一些情况下，当利用上述方法时，引线框架和引线的蚀刻可能导致引线具有如图2C所示类型的横截面。
发明内容
本公开提供了通过利用第一导电材料并且执行多个蚀刻步骤以形成半导体封装件的引线框架的引线和管芯焊盘而形成的半导体封装件。第一导电材料是具有第一和第二侧的第一导电材料的层或基底。此外，第一导电材料的层或基底具有厚度。第一导电材料的第一和第二侧都被覆盖有第二导电材料的层。第二导电材料的这些层可以耐受在化学浴中所使用的以蚀刻掉第一导电材料的部分的化学物质。一旦第一导电材料的第一侧和第二侧被覆盖有第二导电材料的相应层，则通过形成期望图案的蚀刻步骤来去除第二导电材料的层的区域。更具体地，蚀刻步骤根据第一导电材料的第一侧和第二侧上的第二导电材料的层来形成第二导电材料的区域。在已经被蚀刻掉第二导电材料的层的位置处，第一导电材料的区域被暴露。在去除第二导电材料的层的区域之后，对第一导电材料的第一侧进行第一蚀刻。在第一导电材料的该第一蚀刻之后，第一导电材料的剩余部分的开放区域被电镀有形成导电材料的第四区域的第三导电材料的另一层。导电材料的这个第三层可以耐受在化学浴中所使用的以蚀刻掉第一导电材料的部分的化学物质。一旦这个电镀完成，对第一导电材料的第一面进行第二蚀刻。一旦该第二蚀刻完成，则管芯被耦合到第一导电材料的第一侧上的第三导电材料的第四区域。在该管芯被耦合到第三导电材料的第四区域之后，在引线与管芯之间形成电连接件。此时，引线与管芯焊盘仍然通过第一导电材料的第二侧被物理地连接。在形成电连接件之后，模塑料被放置以将引线、管芯焊盘、管芯和电连接件包裹在半导体封装件中。模塑料使引线和管芯焊盘的表面暴露。一旦模塑料已被放置，对第一导电材料的第二侧进行第三蚀刻。第一导电材料的第二侧上的该第三蚀刻将引线和管芯焊盘彼此分离，从而形成半导体封装件的引线框架。
根据一个实施例，形成具有引线、管芯焊盘、管芯、多根导线和模塑料的封装件。在这个实施例中，引线包括至少一个互锁部分，管芯被耦合到管芯焊盘，以及模塑料包裹管芯焊盘、管芯、引线和电连接件。尽管这些组件被包裹在模塑料中以形成半导体封装件，但是引线和管芯焊盘的表面被暴露。
根据本发明的半导体封装件提供多根引线，多根引线中的每根引线具有第一弯曲部分和第二弯曲部分，第一弯曲部分比第二弯曲部分更大，引线由多个蚀刻步骤所形成。多个蚀刻步骤可以利用化学蚀刻、反应离子蚀刻、激光蚀刻、或者某种其他蚀刻技术。此外，还通过多个蚀刻步骤形成管芯焊盘。通过利用多个蚀刻步骤形成引线框架的引线和管芯焊盘，引线可以以对外部应力和力的更大的强度和弹性在半导体封装件内机械地互锁。由于多个蚀刻步骤中的一个是底切蚀刻步骤，所以引线可以在半导体封装件内以更大的强度被互锁。在该底切蚀刻步骤中，形成引线的第一弯曲部分。这些第一弯曲部分具有允许引线在封装件中以更大强度互锁的曲率，因为曲率形成唇缘、边缘或在引线的端部处的凸缘形式的互锁部分，该互锁部分被包裹在封装件的模塑料中。由于包括底切蚀刻步骤的这种多个蚀刻步骤工艺，引线在半导体封装件的模塑料内具有更大的机械互锁效果，并且进而，归因于外部应力或力使引线被拉出封装件的可能性显著减少。
同样，通过利用多个蚀刻步骤，引线可以被形成为具有比管芯焊盘更大的厚度。通过具有比引线厚度更小的管芯焊盘，管芯能够处于比引线和管芯焊盘具有相同厚度的情况更低的位置。进而，这允许当导线在封装件中正在形成电连接件时减少导线的导线跨度。由于导线的导线跨度的减少，导线到导线和导线到管芯短路的可能性显著减少。它显著减少是因为导线的导线扫掠显著减少。
一个目标是提供可靠的半导体封装件，其可以被形成为归因于外部应力或力减少在半导体封装件中的缺陷的数目，诸如引线拉出。同样，通过归因于外部应力或力而减少导致的缺陷的数目，在被暴露于外部应力或力的设备中所使用时变得有缺陷或断裂的整个封装件的数目显著减少。
附图说明
在附图中，除非上下文另有指示，否则相同的附图标记标识相似的元件或动作。附图中的元件的尺寸和相对位置不一定按比例绘制。
图1是半导体封装件的横截面侧视图；
图2A是具有引线拉出缺陷的如图1所示的半导体封装件的底部平面图；
图2B是如图2A的虚线圆圈所示的引线拉出缺陷的放大的底部平面图；
图2C是如图1所示的半导体封装件的一些实例中的引线的放大的横截面侧视图；
图3是通过利用具有多个蚀刻步骤的所公开的方法而形成的本发明的完成的半导体封装件的一个实施例的底部平面图；
图4是通过利用具有多个蚀刻步骤的所公开的方法而形成的图3中所示的完成的半导体封装件的实施例的侧视图；
图5是沿着图3中的5-5的横截面侧视图；
图6至图14是利用多个蚀刻步骤以形成如图3中所示的具有带有互锁部分的引线的半导体封装件的一个实施例的方法的连续步骤的横截面侧视图；
图15是通过利用具有多个蚀刻步骤的方法而形成的完成的半导体封装件的一个实施例的沿着图3中的5-5的横截面侧视图；
图16至17是利用多个蚀刻步骤和支撑件以形成半导体封装件的备选实施例的方法的一个备选实施例中的步骤的横截面侧视图；
图18是通过利用如图6至图14或图16至图17所示的具有多个蚀刻步骤的方法而形成的完成的半导体封装件的一个备选实施例的沿着图3中的5-5的横截面侧视图；
图19是通过利用如图6至图14或图16至图17所示的具有多个蚀刻步骤的方法而形成的完成的半导体封装件的一个备选实施例的沿着图3中的5-5的横截面侧视图；
图20是利用根据图6至图14的多个蚀刻步骤的半导体封装件形成工艺的连续步骤的流程图；以及
图21是利用根据图16至图17的多个蚀刻步骤和支撑件的一个备选半导体封装件形成工艺的连续步骤的流程图。
具体实施方式
在以下描述中，阐述了某些具体细节以便提供对本公开的各种实施例的透彻理解。然而，本领域技术人员将理解，可以在没有这些具体细节的情况下实践本公开。在其他情况下，没有详细描述与电子组件和制造技术相关联的公知结构，以避免不必要地模糊本公开的实施例的描述。
除非上下文另有要求，否则在整个说明书和所附的权利要求中，词语“包括(comprise)”及其变体(诸如“包括(comprises)”和“包括(comprising)”)应当以开放的、包含性的意义解释，即如“包括但不限于”。
诸如第一、第二和第三等序数的使用不一定意指次序的排序感，而是可以仅区分行为或结构的多个实例。
贯穿本说明书对“一个实施例”或“实施例”的引用意指结合该实施例所描述的特定特征、结构或特性被包括在至少一个实施例中。因此，贯穿本说明书在各个地方出现的短语“在一个实施例中”或“在实施例中”不一定都指代同一实施例。此外，特定的特征、结构或特性可以在一个或多个实施例中以任何适合的方式组合。
如在本说明书和所附权利要求中所使用的，除非内容另有明确指示，否则单数形式“一个(a)”、“一个(an)”和“该(the)”包括复数指示物。还应当注意，除非内容另有明确指示，否则术语“或”一般以包括“和/或”的含义来采用。
图1示出了通过半导体封装件形成工艺所形成的半导体封装件100。封装件100包括多根引线102、管芯焊盘108、多根导线116、管芯118和模塑料124。
在该封装件100中，多根引线102和管芯焊盘108具有以第二导电材料104、106、110、112覆盖的第一侧和第二侧。该第二导电材料104、106、110、112耐受在形成工艺的化学蚀刻步骤中所利用的化学物质。此外，管芯118通过粘合材料114被耦合到管芯焊盘108。多根引线102通过多根导线116被电耦合到管芯118。多根引线102中的每根引线具有第一弯曲部分120和第二弯曲部分122。第一弯曲部分120和第二弯曲部分122一起形成边缘130。另外，引线102具有与管芯焊盘108相同的厚度。另外，第一弯曲部分120和第二弯曲部分122也具有相同的厚度和曲率。
为了形成该半导体封装件100，利用半导体封装件形成工艺。在该形成工艺中，第一导电材料具有被利用以形成引线框架的均匀的厚度。
在该形成工艺中，第一导电材料的第一侧和第二侧被电镀有第二导电材料。该第二导电材料耐受在化学蚀刻步骤中所使用的化学物质。在第一导电材料的第一侧和第二侧已被电镀有第二导电材料之后，蚀刻掉第二导电材料的部分。通过蚀刻掉第二导电材料的部分，第二导电材料104、106、110、112的区域被形成在第一导电材料的第一侧和第二侧上。另外，第一导电材料的区域现在被暴露在第一导电材料的第一侧和第二侧上。第二导电材料110、112的一些区域将被用于形成管芯焊盘108，并且第二导电材料104、106的一些区域将被用于形成引线102。被用于形成管芯焊盘108的第二导电材料110、112的区域比被用于形成引线102的第二导电材料104、106的区域更大。在第一导电材料被部分地暴露之后，执行第一化学蚀刻。该第一化学蚀刻从第一导电材料的第一侧去除部分。被去除的第一导电材料的这些部分被定位于第二导电材料104、106、110、112的区域之间，并且在第二导电材料104、106、110、112的区域之间形成凹部132、134。第一化学蚀刻形成引线102的第一弯曲部分120和管芯焊盘108的第三弯曲部分133。此外，该第一化学蚀刻步骤开始以形成引线102和管芯焊盘108。在该第一化学蚀刻步骤之后，引线102和管芯焊盘108与第一导电材料的第一侧成一体。
在该第一化学蚀刻步骤之后，管芯118被耦合到在将形成管芯焊盘108的第一导电材料的第一侧上的第二导电材料110的相应区域。管芯通过粘合剂被耦合到第二导电材料110的相应区域。一旦管芯118处于适当位置，通过多根导线116在引线102与管芯118之间形成多个电连接件。在形成电连接件之后，模塑料124被放置以包裹多根导线116、管芯118、引线102和管芯焊盘108。
此时，管芯焊盘108和引线102与第一导电材料的第一侧成一体，并且仍然通过第一导电材料被物理和电连接。为了将引线102和管芯焊盘108分离成物理和电气上不同的引线102和管芯焊盘108，执行第二化学蚀刻步骤。该第二化学蚀刻步骤是背面化学蚀刻步骤。换而言之，第一导电材料的第二侧被暴露于蚀刻掉第一导电材料的第二侧的部分的化学物质。该背面化学蚀刻步骤将引线102和管芯焊盘108分离，使得它们不再物理和电接触。换而言之，该背面化学蚀刻步骤形成封装件100的完成的引线框架。此外，该背面化学蚀刻步骤形成引线102的第二弯曲部分122和管芯焊盘108的第四弯曲部分135。在背面化学蚀刻步骤之后，半导体封装件100被单体化为单个的半导体封装件100。
在该形成工艺中，作为第一导电材料的板或层的第一导电材料具有均匀的厚度。一旦封装件100被完成，这使得封装件的管芯焊盘108和引线102具有相同的厚度。为了使封装件100不会太大，第一导电材料应当相对较薄，允许封装件100不会过厚。这允许半导体封装件100被安装在电子设备中。
然而，当该形成工艺被利用以形成封装件100时，随着第一导电材料的厚度被减少以使封装件100更薄，引线拉出128的机会增加。引线拉出128的机会增加，是因为引线102变得更薄并且填充有模塑料124的凹部132、134小得多，如图2A和2B所示。换而言之，引线102的互锁效果被减小，因为引线102没有延伸远到模塑料124中。因此，低剖面封装件减少了半导体封装件100内的引线102上的模塑料124的互锁效果。
发明人已经认识到，当利用上述形成工艺时，归因于外部应力或者归因于在电子设备中的使用而引起的外力(诸如掉落)使半导体封装件被运输时，引线易于发生引线拉出。这种引线的拉出可能导致半导体封装件效率降低或有缺陷。还存在其他困难。首先，当形成模塑料时，在半导体封装件中在管芯与引线之间形成电连接件的导线可能被移位或偏转到不适当位置。这种移动可能导致最终半导体封装件内的多根导线彼此太靠近，从而导致半导体封装件内的短路。其次，如果多个管芯需要被堆叠在半导体封装件中，则由于导线的跨度增加，导线到导线或导线到管芯短路的可能性增加。归因于在形成封装件的同时模塑料的流动，导线跨度的这种增加使导线更易于发生移位或移动。因此，通过利用具有更大跨度的导线，制造半导体封装件的成本也更高，因为必须利用更多的材料来形成每个半导体封装件。
另外，如果通过上述形成工艺形成具有堆叠管芯的封装件100，则导线到导线或导线到管芯短路的可能性也增加。导线到导线或导线到管芯短路的可能性增加，是因为当多个管芯被堆叠时，导线116的跨度增加以在封装件100内形成电连接件。随着导线116的跨度增加，当模塑料124被放置以包裹管芯118、导线116、引线102和管芯焊盘108时，导线116偏转和移动将增加。因此，当放置模塑料124以形成封装件100时，导线116偏转并且可变为接近或变为直接接触，导致封装件100内导线到导线短路。类似地，当放置模塑料124以形成封装件100时，导线偏转并且可靠近管芯108，导致与管芯108的多个不需要的电连接件。进而，导致半导体封装件100有缺陷、不可预测、效率低或如上所述的全部。
导线的这种偏转或移动被称为导线扫掠。换而言之，导线扫掠是根据由模塑料124的流动所引起的半导体封装件100内的预期位置的导线的不希望偏转或移动。另外，如果导线116的导线扫掠太大，导线116在半导体封装件100具有堆叠管芯配置的情况下可能被夹在多个管芯108之间。
图2A和2B示出了其中已经发生引线拉出128缺陷的封装件100。在图2A和2B的这种封装件100中，引线拉出128已经发生，其中引线102最初被定位于126。该引线拉出128可能是外部应力和力的结果。例如，封装件100在被运输时掉落、振动或跌落，或者封装件100所暴露的一些其他外部应力可能导致引线拉出。另外，引线拉出128可以是由于在掉落测试中测试封装件100以了解封装件100如何承受其可能每天暴露于其中的应力和力。因为这些封装件100可以被安装在用户每天所利用的电子设备中，或者被每天暴露于外部压力和力。例如，一些这样的电子设备可以包括计算器、计算机、平板电脑、电话、遥控器、手表、测量仪器、传感器或任何其他电子设备。如果用户使该电子设备掉落，或者如果该设备在使用时每天被暴露于其他力和应力，则这些电子设备可能在用户运输电子设备时被暴露于外部应力或力。
这个示例说明了发明人认识到的缺点，即，应当在利用包括第一化学蚀刻步骤和第二化学背面蚀刻步骤的形成工艺来形成半导体封装件100的引线框架的半导体封装件100中解决的问题。
此外，图2C示出了具有与如图1所示的引线102不同的形状的备选引线102。该备选引线102的形状是在两个步骤蚀刻形成工艺期间过蚀刻引线的湿法蚀刻的结果，如前所讨论的。换而言之，发生过蚀刻导致引线的底切蚀刻121。然而，利用上述两个步骤蚀刻形成工艺不能保证该底切蚀刻121。例如，过蚀刻可能是蚀刻过强或蚀刻所允许的持续时间过长的结果。因此，因为利用两个步骤蚀刻形成工艺并不总能确保发生该底切蚀刻121，所以形成引线的底切蚀刻121的可靠性不确定。
本公开描述了一种克服半导体封装件100的很多缺点的半导体封装件和形成工艺。本公开描述了通过利用多个蚀刻步骤以显著减小引线拉出和导线到导线短路的可能性而形成的半导体封装件的各种实施例。
图3至图5图示了用于提供具有引线框架166的半导体封装件500的本发明的一个实施例，引线框架166包括引线136和管芯焊盘142。此外，半导体封装件500包括管芯152、多根导线150和模塑料158。
图3是半导体封装件500的底部平面图，半导体封装件500包括在管芯焊盘142与引线136之间以及在引线136自身之间填充有模塑料158的凹部162、164。图4是如图3中所示的半导体封装件500的侧视平面图。
此外，图5是沿着图3中的5-5截取的半导体封装件500的横截面侧视图。在封装件500的这个实施例中，引线136具有比管芯焊盘142更大的厚度，因为引线136和管芯焊盘142通过利用至少三个蚀刻步骤来形成。另外，引线136包括边缘139，边缘139有助于将引线136锁定在封装件500的模塑料158内的适当位置。此外，引线具有第一弯曲部分154和第二弯曲部分156，并且管芯焊盘具有第三弯曲部分147和第四弯曲部分149。每根引线136的第一弯曲部分154用作将引线136互锁在模塑料158内的互锁部分141。更具体地，在每根引线136的端部处，互锁部分141将每根引线136互锁在模塑料158内，类似于边缘139，其中引线102的第一弯曲部分154和第二弯曲部分156结合在一起。该互锁部分141可以是唇缘、边缘、凸缘或某种其他类型的互锁部分。而且，引线框架166的引线136由第一导电材料制成，并且具有被第二导电材料覆盖的第一侧和第二侧。同样，引线框架166的管芯焊盘142由第一导电材料制成，并且具有被第三导电材料覆盖的第一侧和被第二导电材料覆盖的第二侧。第一、第二和第三导电材料可以是相同的导电材料，诸如金、铜、铝、银、镍、钯、或导电材料的某种其他组合或某种其他导电材料。另外，第一、第二和第三导电材料可以是不同的导电材料、导电材料的某种不同组合、或相同的导电材料。
另外，在该半导体封装件500中，管芯152被耦合到管芯焊盘142的第一侧上的第三导电材料144。管芯152通过粘合剂148被耦合到第三导电材料144，该粘合剂148可以是导电粘合剂或非导电粘合剂。而且，粘合剂148可以是管芯附接膜、胶水或某种其他粘合材料或技术。多根导线150在管芯152与多根引线136之间形成电连接件。多根导线150可以由铜、金、银或某种其他导电材料或导电材料的组合制成。因此，类似于具有有助于将引线102互锁在封装件500内的边缘139的引线102，其中管芯焊盘142的第三弯曲部分147和第四弯曲部分149结合在一起，对于有助于将管芯焊盘互锁在封装件500内的管芯焊盘142，形成边缘或互锁位置。
图6至图14图示了包括至少三个蚀刻步骤的形成半导体封装件500的一个实施例的方法。图6示出了第一导电材料的引线框架166。引线框架166可以是以第一导电材料的层或第一导电材料的基底的形式。引线框架166具有第一侧168和第二侧170。第一侧168和第二侧170彼此相对。封装件500的第一导电材料的引线框架144包括引线136和管芯焊盘142。
图7示出了第一导电材料的引线框架166被覆盖有第二导电材料的第一层172和第二层174。第二导电材料的第一层172和第二层174覆盖第一导电材料的引线框架166的第一侧168和第二侧170。更具体地，第二导电材料的第一层172无论是通过电镀、沉积、溅射或其他技术被附接在引线框架166的第一侧168上，并且第二导电材料的第二层174被附接在引线框架166的第二侧170上。第二导电材料的第一层172和第二层174可以耐受选择性类型的化学蚀刻，这取决于蚀刻化学和利用哪种蚀刻技术。同样，第二导电材料的第一层172和第二层174可以用以帮助形成更强的电连接件。第二导电材料的第一层172和第二层174可以通过毯式电镀、蒸发沉积、电镀术、或者某种其他电镀或沉积技术而被附接到第一导电材料的引线框架166。
尽管如前所讨论，所利用的蚀刻技术可以是任何蚀刻技术，诸如反应离子蚀刻、激光蚀刻、化学蚀刻、或者某种其他蚀刻技术，出于图6至图14的讨论和方法的目的，蚀刻步骤将是化学蚀刻步骤。因此，出于以下图6至图14的讨论的目的，第二导电材料的第一层172和第二层174将是不受应用于由第一导电材料制成的引线框架166的化学蚀刻步骤的影响的选择性耐化学性导电材料。此外，第一导电材料的引线框架166是通过化学蚀刻步骤被蚀刻掉的化学敏感材料。
在第一导电材料的引线框架166被电镀有第二导电材料的第一层172和第二层174之后，第二导电材料的第一层172和第二层174被部分地蚀刻掉以留下引线框架166上的第二导电材料138、140、146的区域。换而言之，引线框架166上的第一选定位置138、140、146被第二导电材料覆盖。图8示出了第一导电材料的引线框架166上的第二导电材料138、140、146的区域。通过在引线框架166的第一侧168上蚀刻第二导电材料的第一层172来形成第二导电材料的第一区域138。通过在引线框架166的第二侧170上蚀刻第二导电材料的第二层174来形成第二导电材料的第二区域140和第三区域146。第二导电材料的层172、174的蚀刻可以通过激光蚀刻、反应离子蚀刻、选择性蚀刻、化学蚀刻、或者任何其他蚀刻技术或蚀刻技术的组合来完成。第二导电材料的第一区域138与第二导电材料的第二区域140对准。而且，第一区域138和第二区域140为近似相同尺寸。第二导电材料的第三区域146比第二导电材料的第一区域138和第二区域140更大。稍后将利用第二导电材料的第一区域138和第二区域140来形成引线框架166的引线136，并且稍后将利用第二导电材料的第三区域146来形成引线框架166的管芯焊盘142。
在形成第二导电材料的第一区域138、第二区域140和第三区域146的同时，在引线框架166的第一侧168上的这些第一区域138之间形成第一导电材料的引线框架166的被暴露区域176、178、179。此外，在第一导电材料的引线框架166的第二侧上，在第二导电材料的第二区域140与第三区域146之间形成有被暴露区域。在引线框架166的第一侧和第二侧上的这些被暴露区域176、178、179将允许第一导电材料的引线框架166的部分被去除，以形成半导体封装件500的引线136和管芯焊盘142。
在第一导电材料的引线框架166的第一侧168和第二侧170上形成第二导电材料的第一区域138、第二区域140和第三区域146之后，执行引线框架166的第一蚀刻步骤。在图9中可以看到由第一导电材料制成的引线框架166的第一蚀刻步骤。第一导电材料的引线框架166的第一蚀刻步骤优选地是化学蚀刻步骤。备选地，第一蚀刻步骤可以通过反应离子蚀刻、激光蚀刻、或者某种其他蚀刻技术或蚀刻技术的组合来完成。然而，如前所述，出于该工艺的目的，将利用化学蚀刻步骤描述该工艺。在引线框架166的第一蚀刻步骤中，化学物质被施加到引线框架166的第一侧168。更具体地，第一导电材料的引线框架166的第一侧168上的被暴露区域176、178、179被暴露于化学物质。该化学物质可以使用化学浴或某种其他技术被施加以执行化学蚀刻。一旦引线框架166的第一侧168被暴露于化学物质，第一导电材料166的部分被化学物质除去。引线框架166的第一侧168上的第二导电材料耐受蚀刻第一导电材料的引线框架166的化学物质。引线框架166的第一侧168上的该第二导电材料保护第一导电材料的引线框架166的部分不被蚀刻掉。通过第二导电材料的第一区域138，引线框架166的部分的这种保护开始形成引线136和管芯焊盘142。更具体地，第二导电材料的第一区域138保护第一导电材料的引线框架166的部分允许第一化学蚀刻步骤形成与引线框架166的第一侧168成一体的引线部分182。与第一导电材料的引线框架166成一体的引线部分182通过由第一化学蚀刻步骤所形成的凹部184、186分离。第一多个凹部184被形成以允许引线136延伸到模塑料158中并且与模塑料158互锁，如图5、15、18和19中所示。第二多个凹部186被形成以允许单体化单个半导体封装件500，如图14中所示。此外，该第一化学蚀刻在这些凹部184、186之间形成引线部分182。类似地，在第一导电材料的引线框架166的部分通过第一化学蚀刻步骤被去除之后，开口区域180被留在引线框架166的第一侧168上。每个开口区域180与第一导电材料的引线框架166的第二侧170上的第二导电材料的相应第三区域146对准。
在第一蚀刻步骤之后，开口区域180被电镀有第三导电材料的第三层144。换而言之，引线框架166的第一侧168上的第二选定位置144被第三导电材料覆盖。这可以在图10中看出。更具体地，第三导电材料的第三层144在第一导电材料的引线框架166的第一侧168上形成第三导电材料的第四区域144。每个第四区域144与引线框架166的第二侧170上的第二导电材料的相应第三区域146对准。第三导电材料的第四区域144与第二导电材料的第三区域146的尺寸大致相同。取决于蚀刻化学和利用哪种蚀刻技术，第三导电材料的第三层144可以耐受选择性类型的化学蚀刻。更具体地，类似于第二导电材料，引线框架166的第一侧168上的该第三导电材料保护第一导电材料的引线框架166的部分不被蚀刻掉。另外，第三导电材料的第三层144可以是与第二导电材料的第一层172和第二层174相同的选择性耐化学性导电材料，或者可以是与第二导电材料的第一层172和第二层174不同的选择性耐化学性导电材料。然而，如前所述，对于该讨论，假定第三导电材料是选择性耐化学性导电材料。此外，第三导电材料的第四区域144和导电材料的第三区域146将在稍后被利用于形成引线框架166的管芯焊盘142。另外，基于第一导电材料的引线框架166的第一侧168上的第二和第三导电材料的区域138、140、144、146的尺寸和位置如何被形成和被定位，尺度d1、d2和d3可以被制成任何尺寸或长度。尺度d1、d2和d3中的这种灵活性允许封装件500、502、504根据需要利用任何数目的引线136或管芯焊盘142制成。
在第一导电材料的引线框架166的第一侧168上已经形成第三导电材料的第四区域144之后，执行引线框架166的第二蚀刻步骤。在图11中可以看到第一导电材料的引线框架166的该第二蚀刻步骤。引线框架的该第二蚀刻步骤优选地是化学蚀刻步骤。备选地，第一导电材料的引线框架166的该第二蚀刻步骤可以是任何蚀刻技术，诸如反应离子蚀刻、激光蚀刻、化学蚀刻、或者某种其他蚀刻技术。然而，如前所述，出于该工艺的目的，将利用化学蚀刻步骤描述该工艺，并且因此，第一导电材料的引线框架166的该第二蚀刻步骤是第二化学蚀刻步骤。更具体地，引线框架166的第二化学蚀刻步骤是底切蚀刻步骤，因为它形成每根引线136的互锁部分141。该第二化学蚀刻步骤增加了凹部184、186的深度并且增加了与第一导电材料的引线框架166成一体的引线部分182的厚度。此外，该第二化学底切蚀刻步骤形成第一导电材料的引线框架166的每根引线136的第一弯曲部分154。而且，第二化学底切蚀刻步骤形成与第一导电材料的引线框架166成一体的管芯焊盘部分188。另外，第二化学底切蚀刻步骤在引线部分182与每个相应的管芯焊盘部分188之间形成弯曲部分190。引线部分182与管芯焊盘部分188之间的该弯曲部分190将帮助管芯焊盘142通过与模塑料158接触来被锁定在半导体封装件500中。此外，第一导电材料的引线框架166的该第二化学底切蚀刻步骤在每根引线部分182或引线136的端部处形成互锁部分141，互锁部分141将延伸到模塑料158、192中。参见图12和15。互锁部分141可以是唇缘、边缘、凸缘或某种其他互锁部分。在该第二化学蚀刻步骤中，引线框架166的第一侧168上的该第二和第三导电材料保护第一导电材料的引线框架166的部分不被蚀刻掉。
在第一导电材料的引线框架166的第二化学蚀刻步骤之后，管芯152被耦合到第三导电材料的每个第四区域144。这可以参见图12。更具体地，每个管芯152被耦合到第三导电材料的相应的第四区域144。管芯152通过粘合剂148被耦合到第三导电材料的相应的第四区域144。该粘合剂148可以是导电材料或非导电材料。此外，粘合剂可以是管芯附接膜、胶水或某种其他粘合剂或耦合技术。
在管芯152已经被耦合到第三导电材料的第四区域144之后，形成电连接件。这可以参见图12。电连接件由多根导线150形成。每根导线150具有被耦合到相应引线部分182的相应的第一端和被耦合到相应管芯152的相应的第二端。每根引线部分182具有被定位于距第一导电材料的引线框架166的第二侧170最远的端部上的导线接合表面。导线150可以通过导线接合附接工艺、导线接合或某种其他技术来放置。而且，电连接件可以通过导线或某种其他电连接件形成。导线150可以由铜、银、金或某种其他导电材料或导电材料的组合制成。
在已经通过引线部分182与管芯152之间的多根导线150形成电连接件之后，模塑料192被放置，模塑料192包裹管芯152、导线150、引线部分182和管芯焊盘部分188。这可以参见图12。此外，模塑料192填充凹部184、186和引线部分182与管芯焊盘部分188之间的弯曲部分190。一旦模塑料192已被放置，该模塑料被允许弯曲。模塑料192可以是非导电环氧材料或通过压塑、注塑或某种其他形成技术形成的密封剂。另外，模塑料192填充单体化凹部186以形成单体化位置193。模具未被示出，因为这些在本领域中是公知的。
在管芯152已经被耦合到第三导电材料的第四区域144，电连接件已经由导线150形成，并且模塑料192已经被放置并且被固化之后，执行第一导电材料的引线框架166的第三蚀刻步骤。这可以参见图13。第一导电材料的引线框架166的第三蚀刻步骤优选地是化学蚀刻步骤。备选地，第一导电材料的引线框架166的第三蚀刻步骤可以是任何蚀刻技术，诸如反应离子蚀刻、激光蚀刻、化学蚀刻、或者某种其他蚀刻技术。然而，如前所述，出于该工艺的目的，将利用化学蚀刻步骤描述该工艺，并且因此，该第三蚀刻步骤是第三化学蚀刻步骤。更具体地，第一导电材料的引线框架166的第三化学蚀刻步骤是背面化学蚀刻步骤。由于引线部分182和管芯焊盘部分188仍然被集成在第一导电材料的引线框架166内，并且通过第一导电材料的引线框架166的第二侧170被物理地和电气地耦合在一起，执行第三背面化学蚀刻步骤以将引线部分182和管芯焊盘部分188彼此分离。换而言之，通过进行第一导电材料的引线框架166的该第三背面化学蚀刻步骤，形成了半导体封装件500的第一导电材料的引线框架166的引线136和管芯焊盘142。第一导电材料的引线框架166的该第三背面化学蚀刻步骤去除了在引线部分182与管芯焊盘部分188之间的引线框架166的第二侧170的部分，以形成引线框架166的引线136和管芯焊盘142。此外，该第三化学背面蚀刻步骤形成引线136的第二部分156，引线136的第二部分156允许将半导体封装件500安装在电子设备(诸如手机、平板电脑、计算机、计算器和其他这样的电子设备等)之内。在该第三蚀刻步骤中，第二导电材料的第二区域140和第三区域146保护第一导电材料的引线框架166的部分不被蚀刻掉。
在第一导电材料的引线框架166的背面化学蚀刻步骤完成之后，半导体封装件500被单体化成单个的半导体封装件500。这可以参见图14。半导体封装件500被切割设备194单体化。切割设备194可以是锯、激光或某种其他切割或单体化设备。切割设备194在单体化位置193处将半导体封装件500单体化，其中，模塑料192已经将单体化凹部186填充到单个半导体封装件500中。
图15是完成的半导体封装件500的一个实施例。完成的半导体封装件500的这个实施例也可以参见图5。通过利用图6至图14中的方法，可以形成半导体封装件500的这个实施例。在这个实施例中，引线136具有比管芯焊盘142更大的厚度，因为引线136和管芯焊盘142使用至少三个蚀刻步骤形成。参见图6至图14。这些至少三个蚀刻步骤允许引线136具有比管芯焊盘142更大的厚度。因为引线136能够具有比管芯焊盘142更大的厚度，所以可以减小管芯152与引线136之间的导线150的跨度。可以减小导线150的跨度，因为管芯152被耦合到第三导电材料的第四区域144，第三导电材料的第四区域144被耦合到管芯焊盘142，并且因为管芯焊盘具有比引线136更小的厚度，这导致管芯152处于比管芯焊盘和引线具有与半导体封装件100中的相同的厚度的情况略低的位置。进而，因此，管芯152上的电接触点与引线136的导线接合表面之间的距离被减小，并且导线150的导线跨度也被减小。因此，通过利用图6至图14中的方法，可以减小导线150的导线跨度，并且进而也减小导线到导线短路的可能性，因为当放置模塑料158、192时，导线扫掠被减小。
类似于导线150的导线跨度被减小(这减小了导线到导线短路的可能性)，在半导体封装件500的这个实施例中，也减小了引线拉出128缺陷的可能性。参见图2A和2B。减小了引线拉出128缺陷的可能性，因为引线136的第一弯曲部分154具有比在半导体封装件100中更远地延伸到模塑料158中的长度。此外，通过执行第一导电材料的引线框架166的底切蚀刻步骤，引线136在第一弯曲部分154的端部处具有互锁部分141，互锁部分141被包裹在模塑料158中。互锁部分141可以是唇缘、边缘、凸缘或某种其他互锁部分。类似地，通过利用图6至图14中的这种方法，引线还具有边缘139，其中每根引线的第一弯曲部分154和第二弯曲部分156聚集在一起以帮助将引线136也锁在半导体封装件500的模塑料158内。另外，139是模塑料158、192与每根引线相遇的点。因此，通过利用具有至少三个蚀刻步骤的这种形成工艺，引线136对外部应力和力具有更高的容差和弹性。进而，这种较高的容差和弹性减小了引线拉出128缺陷的可能性，导致半导体封装件效率较低且有缺陷，如前关于图2A和2B所讨论的。
同样，当利用图6至图15的方法时，保证所需要的底切蚀刻引线136具有底切蚀刻。与其中过蚀刻仅在某些情况下可能导致底切蚀刻121的图2C不同，在上述利用三个蚀刻步骤的方法中，保证每根引线136的底切蚀刻能够发生。例如，即使不熟练的操作者利用三个蚀刻步骤执行上述方法，底切蚀刻也会产生高可靠性。然而，如果不熟练的操作者利用仅在引线框架的模制侧使用仅一次蚀刻的方法，则底切蚀刻121将仅在由于湿法蚀刻的那些情况下发生，这些湿法蚀刻也执行一些过蚀刻。因此，现有技术的蚀刻期间形成底切区域在所有情况下都不可靠或不确定。另一方面，使用本文中所公开的方法步骤，在每种情况下可靠地形成每根引线136的底切蚀刻。在一个备选方法中，使用上述半导体封装件形成工艺，可以利用支撑件196来允许管芯焊盘142被制成更薄并且允许引线136的第一弯曲部分154具有更大的曲率。进而，允许引线136具有更大的底切蚀刻，形成引线136的更强的互锁部分189作为凹面，导致半导体封装件502、504的模塑料158内的引线136的更大的互锁效应，如图18和图19中所示。这种备选方法可以参见图16和17。
在该备选方法中，步骤类似于图6至图14中的方法。然而，在图16和图17中的该备选方法中，在第二导电材料的第一区域138、第二区域140和第三区域146已经被形成在第一导电材料的引线框架166的第一侧168和第二侧170上之后，支撑件196被耦合到第一导电材料的引线框架166的第二侧170。通过将支撑件196耦合到第一导电材料166的第二侧170，可以在至少三个蚀刻步骤中甚至进一步向后蚀刻第一导电材料的引线框架166的第一面168。更具体地，可以使第一蚀刻步骤更强。可以增加第一蚀刻步骤的强度，因为支撑件196将允许引线部分182和管芯焊盘部分在被形成的同时被支撑。另外，支撑件196也允许更强的第二蚀刻步骤。第二蚀刻步骤是底切蚀刻步骤。该支撑件196允许管芯焊盘部分188被制成非常薄。另外，该支撑件196允许引线136的第一弯曲部分154的曲率变得非常大。每根引线136的第一弯曲部分154的这种大曲率允许互锁部分189具有更大的互锁效果，因为它将具有更大的底切蚀刻以与模塑料158、192互锁。更具体地，这种更大的底切蚀刻将在第一导电材料的引线框架166的每根引线136的端部处形成更强的互锁部分189。此外，这种较大的底切蚀刻将允许更多的模塑料158、192流入更大的底切蚀刻，从而产生更强的互锁效果。互锁部分189将更强，因为引线136将具有凹面形式的更大的底切蚀刻，这形成将具有更大互锁效果的互锁部分189。该互锁部分189可以是唇缘、边缘、凸缘或某种其他互锁部分。该支撑件196可以是引线框架带、可移除衬底或某种其他可移除支撑件。
通过利用支撑件196，管芯152将处于比使用图6至图14中的方法更低的位置，因为管芯焊盘142将更薄。这将允许导线150的导线跨度显著减小，因为与引线136相比，管芯将处于更低的位置。此外，这允许管芯152彼此堆叠，同时维持导线150更短的导线跨度。另外，如果使用形成半导体封装件100的方法来形成堆叠的管芯半导体封装件，同时试图维持封装件100的薄度，则必须使引线和管芯焊盘更薄，这将导致更高的可能性的引线拉出。利用图16至图17中的这种备选方法，引线136仍然可以维持它们的结构完整性并且甚至以比图6至图14中的方法更大的强度互锁，同时减小半导体封装件500、502、504的厚度并且维持导线150的短的导线跨度。
上述两种方法形成底切蚀刻引线136，底切蚀刻引线136具有最宽部分的宽度W1、最窄部分的宽度W2、模塑料158与每根引线相遇的点处的宽度W4、以及每根引线的电接触表面140的宽度W3。如图15所示，在一个优选实施例中，模塑料158被形成在每根引线136的W2之后，但并非在所有情况下都需要这样。另外，在图15的该优选实施例中，最宽部分W1一般地将被定位于每根引线136的顶表面处，但这并非在所有情况下都需要这样。在该优选实施例中，W2被定位于W1和W4之间，但并非在所有情况下都需要这样。
图15图示了优选实施例，因为引线136以比W2被定位于半导体封装件500的模塑料158之外的情况下更大的强度和完整性被互锁在模塑料158内。另外，W2被定位于W1和W4之间。然而，在其他实施例中，W2可以在模塑料158之外，W2可以与模塑料158与每根引线136相遇的点处的宽度W4相同，或者W2可以被定位于每根引线136的某个其他位置。而且，电接触表面140可以具有任何形状或尺寸。例如，电接触表面可以是矩形、正方形、三角形、圆形或任何其他形状。
另外，引线136可以被形成为具有凸侧或凹侧154、156。在一个优选实施例中，引线136的所有侧都是凹形154、156。换而言之，具有底切蚀刻的引线136具有凹侧154、156，如图15所示。尽管具有所有侧154、156都是凹形的每根引线136是优选的，但是并非在所有情况下都需要这样。例如，在其他实施例中，根据需要，引线136可以具有单一凹侧和多个凸侧、多个凹侧和多个凸侧、或者凹侧和凸侧的任何组合。凹侧154和凸侧156可以通过如前两种方法中所述的底切蚀刻步骤或者某种其他蚀刻技术来形成。
此外，具有底切蚀刻的引线136可以被形成为具有任何形状或尺寸。例如，引线136可以具有诸如梯形、三角形、向内倾斜形状、沙漏形状或允许引线136以更大的强度和完整性互锁在模塑料158内的任何其他形状等的形状。然而，在所示的实施例中，在图15中展示出了类似沙漏的引线形状。
另外，尽管具有底切蚀刻的引线136可以被形成为具有如上所讨论的任何形状或尺寸，但是当利用上述三个步骤蚀刻形成工艺时，W1将总是大于W2，从而导致具有底切蚀刻的引线136。
图18是利用图16至图17中的备选方法所形成的半导体封装件502的一个备选实施例。半导体封装件502的该备选实施例包括引线136、管芯焊盘142、多根导线150、管芯152和模塑料158。半导体封装件502的该备选实施例与图5和图15中的半导体封装件500的实施例之间的差异在于，归因于作为底切蚀刻步骤的更强的第二蚀刻步骤，引线154的第一弯曲部分具有更大的曲率。这允许该备选实施例中的边缘191具有更大的互锁效果并且允许互锁部分189也具有更大的互锁效果。互锁部分189可以是唇缘、边缘、凸缘或某种其他互锁部分。归因于每根引线136的第一弯曲部分154的曲率增加，边缘191和互锁部分189都具有更大的互锁效果。进而，半导体封装件502的该备选实施例进一步减少了引线拉出的可能性。另外，在半导体封装件502的该备选实施例中，管芯焊盘142比图5和图15中的半导体封装件500的实施例中的管芯焊盘142薄得多。这再次允许导线跨度保持较小并且甚至减小，因为半导体封装件502的该备选实施例中的管芯152将处于比图5和图15中的半导体封装件500的实施例中(其中管芯焊盘142较厚的)的管芯152更低的位置。
图19是半导体封装件504的一个备选实施例。它具有与图18中的备选半导体封装件502的所有相同的优点。此外，它具有与图18中的所有相同的组件，除了第二管芯200，该第二管芯200通过粘合剂198被耦合到第一管芯197。粘合剂198可以是导电粘合剂或非导电粘合剂。此外，粘合剂可以是管芯附接膜、胶水或某种其他粘合剂或耦合技术。此外，通过多根导线150在管芯197、200与引线之间形成电连接件。这些电连接件可以通过其他电连接件技术所形成。而且，引线136具有近似等于管芯焊盘的厚度142和堆叠管芯197、200的厚度的总和的厚度。在备选实施例中，引线136的可以具有比管芯焊盘的厚度和堆叠管芯的厚度的总和更大的厚度。
在备选实施例中，引线136可以具有近似等于管芯焊盘的厚度和任何数目的管芯的厚度的总和的厚度。换而言之，引线136的可以具有近似等于、略小于或略大于管芯焊盘的厚度和堆叠的管芯的厚度的总和的厚度。
图20是图5至图14中所示方法的流程图300。更具体地，图20示出了总结使用至少三个蚀刻步骤一次以大阵列制造数百、数千或任何数目的封装件500、502、504以形成具有强互锁引线136和带有短的导线跨度的导线150的半导体封装件500、502、504的方法的流程图300。
第一步骤302是将第二导电材料的第一层172和第二层174附接到第一导电材料的引线框架166。第一导电材料的该引线框架166可以具有均匀的厚度。第二导电材料的第一层172和第二层174可以是选择性耐化学性导电材料或选择性非耐化学导电材料。步骤302在图7中示出。第二导电材料的第一层172和第二层174被电镀到第一导电材料的引线框架166的第一侧168和第二侧170上。更具体地，第二导电材料的第一层172和第二层174被电镀到第一导电材料的引线框架166的第一侧168和第二侧170上。第二导电材料可以通过利用激光沉积、电镀、蒸发沉积、覆盖沉积或用于施加薄材料层的某种其他电镀技术来电镀。第二导电材料可以是耐受化学蚀刻步骤的选择性耐化学性导电材料。
一旦第一导电材料的引线框架166的第一侧168和第二侧170被电镀有第二导电材料，下一步骤304是将板蚀刻成期望的图案的步骤。该步骤对应于图8。在该步骤304中，第二导电材料的第一层172和第二层174的部分被蚀刻掉，以在第一导电材料的引线框架166的第一侧168上形成第二导电材料的第一区域138以及在第一导电材料的引线框架166的第二侧170上形成第二导电材料的第二区域140和第三区域146。第二导电材料的每个第一区域138与第二导电材料的相应第二区域140对准。第二导电材料的第一区域138和第二区域140与多个蚀刻步骤相组合将形成第一导电材料的引线框架166的引线136。另外，在从第一导电材料的引线框架166的第一侧168和第二侧170蚀刻第二导电材料的第一层172和第二层174的部分之后，第一导电材料的引线框架166的区域176、178、179也被暴露。换而言之，该蚀刻板的步骤在第一导电材料的引线框架166的第一侧168和第二侧170上留下第二导电材料138、140、146的期望图案。
一旦形成第二导电材料的期望图案，下一步骤306是第一导电材料的引线框架166的第一蚀刻。该步骤在图9中示出。在该步骤306中，蚀刻掉第一导电材料的引线框架166的第一侧168的部分。该第一蚀刻步骤306可以是反应离子蚀刻、激光蚀刻、化学蚀刻、或者某种其他蚀刻技术。该第一蚀刻步骤306在第一导电材料的引线框架166的第一侧168上形成与引线框架166的第二侧170上的第二导电材料的第三区域146对准的开口区域180。另外，该第一蚀刻步骤306在第一导电材料的引线框架166的第一侧168上的第二导电材料的第一区域138之间形成凹部184、186。而且，该第一蚀刻步骤306形成与第二导电材料的第一区域138和第二区域140对准的引线部分182。
一旦完成第一蚀刻步骤，下一步骤308是在第一蚀刻之后的沉积板和蚀刻图案。该步骤如图10所示。在该步骤308中，第三导电材料144被电镀到第一导电材料166的第一侧168的开口区域180上。该第三导电材料144可以使用电镀技术被电镀到第一导电材料的引线框架166的开口区域180上。例如，激光沉积、气相沉积、选择性电镀或某种其他电镀技术。第三导电材料144可以是选择性耐化学性导电材料。在将第三导电材料144被电镀到开口区域180上之后，第三导电材料144的部分被蚀刻掉以在第一导电材料的引线框架166的第一侧168上形成第三导电材料的第四区域144。第三导电材料的这些第四区域144与第一导电材料的引线框架166的第二侧170上的第二导电材料的第三区域146对准。备选地，第三导电材料的这些第四区域144可以通过选择性电镀技术来形成。例如，激光沉积、气相沉积或某种其他选择性电镀技术。
一旦在第一蚀刻之后的沉积板和蚀刻图案完成，下一步骤310是第一导电材料的引线框架166的第二蚀刻。该步骤如图11所示。该第二蚀刻步骤是底切蚀刻步骤。换而言之，底切蚀刻形成具有曲率的引线136的第一弯曲部分154。该第二蚀刻步骤可以是第二化学蚀刻步骤。更具体地，该第二蚀刻步骤可以通过利用化学浴或某种其他化学蚀刻技术来进行。备选地，该第二蚀刻步骤可以是反应离子蚀刻、激光蚀刻、或者某种其他蚀刻技术。通过控制该第二底切蚀刻步骤310的强度和/或持续时间，可以通过该第二底切蚀刻步骤来控制第一弯曲部分154的曲率。换而言之，通过控制该第二蚀刻步骤310，第一弯曲部分154的曲率可以被增大或被减小。通过增加第一弯曲部分154的曲率，一旦模塑料158、192包裹引线，引线136将具有更大的互锁效果。更具体地，当引线136的第一弯曲部分154的曲率较大时，模塑料158、192能够流入用作互锁部分141、189的引线136的底切蚀刻中，并且进而，引线比引线136具有较小的底切蚀刻或曲率的情况下更大的强度被互锁在模塑料内。因为，该底切蚀刻形成互锁部分141、189，互锁部分141、189可以是唇缘、边缘、凸缘或一旦模塑料158、192被放置则具有互锁效果的另一形式的互锁部分141、189。
一旦引线框架的第二蚀刻完成，下一步骤312是附接管芯和导线接合步骤。该步骤可以参见图12。在该步骤312中，管芯152被耦合到第一导电材料的引线框架166上的第一侧168上的第三导电材料的第四区域144。管芯152可以通过粘合剂148被耦合到第三导电材料的第四区域144。粘合剂148可以是非导电粘合剂或导电粘合剂。而且，粘合剂148可以是管芯附接膜、胶水或某种其他粘合或耦合技术。在管芯152被附接到第三导电材料的第四区域144之后，形成电连接件。电连接件是由多根导线150形成，每根导线150具有被耦合到相应引线136的相应的第一端以及被耦合到相应管芯152的相应的第二端。
一旦附接管芯和导线接合步骤完成，下一步骤314是将半导体封装件500、502、504的组件封装在模塑料192中。该步骤可以参见图12。模塑料192被放置以包裹多根导线150、管芯152和引线136的第一弯曲部分154。模塑料可以是密封剂、非导电环氧模塑料或某种其他封装材料。
在模塑料步骤完成之后，下一步骤316是蚀刻引线框架的背面的步骤。该步骤可以参见图13。在该步骤316中，对第一导电材料166的第二侧170进行第三蚀刻步骤316。该第三蚀刻步骤316可以是第三背面化学蚀刻步骤316。更具体地，该第三蚀刻步骤316可以通过利用化学浴或某种其他化学蚀刻技术来进行。备选地，该第三背面蚀刻步骤316可以是反应离子蚀刻、激光蚀刻、或者某种其他蚀刻技术。该第三背面蚀刻步骤316形成每根引线136的第二弯曲部分156。该第二弯曲部分156用作互锁部分以将引线136保持在适当位置，类似于引线136的第一弯曲部分154的曲率。此外，该第三背面蚀刻步骤316将管芯焊盘142和引线136彼此物理地和电气地分离，以形成第一导电材料的完成的引线框架166。而且，第三背面蚀刻步骤316形成管芯焊盘142的第四弯曲部分149。
在蚀刻引线框架的背面的步骤316之后，下一步骤318是封装件的单体化。该步骤可以参见图14。在该步骤316中，半导体封装件500、502、504被单体化成单个的封装件500、502、504。单个封装件500、502、504可以由切割设备194单体化。切割设备194可以是锯、激光或某种其他切割设备或技术。该封装件单体化步骤316可以由生产封装件的个人完成，或者可以在另一时间由不同的个人完成。封装件在单体化位置193处被单体化。
图21是图16至图17中所示的备选方法的流程图400。该方法类似于图20中的流程图300中所示的方法。除了两个添加步骤外，该备选方法的流程图400具有与流程图300相同的所有步骤。该方法的步骤包括板裸露导电层步骤402、将板蚀刻成期望的图案的步骤404、将支撑件附接到引线框架的背面的步骤406、引线框架的第一蚀刻步骤408、在第一蚀刻之后的沉积板和蚀刻图案步骤410、引线框架的第二蚀刻步骤412、附接管芯和导线接合步骤414、模塑料中的封装步骤416、去除引线框架的背面的支撑件的步骤418、蚀刻引线框架的背面的步骤420以及封装件的单体化的步骤422。
在将板蚀刻成期望的图案的步骤304、404与引线框架的第一蚀刻的步骤306、408之间，存在将支撑件附接到引线框架的背面的步骤406。该步骤可以参见图16。在该步骤406中，在引线框架166上已经形成的第二导电材料的第一区域138、第二区域140和第三区域146之后，支撑件196被附接到第一导电材料的引线框架166的第二侧170。支撑件196被利用以允许在引线框架的第一蚀刻步骤408中蚀刻引线框架166的同时支撑引线框架166。与流程图300中的引线框架的第一蚀刻步骤306不同，在该备选方法中，第一蚀刻步骤要强得多。换而言之，第一蚀刻步骤从第一导电材料的引线框架166去除的材料多于流程图300中的引线框架的第一蚀刻步骤306。这允许引线框架166的管芯焊盘142更薄，从而增加管芯焊盘142与引线136之间的厚度差。另外，支撑件196允许引线框架412的第二蚀刻以形成具有更大的底切蚀刻的引线136。换而言之，引线框架的第二蚀刻步骤412可以比流程图300中的更强。这允许每根引线136的第一弯曲部分154具有更大的曲率并且导致每根引线136的更大的互锁效果。因为，底切蚀刻更大并且形成具有边缘、唇缘、凸缘或当被包裹在模塑料158、192中时具有更大曲率并且具有更大互锁效果的互锁部分形式的互锁部分189。
该备选方法400中的另一步骤(其不在图20的流程图300中)是从引线框架的后侧去除支撑件的步骤418。该步骤418在模塑料中的封装的步骤416与蚀刻引线框架的背面的步骤420之间。该去除支撑件步骤418被定位于这两个步骤416、420之间，因为它允许在模塑料158、192被放置时支撑引线136，以避免在模塑料158、192被放置时引线136中发生缺陷或断裂。
通过利用上述所公开的方法，根据需要，批量生产数百、数千或任何数目的单个半导体封装件。而且，归因于外部应力或力而导致这些封装件的引线拉出缺陷的数目被减少。引线拉出缺陷的可能性被减小，因为通过利用上述所公开的方法，引线在模塑料内具有更好的互锁效果。在模塑料内具有更好的互锁效果，因为引线的曲率更大并且形成被包裹在封装件的模塑料中的互锁部分。同样，通过利用上述所公开的方法，可以减小导线的跨度，因为引线框架的管芯焊盘比封装件的引线更薄且更短。因此，当被耦合到较薄的管芯焊盘时，管芯将处于较低位置，并且管芯的电触点与引线的导线接合表面之间的距离减小。这种距离的减小允许利用较短长度的导线。通过利用具有较短总长度的导线，在模塑料正被放置的同时减少了导线到导线短路缺陷，因为当模塑料包裹半导体封装件的组件时，较短的导线将偏转较少并且移动较少。换而言之，减少了导线的导线扫掠。因此，通过上述所公开的方法制造的封装件将花费更少，因为在半导体封装件中形成电连接件所需要的导线的材料更少。
另外，当利用上述形成工艺以形成半导体封装件500、502、504时，在半导体封装件500、502、504上形成环形沟槽。例如，在引线136与管芯焊盘142之间形成环形沟槽，其中模塑料158填充引线136与管芯焊盘142之间的凹部164。这将允许水环在该位置处被耦合到半导体封装件500、502、504，从而允许管芯焊盘与液体、气体或不想要的材料或化合物密封隔离。同样，水环可以被放置在引线136之间在模塑料158填充引线136之间的凹部162的位置处。这将保护引线136和管芯焊盘142免于暴露于液体、气体、或其他不想要的材料或化合物。另外，水环也可以被定位在半导体封装件500、502、504的边缘处。
在一些实施例中，描述了一种形成半导体封装件的方法，其中，包括：在与引线的第一部分相对应的引线框架的第一侧上的第一组选定位置处形成第一导电材料的第一层；在上述引线框架的第二侧上的第二组选定位置处形成上述第一导电材料的第二层；去除在未被上述第一组选定位置覆盖的那些位置处的上述引线框架的第一部分；在上述引线框架上的第三选定位置处形成第二导电材料的第三层；去除未被上述第一导电材料或上述第二导电材料覆盖的上述引线框架的上述第一侧的第二部分；在上述第三选定位置处将管芯耦合到上述引线框架；在上述引线的第一部分与上述管芯之间形成电连接件；将上述引线框架和上述管芯封装在模塑料中，上述模塑料包裹上述引线的第一部分、上述管芯和上述电连接件；去除上述引线框架的上述第二侧的部分；以及将在上述模塑料中所封装的上述管芯单体化成单个的封装件。
在一些实施例中，所描述的形成半导体封装件的方法，还包括，上述引线框架由选择性化学敏感导电材料制成。
一些实施例中，所描述的形成半导体封装件的方法，还包括，上述第一导电材料和上述第二导电材料是选择性耐化学性导电材料。
在一些实施例中，所描述的形成半导体封装件的方法，还包括，上述第一导电材料和上述第二导电材料是相同的选择性耐化学性导电材料。
在一些实施例中，所描述的形成半导体封装件的方法，还包括，上述第一导电材料和上述第二导电材料是不同的选择性耐化学性导电材料。
在一些实施例中，所描述的形成半导体封装件的方法，还包括，在上述引线的第一部分与上述管芯之间形成电连接件包括：形成多根导线，每根导线具有被耦合到相应引线的相应第一端和被耦合到上述管芯的相应第二端。
在一些实施例中，所描述的形成半导体封装件的方法，还包括，去除未被上述第一组选定位置覆盖的那些位置处的上述引线框架的第一部分包括：化学蚀刻未被上述第一组选定位置覆盖的那些位置处的上述引线框架的第一部分。
在一些实施例中，所描述的形成半导体封装件的方法，还包括，去除未被上述第一导电材料或上述第二导电材料覆盖的上述引线框架的上述第一侧的第二部分包括：化学蚀刻未被上述第一导电材料或上述第二导电材料覆盖的上述引线框架的上述第一侧的第二部分。
在一些实施例中，所描述的形成半导体封装件的方法，还包括，去除上述引线框架的上述第二侧的部分包括：化学蚀刻上述引线框架的上述第二侧的部分。
在一些实施例中，所描述的形成半导体封装件的方法，还包括，在上述引线框架的第二侧上的第二组选定位置处形成上述第一导电材料的第二层之后，将支撑件耦合到上述引线框架的上述第二侧；以及在将上述引线框架和上述管芯封装在包裹上述引线的第一部分、上述管芯和上述电连接件的模塑料中之后，从上述引线框架的上述第二侧去除上述支撑件。
在一些实施例中，描述了一种半导体封装件，其中，包括：引线框架，在上述引线框架的第一侧上的第一组选定位置处和在上述引线框架的第二侧上的第二组选定位置处具有第一导电材料，上述引线框架包括：具有底切互锁部分的引线，上述引线具有第一厚度；以及具有第二厚度的管芯焊盘，上述第二厚度比上述第一厚度更小；管芯，被耦合到上述引线框架的上述管芯焊盘；电连接件，将上述管芯耦合到上述引线；以及封装材料，包裹上述引线框架、上述管芯和上述电连接件，上述封装材料使上述引线和上述管芯焊盘的电接触表面暴露，上述封装材料填充并且围绕上述引线的上述底切互锁部分。
在一些实施例中，所描述的半导体封装件，还包括，上述引线框架包括：在上述引线框架的上述第一侧上的第三选定位置处的第二导电材料，上述引线框架上的上述第三选定位置与上述管芯焊盘的上述电接触表面相对。
在一些实施例中，所描述的半导体封装件，还包括，上述第一导电材料和上述第二导电材料是选择性耐化学性导电材料。
在一些实施例中，所描述的半导体封装件，还包括，上述第一导电材料和上述第二导电材料是选择性耐化学性导电材料。上述管芯具有第三厚度，上述第二厚度和上述第三厚度的总和近似等于上述第一厚度。
在一些实施例中，所描述的半导体封装件，还包括，上述管芯具有第三厚度，上述第二厚度和上述第三厚度的总和比上述第一厚度更小。
在一些实施例中，所描述的半导体封装件，还包括，具有上述底切互锁部分的上述引线包括：在上述引线的最宽部分处的第一宽度；在上述引线的最窄部分处的第二宽度；上述模塑料在上述引线上终止的点处的第三宽度；以及在上述引线的上述电接触表面处的第四宽度。
在一些实施例中，所描述的半导体封装件，还包括，上述引线的最窄部分处的上述第二宽度被定位于上述引线的最宽部分处的上述第一宽度与上述模塑料在上述引线上终止的点处的上述第三宽度之间。
在一些实施例中，描述了一种半导体封装件，包括：引线框架，在上述引线框架的第一侧上的第一组选定位置处和在上述引线框架的第二侧上的第二组选定位置处具有第一导电材料，上述引线框架包括：多根引线，具有带有底切蚀刻的互锁部分，上述多根引线中相应的每根引线具有第一厚度；以及管芯焊盘，具有第二厚度，上述第二厚度比上述第一厚度更小；第一管芯，通过第一粘合剂被耦合到上述引线框架的上述管芯焊盘；第二管芯，通过第二粘合剂被耦合到上述第一管芯；多个电连接件，将上述第一管芯耦合到上述多根引线中相应的第一引线，并且将上述第二管芯耦合到上述多根引线中相应的第二引线；以及封装材料，包裹上述引线框架、上述第一管芯、上述第二管芯和上述电连接件，上述封装材料使上述多根引线中的每根引线和上述管芯焊盘的电接触表面暴露，上述封装材料填充上述多根引线的上述互锁部分的上述底切蚀刻。
在一些实施例中，所描述的半导体封装件，还包括，上述第一厚度近似等于上述第二厚度、上述第一管芯的第三厚度和上述第二管芯的第四厚度的总和。
在一些实施例中，所描述的半导体封装件，还包括，上述第一厚度比上述第二厚度、上述第一管芯的第三厚度和上述第二管芯的第四厚度的总和更大。
可以组合上文所描述的各种实施例以提供另外的实施例。本说明书中所提及和/或在申请数据表中所列出的所有美国专利、美国专利申请公开物、美国专利申请、外国专利、外国专利申请和非专利出版物均通过引用以它们的整体并入本文中。如果需要，可以修改实施例的各方面以采用各种专利、申请和出版物的概念来提供其他实施例。
根据以上详细描述，可以对实施例进行这些和其他改变。一般地，在所附权利要求中，所使用的术语不应当被解释为将权利要求限制于说明书和权利要求中所公开的特定实施例，而是应当被解释为包括所有可能的实施例以及这样的权利要求的等同物的全部范围。因此，权利要求不受本公开的限制。

Claims (20)

1.一种形成半导体封装件的方法，包括：
在与引线的第一部分相对应的引线框架的第一侧上的第一组选定位置处，形成第一导电材料的第一层；
在所述引线框架的第二侧上的第二组选定位置处，形成所述第一导电材料的第二层；
去除在未被所述第一组选定位置覆盖的那些位置处的所述引线框架的第一部分；
在所述引线框架上的第三选定位置处，形成第二导电材料的第三层；
去除未被所述第一导电材料或所述第二导电材料覆盖的所述引线框架的所述第一侧的第二部分；
在所述第三选定位置处，将管芯耦合到所述引线框架；
在所述引线的第一部分与所述管芯之间形成电连接件；
将所述引线框架和所述管芯封装在模塑料中，所述模塑料包裹所述引线的所述第一部分、所述管芯和所述电连接件；
去除所述引线框架的所述第二侧的部分；以及
将在所述模塑料中封装的所述管芯单体化成单个的封装件。
2.根据权利要求1所述的形成半导体封装件的方法，其中所述引线框架由选择性化学敏感导电材料制成。
3.根据权利要求2所述的形成半导体封装件的方法，其中所述第一导电材料和所述第二导电材料是选择性耐化学性导电材料。
4.根据权利要求3所述的形成半导体封装件的方法，其中所述第一导电材料和所述第二导电材料是相同的选择性耐化学性导电材料。
5.根据权利要求3所述的形成半导体封装件的方法，其中所述第一导电材料和所述第二导电材料是不同的选择性耐化学性导电材料。
6.根据权利要求1所述的形成半导体封装件的方法，其中在所述引线的所述第一部分与所述管芯之间形成电连接件包括：形成多根导线，每根导线具有被耦合到相应引线的相应第一端和被耦合到所述管芯的相应第二端。
7.根据权利要求1所述的形成半导体封装件的方法，其中去除未被所述第一组选定位置覆盖的那些位置处的所述引线框架的第一部分包括：化学蚀刻未被所述第一组选定位置覆盖的那些位置处的所述引线框架的第一部分。
8.根据权利要求1所述的形成半导体封装件的方法，其中去除未被所述第一导电材料或所述第二导电材料覆盖的所述引线框架的所述第一侧的第二部分包括：化学蚀刻未被所述第一导电材料或所述第二导电材料覆盖的所述引线框架的所述第一侧的第二部分。
9.根据权利要求1所述的形成半导体封装件的方法，其中去除所述引线框架的所述第二侧的部分包括：化学蚀刻所述引线框架的所述第二侧的部分。
10.根据权利要求1所述的形成半导体封装件的方法，还包括：
在所述引线框架的第二侧上的第二组选定位置处形成所述第一导电材料的第二层之后，将支撑件耦合到所述引线框架的所述第二侧；以及
在将所述引线框架和所述管芯封装在包裹所述引线的第一部分、所述管芯和所述电连接件的模塑料中之后，从所述引线框架的所述第二侧去除所述支撑件。
11.一种半导体封装件，包括：
引线框架，在所述引线框架的第一侧上的第一组选定位置处、以及在所述引线框架的第二侧上的第二组选定位置处具有第一导电材料，所述引线框架包括：
具有底切互锁部分的引线，所述引线具有第一厚度；以及
具有第二厚度的管芯焊盘，所述第二厚度比所述第一厚度更小；
管芯，被耦合到所述引线框架的所述管芯焊盘；
电连接件，将所述管芯耦合到所述引线；以及
封装材料，包裹所述引线框架、所述管芯和所述电连接件，所述封装材料使所述引线和所述管芯焊盘的电接触表面暴露，所述封装材料填充并且围绕所述引线的所述底切互锁部分。
12.根据权利要求11所述的半导体封装件，其中所述引线框架包括：在所述引线框架的所述第一侧上的第三选定位置处的第二导电材料，所述引线框架上的所述第三选定位置与所述管芯焊盘的所述电接触表面相对。
13.根据权利要求12所述的半导体封装件，其中所述第一导电材料和所述第二导电材料是选择性耐化学性导电材料。
14.根据权利要求11所述的半导体封装件，其中所述管芯具有第三厚度，所述第二厚度和所述第三厚度的总和近似等于所述第一厚度。
15.根据权利要求11所述的半导体封装件，其中所述管芯具有第三厚度，所述第二厚度和所述第三厚度的总和比所述第一厚度更小。
16.根据权利要求11所述的半导体封装件，其中具有所述底切互锁部分的所述引线包括：
在所述引线的最宽部分处的第一宽度；
在所述引线的最窄部分处的第二宽度；
所述模塑料在所述引线上终止的点处的第三宽度；以及
在所述引线的所述电接触表面处的第四宽度。
17.根据权利要求16所述的半导体封装件，其中所述引线的最窄部分处的所述第二宽度被定位于：所述引线的最宽部分处的所述第一宽度与所述模塑料在所述引线上终止的所述点处的所述第三宽度之间。
18.一种半导体封装件，包括：
引线框架，在所述引线框架的第一侧上的第一组选定位置处、以及在所述引线框架的第二侧上的第二组选定位置处具有第一导电材料，所述引线框架包括：
多根引线，具有带有底切蚀刻的互锁部分，所述多根引线中相应的每根引线具有第一厚度；以及
管芯焊盘，具有第二厚度，所述第二厚度比所述第一厚度更小；
第一管芯，通过第一粘合剂被耦合到所述引线框架的所述管芯焊盘；
第二管芯，通过第二粘合剂被耦合到所述第一管芯；
多个电连接件，将所述第一管芯耦合到所述多根引线中相应的第一引线，并且将所述第二管芯耦合到所述多根引线中相应的第二引线；以及
封装材料，包裹所述引线框架、所述第一管芯、所述第二管芯和所述电连接件，所述封装材料使所述多根引线中的每根引线和所述管芯焊盘的电接触表面暴露，所述封装材料填充所述多根引线的所述互锁部分的所述底切蚀刻。
19.根据权利要求18所述的半导体封装件，其中所述第一厚度近似等于所述第二厚度、所述第一管芯的第三厚度和所述第二管芯的第四厚度的总和。
20.根据权利要求18所述的半导体封装件，其中所述第一厚度比所述第二厚度、所述第一管芯的第三厚度和所述第二管芯的第四厚度的总和更大。
CN201810996524.9A 2017-08-31 2018-08-29 具有互锁引线的封装件及其制造 Active CN109427723B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310634916.1A CN116631973A (zh) 2017-08-31 2018-08-29 具有互锁引线的封装件及其制造

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/693,277 US10529672B2 (en) 2017-08-31 2017-08-31 Package with interlocking leads and manufacturing the same
US15/693,277 2017-08-31

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202310634916.1A Division CN116631973A (zh) 2017-08-31 2018-08-29 具有互锁引线的封装件及其制造

Publications (2)

Publication Number Publication Date
CN109427723A true CN109427723A (zh) 2019-03-05
CN109427723B CN109427723B (zh) 2023-06-16

Family

ID=65435435

Family Applications (3)

Application Number Title Priority Date Filing Date
CN201821405348.9U Active CN208767291U (zh) 2017-08-31 2018-08-29 半导体封装件
CN202310634916.1A Pending CN116631973A (zh) 2017-08-31 2018-08-29 具有互锁引线的封装件及其制造
CN201810996524.9A Active CN109427723B (zh) 2017-08-31 2018-08-29 具有互锁引线的封装件及其制造

Family Applications Before (2)

Application Number Title Priority Date Filing Date
CN201821405348.9U Active CN208767291U (zh) 2017-08-31 2018-08-29 半导体封装件
CN202310634916.1A Pending CN116631973A (zh) 2017-08-31 2018-08-29 具有互锁引线的封装件及其制造

Country Status (2)

Country Link
US (3) US10529672B2 (zh)
CN (3) CN208767291U (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108987246A (zh) * 2017-05-31 2018-12-11 上海新微技术研发中心有限公司 一种去除芯片封装结构的方法
CN110745772A (zh) * 2019-10-21 2020-02-04 重庆大学 一种mems应力隔离封装结构及其制造方法
CN112750706A (zh) * 2019-10-31 2021-05-04 台湾积体电路制造股份有限公司 集成电路器件和形成集成电路封装件的方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10529672B2 (en) 2017-08-31 2020-01-07 Stmicroelectronics, Inc. Package with interlocking leads and manufacturing the same
DE102018128109A1 (de) * 2018-11-09 2020-05-14 Infineon Technologies Ag Ein clip mit einem diebefestigungsabschnitt, der konfiguriert ist, um das entfernen von hohlräumen beim löten zu fördern
JP7134137B2 (ja) * 2019-05-31 2022-09-09 三菱電機株式会社 半導体装置
DE102019127791B4 (de) 2019-10-15 2022-09-01 Infineon Technologies Ag Package mit separaten Substratabschnitten und Verfahren zum Herstellen eines Packages
US11610834B2 (en) * 2019-10-16 2023-03-21 Advanced Semiconductor Engineering, Inc. Leadframe including conductive pillar over land of conductive layer
US11562947B2 (en) * 2020-07-06 2023-01-24 Panjit International Inc. Semiconductor package having a conductive pad with an anchor flange
JP2022041152A (ja) * 2020-08-31 2022-03-11 ソニーセミコンダクタソリューションズ株式会社 半導体装置の製造方法、半導体装置、および電子機器
US11887916B2 (en) * 2020-09-09 2024-01-30 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices
US11569179B2 (en) * 2020-11-19 2023-01-31 Advanced Semiconductor Engineering, Inc. Package structure including an outer lead portion and an inner lead portion and method for manufacturing package structure
US20220359352A1 (en) * 2021-05-10 2022-11-10 Texas Instruments Incorporated Electronic package with concave lead end faces
TWI836975B (zh) * 2023-05-02 2024-03-21 何崇文 晶片封裝結構及其製作方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6927096B2 (en) * 2002-11-15 2005-08-09 Renesas Technology Corp. Method of manufacturing a semiconductor device
US20080258278A1 (en) * 2002-04-29 2008-10-23 Mary Jean Ramos Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US20090230523A1 (en) * 2008-03-14 2009-09-17 Pao-Huei Chang Chien Advanced quad flat no lead chip package having a cavity structure and manufacturing methods thereof
US20100258921A1 (en) * 2009-04-10 2010-10-14 Advanced Semiconductor Engineering, Inc. Advanced quad flat-leaded package structure and manufacturing method thereof
CN102130073A (zh) * 2010-11-11 2011-07-20 日月光半导体制造股份有限公司 先进四方扁平无引脚封装结构及其制造方法
US20130241041A1 (en) * 2012-03-15 2013-09-19 Lin-Wang YU Semiconductor packages with lead extensions and related methods
CN208767291U (zh) * 2017-08-31 2019-04-19 意法半导体公司 半导体封装件

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3003624B2 (ja) * 1997-05-27 2000-01-31 ソニー株式会社 半導体装置
US6585905B1 (en) 1998-06-10 2003-07-01 Asat Ltd. Leadless plastic chip carrier with partial etch die attach pad
US6812552B2 (en) * 2002-04-29 2004-11-02 Advanced Interconnect Technologies Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US8304864B2 (en) * 2003-06-25 2012-11-06 Unisem (Mauritius) Holdings Limited Lead frame routed chip pads for semiconductor packages
TWI235440B (en) * 2004-03-31 2005-07-01 Advanced Semiconductor Eng Method for making leadless semiconductor package
US20100001224A1 (en) * 2008-07-02 2010-01-07 Edgar James R Valve Spring Retainer
US7858443B2 (en) * 2009-03-09 2010-12-28 Utac Hong Kong Limited Leadless integrated circuit package having standoff contacts and die attach pad
CN102782827B (zh) * 2009-12-30 2014-08-06 速力斯公司 用于薄晶片的可移动静电载具
US8969136B2 (en) * 2011-03-25 2015-03-03 Stats Chippac Ltd. Integrated circuit packaging system for electromagnetic interference shielding and method of manufacture thereof
JP6138496B2 (ja) 2013-01-18 2017-05-31 Ｓｈマテリアル株式会社 半導体素子搭載用基板及び半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080258278A1 (en) * 2002-04-29 2008-10-23 Mary Jean Ramos Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US6927096B2 (en) * 2002-11-15 2005-08-09 Renesas Technology Corp. Method of manufacturing a semiconductor device
US20090230523A1 (en) * 2008-03-14 2009-09-17 Pao-Huei Chang Chien Advanced quad flat no lead chip package having a cavity structure and manufacturing methods thereof
US20100258921A1 (en) * 2009-04-10 2010-10-14 Advanced Semiconductor Engineering, Inc. Advanced quad flat-leaded package structure and manufacturing method thereof
CN102130073A (zh) * 2010-11-11 2011-07-20 日月光半导体制造股份有限公司 先进四方扁平无引脚封装结构及其制造方法
US20130241041A1 (en) * 2012-03-15 2013-09-19 Lin-Wang YU Semiconductor packages with lead extensions and related methods
CN208767291U (zh) * 2017-08-31 2019-04-19 意法半导体公司 半导体封装件

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108987246A (zh) * 2017-05-31 2018-12-11 上海新微技术研发中心有限公司 一种去除芯片封装结构的方法
CN110745772A (zh) * 2019-10-21 2020-02-04 重庆大学 一种mems应力隔离封装结构及其制造方法
CN110745772B (zh) * 2019-10-21 2023-10-20 重庆大学 一种mems应力隔离封装结构及其制造方法
CN112750706A (zh) * 2019-10-31 2021-05-04 台湾积体电路制造股份有限公司 集成电路器件和形成集成电路封装件的方法
CN112750706B (zh) * 2019-10-31 2024-05-07 台湾积体电路制造股份有限公司 集成电路器件和形成集成电路封装件的方法

Also Published As

Publication number Publication date
CN109427723B (zh) 2023-06-16
US11557548B2 (en) 2023-01-17
US10529672B2 (en) 2020-01-07
US20210118818A1 (en) 2021-04-22
CN208767291U (zh) 2019-04-19
US20190067212A1 (en) 2019-02-28
US20200118944A1 (en) 2020-04-16
US10903172B2 (en) 2021-01-26
CN116631973A (zh) 2023-08-22

Similar Documents

Publication Publication Date Title
CN208767291U (zh) 半导体封装件
US9595453B2 (en) Chip package method and package assembly
JP5621155B2 (ja) ３ｄ電子モジュールをビアにより垂直に相互接続する方法
CN103824836B (zh) 半导体承载元件及半导体封装件
CN104658988B (zh) 半导体器件及其制造方法
CN102652358B (zh) 基于面板的引线框封装方法和装置
JP5706794B2 (ja) マイクロスプリング接点を有するインターポーザ、ならびにインターポーザを製作する方法および使用する方法
KR20120060469A (ko) 발광소자 패키지 및 그 제조 방법
CN102347424A (zh) 半导体装置、引线架集合体及其制造方法
JP2006237594A (ja) 半導体装置及びその製造方法
CN104465418A (zh) 一种扇出晶圆级封装方法
US20180122731A1 (en) Plated ditch pre-mold lead frame, semiconductor package, and method of making same
CN112928075A (zh) 用于半导体装置组合件的接地连接
US20090194858A1 (en) Hybrid carrier and a method for making the same
CN107195555A (zh) 一种芯片封装方法
CN100514590C (zh) 防止焊垫剥离的制造方法以及防止焊垫剥离的结构
CN102804363B (zh) 半导体装置及半导体装置的制造方法
CN209691749U (zh) 多芯片模块封装件
CN101207103B (zh) 半导体封装元件及其制造方法
TW200941673A (en) Apparatus and method for series connection of two die or chips in single electronics package
CN100590823C (zh) 晶粒重新配置的封装结构中使用对准标志的制作方法
US20150084171A1 (en) No-lead semiconductor package and method of manufacturing the same
US20020048851A1 (en) Process for making a semiconductor package
CN103137498B (zh) 半导体封装结构及其制作方法
CN108630555A (zh) 半导体封装结构及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant