CN109410998A - 存储器装置及其操作方法 - Google Patents

Abstract

本发明涉及一种具有改进的编程速度的存储器装置，其可以包括：存储器单元阵列，其包括多个存储器单元，每个存储器单元被编程为多个编程状态中的一个；***电路，其被配置成对多个存储器单元中的一个或多个执行编程操作，编程操作包括编程电压施加操作和验证操作；以及控制逻辑，其被配置成通过将具有不同电压水平的位线电压施加到联接到多个存储器单元的位线来控制***电路对至少两个编程状态同时地执行验证操作。

Description

存储器装置及其操作方法

相关申请的交叉引用

本申请要求于2017年8月17日提交的申请号为10-2017-0104295的韩国专利申请的优先权，其全部公开内容通过引用整体并入本文。

技术领域

本发明的各个实施例总体涉及一种电子装置，并且更特别地，涉及一种半导体存储器装置及其操作方法。

背景技术

半导体存储器装置是通过使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)的半导体材料来实施的存储器装置。半导体存储器装置被分类为易失性存储器装置和非易失性存储器装置。

非易失性存储器装置的示例可以包括只读存储器(ROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。

发明内容

各个实施例涉及展现改进的编程速度的存储器装置及其操作方法。

根据实施例，一种存储器装置可以包括：存储器单元阵列，其包括多个存储器单元，每个存储器单元被编程为多个编程状态中的一个；***电路，其被配置成对多个存储器单元中的一个或多个执行编程操作，编程操作包括编程电压施加操作和验证操作；以及控制逻辑，其被配置成通过将具有不同电压水平的位线电压施加到联接到多个存储器单元的位线来控制***电路对至少两个编程状态同时地执行验证操作。

根据实施例，一种存储器装置的操作方法，该存储器装置包括多个存储器单元，每个存储器单元被编程为具有基于阈值电压划分的多个编程状态中的一个，方法可以包括：将编程电压施加到联接到多个存储器单元的字线；以及通过将彼此不同的位线电压施加到联接到多个存储器单元的位线来同时验证至少两个编程状态。

根据实施例，一种存储器装置可以包括：存储器单元阵列，其包括多个存储器单元；

***电路，其被配置成对多个存储器单元中的联接到选择的字线的选择的存储器单元执行编程电压施加操作和编程验证操作；以及控制逻辑，其被配置成控制***电路同时执行编程验证操作，该编程验证操作将验证电压施加到选择的字线并且将基于选择的存储器单元的目标编程状态与对应于验证电压的编程状态之间的阈值电压差确定的位线电压施加到联接到选择的存储器单元的位线。

附图说明

根据参照附图的以下具体实施方式，本发明的这些和其它特征及优点对于本发明的领域的技术人员将变得显而易见。

图1是示出包括根据实施例的存储器装置的存储装置的图。

图2是示出图1所示的存储器装置的示例性结构的图。

图3是示出图2的存储器单元阵列的实施例的图。

图4是示出图3所示的存储块BLK1至BLKz中的一个(BLKa)的电路图。

图5是示出图3所示的存储块BLK1至BLKz的一个(BLKb)的另一实施例的电路图。

图6是示出包括在图2所示的存储器单元阵列中的存储块BLK1至BLKz的一个(BLKc)的实施例的电路图。

图7是示出通过编程操作形成的存储器单元的阈值电压分布的图。

图8是示出存储器装置的编程操作的图。

图9是验证操作的进程的详细图。

图10是示出具有不同目标编程状态的存储器单元中的每一个被验证的图。

图11是示出根据实施例的验证操作的原理的图。

图12是示出根据实施例的在验证操作期间施加到字线的电压和施加到位线的电压的图。

图13是示出在验证操作期间设置位线电压的页面缓冲器的示例性操作的图。

图14是示出根据实施例的通过包括验证操作的编程操作形成的存储器单元的阈值电压分布的图。

图15是示出根据实施例的编程操作的图。

图16是示出根据实施例的存储器装置的示例性操作的流程图。

图17是示出图16的验证操作(步骤1603)的流程图。

图18是示出图1所示的存储装置的另一实施例的框图。

图19是示出图18所示的存储装置的应用例的框图。

图20是示出包括参照图19描述的存储装置的计算***的框图。

具体实施方式

在下文中，示出根据本说明书中公开的构思的实施例的示例的具体结构描述或功能描述以仅用于描述根据构思的实施例的示例，并且根据构思的实施例的示例可以通过各种形式来执行，但是描述不限于本说明书中描述的实施例的示例。

各种变型和改变可以被应用到根据构思的实施例的示例，使得实施例的示例将在附图中示出并且在说明书中描述。然而，根据构思的实施例的示例不限于具体实施例，而是包括包含在本公开的精神和技术范围内的所有改变、等同物或替代物。

诸如第一或第二的术语可以被用于描述各种部件，但是部件不受以上术语的限制。以上术语被用于区分一个部件与其它部件，例如，在不脱离根据本公开的构思的范围的情况下，第一部件可以被称为第二部件，并且类似地，第二部件可以被称为第一部件。

应当理解的是，当描述元件“联接”或“连接”到另一元件时，元件可以直接联接或直接连接到另一元件或者通过第三元件联接或连接到另一元件。相反，应当理解的是，当元件被称为“直接连接到”或“直接联接到”另一元件时，另一元件不介于其间。描述部件之间的关系，即“之间”和“直接之间”，或“与......相邻”和“与......直接相邻”的其它表述需要以相同的方式解释。

本说明书中使用的术语仅用于描述实施例的具体示例，而不旨在限制本公开。如果在上下文中没有明显相反的含义，则单数形式可以包括复数形式。在本说明书中，应当理解的是，术语“包括”或“具有”表示存在说明书中描述的特征、数量、步骤、操作、部件、零件或其组合，但是不预先排除一个或多个其它特征、数量、步骤、操作、部件、零件或其组合存在或添加的可能性。

如果不相反地定义，则本文使用的包括技术术语或科学术语的所有术语具有与本领域普通技术人员通常理解的那些含义相同的含义。在通常使用的词典中定义的术语应当被解释为具有与相关技术的背景中的含义相同的含义，但是如果它们在本说明书中没有明确定义，则不被解释为理想或过度正式的含义。

在一些实施例中，将不详细描述公知的进程、装置结构和技术，以避免模糊本发明。

在下文中，将通过参照附图解释实施例的示例来描述本公开。

图1是示出包括根据实施例的存储器装置100的存储装置50的图。

参照图1，存储装置50可以包括存储器装置100和存储器控制器200。

存储器装置100可以存储数据。存储器装置100可以响应于存储器控制器200的控制而操作。存储器装置100可以包括存储器单元阵列，存储器单元阵列包括存储数据的多个存储器单元。

存储器单元阵列可以包括多个存储块，存储块中的每一个可以包括多个存储器单元。存储器装置100可以响应于控制存储器控制器200而以顺序的次序或随机的次序将数据存储在存储块中。

根据实施例，存储器装置100可以是双数据速率同步动态随机存取存储器(DDRSDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪速存储器、垂直式(vertical)NAND、NOR闪速存储器、电阻式随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或自旋转移力矩随机存取存储器(STT-RAM)。

根据实施例，存储器装置100可以具有三维阵列结构。本发明可以应用于包括由绝缘层形成的电荷存储层的电荷捕获闪存(CTF)以及包括由浮栅(FG)形成的电荷存储层的闪速存储器装置。

存储器装置100可以从存储器控制器200接收命令CMD、地址ADD和数据DATA。存储器装置100可以对由从存储器控制器200接收的地址ADD选择的区域执行对应于命令CMD的操作。

例如，存储器装置100可以执行写入操作(编程操作)、读取操作和擦除操作。在编程操作期间，存储器装置100可以将数据编程到由地址ADD选择的区域中。在读取操作期间，存储器装置100可以从由地址ADD选择的区域读取数据。在擦除操作期间，存储器装置100可以擦除存储在由地址ADD选择的区域中的数据。

根据实施例，存储器装置可以进一步包括验证操作控制单元140。

存储器装置100的编程操作可以包括多个编程循环。换言之，存储器装置100可执行多个编程循环，使得存储器单元中的每一个可以具有多个编程状态中的一个。

多个编程循环中的每一个可以包括其中编程电压被施加的编程电压施加操作(PGM步骤)和其中验证电压被施加以确定存储器单元是否被编程的验证操作(验证步骤)。

验证操作控制单元140可以在包括在编程循环中的验证操作期间同时验证具有不同目标编程状态的存储器单元。以下将参照图10至图17更详细地描述验证操作控制单元140的详细操作。

存储器控制器200可以控制存储器装置100的一般操作。例如，存储器控制器200可以响应于从主机300接收的请求来控制存储器装置100的操作。然而，存储器控制器200可以在不从主机300接收请求的情况下控制存储器装置的操作。例如，存储器控制器200可以在不从主机300接收请求的情况下控制存储器装置的一个或多个后台操作的执行。

例如，存储器控制器200可以在来自主机300的请求下控制存储器装置100执行编程操作、读取操作或擦除操作。在编程操作期间，存储器控制器200可以将编程命令、物理地址和数据提供给存储器装置100。在读取操作期间，存储器控制器200可以将读取命令和物理地址提供给向存储器装置100。在擦除操作期间，存储器控制器200可以将擦除命令和物理地址提供给向存储器装置100。

根据实施例，存储器控制器200可以在没有来自主机300的请求的情况下生成编程命令、地址和数据并且将编程命令、地址和数据传递到存储器装置100。例如，存储器控制器200可以将命令、地址和数据提供给存储器装置100以执行诸如用于磨损均衡的编程操作和用于垃圾收集的编程操作的后台操作。

存储器控制器200可以执行固件(FW)以用于控制存储器装置100。当存储器装置100是闪速存储器装置时，存储器控制器200可以被配置成操作诸如闪存转换层(FTL)的固件以用于控制主机300与存储器装置100之间的通信。更具体地，存储器控制器200可将包括在来自主机300的请求中的逻辑地址转换成物理地址并且将物理地址ADD提供给存储器装置100。

主机300可以通过使用诸如以下的各种通信方法中的至少一种与存储装置50通信：通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速片间(HSIC)、小型计算机***接口(SCSI)、***组件互联(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪速存储器(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、注册DIMM(RDIMM)和负载减少的DIMM(LRDIMM)。

图2是示出图1所示的存储器装置100的示例性结构的图。

参照图2，存储器装置100可以包括存储器单元阵列110、***电路120和控制逻辑130。

存储器单元阵列110可以包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz可以通过行线RL联接到地址解码器121。存储块BLK1至BLKz可以通过位线BL1至BLm联接到读取和写入电路123。存储块BLK1至BLKz中的每一个可以包括多个存储器单元。根据实施例，多个存储器单元可以是非易失性存储器单元。多个存储器单元中的联接到相同字线的存储器单元可以被定义为单个页面。换言之，存储器单元阵列110可以包括多个页面。根据实施例，包括在存储器单元阵列110中的存储块BLK1至BLKz中的每一个可以包括多个虚拟虚拟单元(dummy cell)。虚拟虚拟单元中的一个或多个可以串联地联接在漏极选择晶体管和存储器单元之间以及源极选择晶体管和存储器单元之间。

存储器装置100的存储器单元可以包括存储单个数据位的单层单元(SLC)、存储两个数据位的多层单元(MLC)、存储三个数据位的三层单元(TLC)和存储四个数据位的四层单元(QLC)。

***电路120可以包括地址解码器121、电压发生器122、读取和写入电路123和数据输入/输出电路124。

***电路120可以驱动存储器单元阵列110。例如，***电路120可以驱动存储器单元阵列110执行编程操作、读取操作和擦除操作。

地址解码器121可以通过行线RL联接到存储器单元阵列110。行线RL可以包括漏极选择线、字线、源极选择线和共源线。根据实施例，字线可以包括正常字线和虚拟字线。根据实施例，行线RL可以进一步包括管道选择线。

列解码器121可以被配置为响应于控制逻辑130的控制来操作。地址解码器121可以从控制逻辑130接收地址ADDR。

地址解码器121可以被配置成解码接收的地址ADDR的块地址。地址解码器121可以根据解码的块地址在存储块BLK1至BLKz中选择至少一个存储块。地址解码器121可以被配置成解码接收的地址的行地址。地址解码器121可以根据解码的行地址将从电压发生器122提供给选择的存储块的至少一个字线的电压施加到至少一个字线WL。

在编程操作期间，地址解码器121可以将编程电压施加到选择的字线并且将具有低于编程电压的电压水平的通过电压施加到未选择的字线。在编程验证操作期间，地址解码器121可以将验证电压施加到选择的字线并且将高于验证电压的验证通过电压施加到未选择的字线。

在读取操作期间，地址解码器121可以将读取电压施加到选择的字线并且将高于读取电压的读取通过电压施加到未选择的字线。

根据实施例，存储器装置100的擦除操作可以以存储块为单位来执行。在擦除操作期间，输入到存储器装置100的地址ADDR可以包括块地址。地址解码器121可以解码块地址并且根据解码的块地址选择一个存储块。在擦除操作期间，地址解码器121可将接地电压施加到联接到选择的存储块的字线。

根据实施例，地址解码器121可以被配置成解码传递的地址ADDR的列地址。解码的列地址DCA可以被传递到读取和写入电路123。例如，地址解码器121可以包括诸如行解码器、列解码器和地址缓冲器的部件。

电压发生器122可以被配置成通过使用供给到存储器装置100的外部电源电压来生成多个电压。电压发生器122可以响应于控制逻辑130的控制来操作。

根据实施例，电压发生器122可以通过调节外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压可以被用作存储器装置100的操作电压。

根据实施例，电压发生器122可通过使用外部电源电压或内部电源电压来生成多个电压。电压产生器122可以生成存储器装置100所需的各种电压。例如，电压发生器122可以生成多个擦除电压、多个编程电压、多个通过电压、多个选择的读取电压和多个未选择的读取电压。

电压发生器122可以包括接收内部电源电压以生成具有各种电压水平的多个电压的多个泵送电容器(pumping capacitor)，并且响应于控制逻辑130的控制通过选择性地激活多个泵送电容器来生成多个电压。

生成的电压可以通过地址解码器121被供给到存储器单元阵列110。

读取和写入电路123可以包括第一页面缓冲器PB1至第m页面缓冲器PBm。第一页面缓冲器PB1至第m页面缓冲器PBm中的每一个可以通过第一位线BL1至第m位线BLm中的每一个联接到存储器单元阵列110。第一页面缓冲器PB1至第m页面缓冲器PBm可以响应于控制逻辑130的控制来操作。

第一页面缓冲器PB1至第m页面缓冲器PBm可以利用数据输入/输出电路124传送数据。在编程期间，第一页面缓冲器PB1至第m页面缓冲器PBm可以通过数据输入/输出电路124和数据线DL来接收待被存储的数据DATA。

在编程操作期间，当编程脉冲被施加到选择的字线时，第一页面缓冲器PB1至第m页面缓冲器PBm可以通过位线BL1至BLm将通过数据输入/输出电路124接收的数据DATA传递到选择的存储器单元。选择的页面的存储器单元可以根据传输的数据DATA被编程。更具体地，联接到施加编程许可电压(例如，接地电压)的位线的存储器单元可以具有增加的阈值电压。联接到施加编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压可以被保持。在编程验证操作期间，第一页面缓冲器PB1至第m页面缓冲器PBm可以通过位线BL1至BLm读取存储在选择的存储器单元中的数据。

在读取操作期间，读取和写入电路123可以通过位线BL从选择的页面的存储器单元读取数据DATA并且将读取数据DATA输出到数据输入/输出电路124。

在擦除操作期间，读取和写入电路123可以浮动位线BL。根据实施例，读取和写入电路123可以包括列选择电路。

数据输入/输出电路124可以通过数据线DL连接到第一页面缓冲器PB1至第m页面缓冲器PBm。数据输入/输出电路124可以响应于控制逻辑130的控制而操作。

数据输入/输出电路124可以包括接收正被输入的数据的多个输入/输出缓冲器(未示出)。在编程操作期间，数据输入/输出电路124可以从外部控制器(未示出)接收待被存储的数据DATA。在读取操作期间，数据输入/输出电路124可以将从包括在读取和写入电路123的第一页面缓冲器PB1至第m页面缓冲器PBm传递的数据输出到外部控制器。

控制逻辑130可以联接到地址解码器121、电压发生器122、读取和写入电路123和数据输入/输出电路124。控制逻辑130可以被配置成控制存储器装置100的一般操作。控制逻辑130可以响应于命令CMD而操作。根据实施例，由控制逻辑130接收的地址ADDR可以与参照图1描述的地址ADD相同。

根据本发明实施例，控制逻辑130可以进一步包括验证操作控制单元140。

存储器装置100的编程操作可以包括多个编程循环。换言之，存储器装置100可执行多个编程循环，使得存储器单元中的每一个可以被编程为具有多个编程状态中的一个。

多个编程循环中的每一个可以包括其中编程电压被施加的编程电压施加操作(PGM步骤)和其中验证电压被施加以确定存储器单元是否被编程的验证操作(验证步骤)。

验证操作控制单元140可以在包括在编程循环中的验证操作期间验证具有不同目标编程状态的存储器单元。更具体地，在验证操作期间，验证操作控制单元140可以控制***电路120将不同的电压施加到联接到具有不同目标编程状态的存储器单元的位线。

例如，验证操作控制单元140可以基于存储器单元的目标编程状态和对应于施加到字线的验证电压的编程状态来确定待被施加到位线的位线电压。当联接到位线的存储器单元的目标编程状态与对应于验证电压的编程状态相同时，验证操作控制单元140可以控制***电路120将参考位线电压施加到位线。可选地，当与联接到位线的存储器单元的目标编程状态相对应的阈值电压低于与验证电压相对应的编程状态的阈值电压时，验证操作控制单元140可以控制***电路120将低于参考位线电压的电压施加到位线。

以下将参照图10至图17更详细地描述验证操作控制单元140的操作。

图3示出图2的存储器单元阵列110的实施例。

参照图3，存储器单元阵列110可以包括存储块BLK1至BLKz。存储块中的每一个可以具有三维结构。每个存储块可以包括堆叠在衬底上的多个存储器单元。多个存储器单元可以被布置在+X方向、+Y方向和+Z方向上。将参照图4和图5更详细地描述每个存储块的结构。

图4是示出作为图3所示的存储块BLK1至BLKz中的一个的存储块BLKa的电路图。

参照图4，存储块BLKa可以包括多个单元串CS11至CS1m和CS21至CS2m。根据实施例，单元串CS11至CS1m和CS21至CS2m中的每一个可以形成为“U”形。在存储块BLKa中，“m”个单元串可以被布置在行方向(即，+X方向)上。为了便于说明，如图4所示，两个单元串可以被布置在列方向(即，+Y方向)上。然而，三个或更多个单元串可以被布置在列方向上。

单元串CS11至CS1m和CS21至CS2m中的每一个可以包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管道晶体管PT以及至少一个漏极选择晶体管DST。

选择晶体管SST和DST以及存储器单元MC1至MCn可以具有相似的结构。根据实施例，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。根据实施例，用于提供沟道层的柱(pillar)可以被提供给每个单元串。根据实施例，用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱可以被提供给每个单元串。

每个单元串的源极选择晶体管SST可以联接在共源线CSL与存储器单元MC1至MCp之间。

根据实施例，布置在相同行中的单元串的源极选择晶体管可以联接到在行方向上延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管可以联接到不同的源极选择线。在图4中，第一行中的单元串CS11至CS1m的源极选择晶体管可以联接到第一源极选择线SSL1。第二行中的单元串CS21至CS2m的源极选择晶体管可以联接到第二源极选择线SSL2。

根据另一实施例，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同地联接到单个源极选择线。

每个单元串的第一存储器单元MC1至第n存储器单元MCn可以联接在源极选择晶体管SST和漏极选择晶体管DST之间。

第一存储器单元MC1至第n存储器单元MCn可以被划分成第一存储器单元MC1至第p存储器单元MCp以及第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp可以以顺序的方式被布置在与+Z方向相反的方向上并且串联地联接在源极选择晶体管SST与管道晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn可以顺序地被布置在+Z方向上并且串联地联接在管道晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp以及第(p+1)存储器单元MCp+1至第n存储器单元MCn可以通过管道晶体管PT联接。每个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极可以分别联接到第一字线WL1至第n字线WLn。

每个单元串的管道晶体管PT的栅极可以联接到管线PL。

每个单元串的漏极选择晶体管DST可以联接在对应的位线和存储单元MCp+1至MCn之间。在行方向上布置的单元串可以联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管可以联接到第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管可以联接到第二漏极选择线DSL2。

在列方向上布置的单元串可以联接到在列方向上延伸的位线。在图3中，第一列中的单元串CS11和CS21可以联接到第一位线BL1。第m列中的单元串CS1m和CS2m可以联接到第m位线BLm。

联接到在行方向上布置的单元串中的相同字线的存储器单元可以形成单个页面。例如，联接到第一行中的单元串CS11至CS1m中的第一字线WL1的存储器单元可以形成单个页面。联接到第二行中的单元串CS21到CS2m中的第一字线WL1的存储器单元可以形成另一页面。当漏极选择线DSL1和DSL2中的一个被选择时，在行方向上布置的单元串可以被选择。当字线WL1至WLn中的一个被选择时，选择的单元串中的一个页面可以被选择。

根据另一实施例，偶数位线和奇数位线可以代替第一位线BL1至第m位线BLm。另外，在行方向上布置的单元串CS11至CS1m或CS21至CS2m的偶数单元串可以分别联接到偶数位线，并且在行方向上布置的单元串CS11至CS1m或CS21至CS2m的奇数单元串可以分别联接到奇数位线。

根据实施例，第一储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚拟存储器单元。例如，可以提供至少一个虚拟存储器单元以减少源极选择晶体管SST与存储器单元MC1至MCp之间的电场。可选地，可以提供至少一个虚拟存储器单元以减少漏极选择晶体管DST与存储单元MCp+1至MCn之间的电场。当虚拟存储器单元的数量增加时，存储块BLKa的操作可靠性可以增加。然而，存储块BLKa的大小可以增加。另一方面，当虚拟存储器单元的数量减小时，存储块BLKa的大小可以减小，并且存储块BLKa的操作可靠性可以减小。

为了有效地控制至少一个虚拟存储器单元，每个虚拟存储器单元可以具有所需的阈值电压。在针对存储块BLKa的擦除操作之前或之后，可以对虚拟存储器单元的部分或整体执行编程操作。当在编程操作之后执行擦除操作时，虚拟存储器单元可以通过控制施加到联接到虚拟存储器单元的虚拟字线的电压而具有所需的阈值电压。

图5是示出作为图3所示的存储块BLK1至BLKz中的一个的存储块BLKb的另一实施例的电路图。

参照图5，存储块BLKb可以包括多个单元串CS11'至CS1m'和CS21'至CS2m'。单元串CS11'至CS1m'和CS21'至CS2m'可以在+Z方向上延伸。单元串CS11'至CS1m'和CS21'至CS2m'可以包括在存储块BLK1'下方在衬底(未示出)上方堆叠的至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。

每个单元串的源极选择晶体管SST可以联接在共源线CSL与存储器单元MC1至MCn之间。在相同行中布置的单元串的源极选择晶体管可以联接到相同的源极选择线。在第一行中布置的单元串CS11'至CS1m'的源极选择晶体管可以联接到第一源极选择线SSL1。在第二行中布置的单元串CS21'至CS2m'的源极选择晶体管可以联接到第二源极选择线SSL2。根据另一实施例，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管可以共同地联接到单个源极选择线。

每个单元串的第一存储器单元MC1至第n存储器单元MCn可以串联地联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极可以联接到第一字线WL1至第n字线WLn。

每个单元串的漏极选择晶体管DST可以联接在对应的位线和存储单元MC1至MCn之间。在行方向上布置的单元串的漏极选择晶体管可以联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11'至CS1m'的漏极选择晶体管可以联接到第一漏极选择线DSL1。第二行中的单元串CS21'至CS2m'的漏极选择晶体管可以联接到第二漏极选择线DSL2。

因此，除了管道晶体管PT从存储块BLKb的每个单元串中移除之外，图5所示的存储块BLKb可以具有与图4所示的存储块BLKa相似的等效电路。

根据另一实施例，偶数位线和奇数位线可以代替第一位线BL1至第m位线BLm。在行方向上布置的单元串CS11'至CS1m'或CS21'至CS2m'的偶数单元串可以分别联接到偶数位线，并且在行方向上布置的单元串CS11'至CS1m'或CS21'至CS2m'的奇数单元串可以分别联接到奇数位线。

根据实施例，第一储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚拟存储器单元。例如，可以提供至少一个虚拟存储器单元以减少源极选择晶体管SST与存储器单元MC1至MCn之间的电场。可选地，可以提供至少一个虚拟存储器单元以减少漏极选择晶体管DST与存储单元MC1至MCn之间的电场。当提供更多的虚拟存储器单元时，可以提高存储块BLKb的操作可靠性。然而，存储块BLKb的大小可以增加。当提供较少的存储器单元时，存储块BLKb的大小和存储块BLKb的操作可靠性可以减小。

为了有效地控制至少一个虚拟存储器单元，虚拟存储器单元中的每一个可以具有所需的阈值电压。在针对存储块BLKb的擦除操作之前或之后，可以对虚拟存储器单元的部分或整体执行编程操作。当在执行编程操作之后执行擦除操作时，虚拟存储器单元可以通过控制施加到联接到虚拟存储器单元的虚拟字线的电压而具有所需的阈值电压。

图6是示出包括在作为图2所示的存储器单元阵列110中的存储块BLK1至BLKz中的一个的存储块BLKc的实施例的电路图。

参照图6，存储块BLKc可以包括多个单元串CS1至CSm。多个单元串CS1至CSm可以分别联接到多个位线BL1到BLm。单元串CS1至CSm中的每一个可以包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。

选择晶体管SST和DST以及存储器单元MC1至MCn可以具有相似的结构。根据实施例，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。根据实施例，用于提供沟道层的柱可以被设置在每个单元串中。根据实施例，用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的一个或多个的柱可以被设置在每个单元串中。

每个单元串的源极选择晶体管SST可以联接在共源线CSL与存储器单元MC1至MCn之间。

每个单元串的第一存储器单元MC1至第n存储器单元MCn可以联接在源极选择晶体管SST和漏极选择晶体管DST之间。

每个单元串的漏极选择晶体管DST可以联接在对应的位线和存储单元MC1至MCn之间。

联接到相同字线的存储器单元可以形成单个页面。当漏极选择线DSL被选择时，单元串CS1至CSm可以被选择。当字线WL1至WLn中的一个被选择时，一个页面可以选自选择的单元串。

根据另一实施例，偶数位线和奇数位线可以从第一位线BL1至第m位线BLm提供。单元串CS1至CSm的偶数单元串可以分别联接到偶数位线，并且单元串CS1至CSm的奇数单元串可以分别联接到奇数位线。

图7是示出通过编程操作形成的存储器单元的阈值电压分布的图。

图8是示出存储器装置的编程操作的图。

在下文中,为了便于说明,假设存储器单元中的每一个是存储两位数据的多层单元(MLC)。然而，本发明不限于此。相反，多个存储器单元中的每一个可以是存储三位数据的三层单元(TLC)或存储四位数据的四层单元(QLC)。

参照图7和图8，擦除状态E可以对应于数据“11”，第一编程状态P1可以对应于数据“10”，第二编程状态P2可以对应于数据“00”，并且第三编程状态P3可以对应于数据“01”。然而，上述位排序是作为示例给出的，并且可以被修改。

存储器装置100的编程操作可以包括多个编程循环PL1至PLn。换言之，存储器装置100可执行多个编程循环PL1至PLn以编程选择的存储器单元，使得选择的存储器单元中的每一个可以具有多个编程状态P1、P2和P3中的一个。

编程循环PL1至PLn中的每一个可以包括其中编程电压被施加的编程电压施加操作(PGM步骤)和其中验证电压被施加以确定存储器单元是否被编程的验证操作(验证步骤)。

例如，当执行第一编程循环PL1时，在第一编程脉冲Vpgm1被施加之后，第一验证电压Vvfy1至第三验证电压Vvfy3可以被顺序地施加以验证多个存储器单元的编程状态。每个具有作为目标编程状态的第一编程状态P1的存储器单元可以由第一验证电压Vvfy1验证。每个具有作为目标编程状态的第二编程状态P2的存储器单元可以由第二验证电压Vvfy2验证。具有作为目标编程状态的第三编程状态P3的存储器单元可以由第三验证电压Vvfy3验证。

通过第一验证电压Vvfy1至第三验证电压Vvfy3被确定为验证通过的存储器单元可以被确定为具有目标编程状态。这些存储器单元可以在随后的第二编程循环PL2中被编程禁止。为了编程除了禁止编程的存储器单元之外的剩余存储器单元，在第二编程循环PL2中，可以对其施加比第一编程脉冲Vpgm1大单位电压△Vpgm的第二编程脉冲Vpgm2。随后，可以以与第一编程循环PL1的验证操作相同的方式执行验证操作。例如，当存储器单元通过验证电压被读取为关断单元(off-cell)时，存储器单元可以被确定为验证通过。

如以上所例示的，当存储器装置100编程存储2位数据的多层单元(MLC)时，存储器装置100可以通过使用第一验证电压Vvfy1至第三验证电压Vvfy3来验证具有作为目标编程状态的编程状态中的每一个的存储器单元中的每一个。

在验证操作期间，验证电压可以被施加到联接到选择的存储器单元的选择的字线，并且选择的存储器单元可以基于流动通过联接到选择的存储器单元的位线的电流或电压而被确定为验证通过或验证不通过。

图9是示出验证操作的进程的详细图。

参照图9，存储器装置100的编程操作可以包括多个编程循环PL1至PLn。换言之，存储器装置100可执行多个编程循环PL1至PLn，使得存储器单元中的每一个可以具有多个编程状态中的一个。

多个编程循环PL1至PLn中的每一个可以包括其中编程电压被施加到选择的字线的编程电压施加操作(PGM步骤)和其中验证电压被施加到选择的字线以确定存储器单元是否被编程的验证操作(验证步骤)。

包括在编程循环中的每一个中的验证操作(验证步骤)可以包括预充电操作、评估操作和锁存操作。

在预充电操作期间，联接到选择的存储器单元的页面缓冲器可以通过联接到位线BL的感测节点SO将联接在页面缓冲器和选择的存储器单元之间的位线BL预充电到对应于选择的存储器单元的目标编程状态的位线电压。

在评估操作期间，对应于待被验证的编程状态的验证电压可以被施加到联接到选择的存储器单元的选择的字线，并且位线BL的电压可以通过流动通过选择的存储器单元的电流而改变。

在锁存操作期间，页面缓冲器330可以感测联接到选择的存储器单元的位线BL的电压并且将选择的存储器单元的编程状态存储在锁存器中。编程状态可以对应于验证通过或验证失败。当选择的存储器单元的阈值电压大于施加到选择的字线的验证电压时，作为评估操作的结果，选择的存储器单元可以被读取作为关断单元。

图10是示出具有不同目标编程状态的多个存储器单元中的每一个被验证的图。

参照图10，水平轴表示在验证操作期间施加到存储器单元的栅电极的验证电压的量值(栅极偏置)，并且竖直轴表示流动通过存储器单元的电流的量。

在图10中，具有作为目标编程状态的第一编程状态PV1的存储器单元的电流-电压曲线由实线表示，并且具有作为目标编程状态的第二编程状态PV2的存储器单元的电流-电压曲线由虚线表示。作为示例，具有作为目标编程状态的第一编程状态PV1的存储器单元被定义为第一存储器单元MC1，并且具有作为目标编程状态的第二编程状态PV2的存储器单元被定义为第二存储器单元MC2。

在验证操作期间，参考位线电压(正常VBL)可以被施加到联接到第一存储器单元MC1和第二存储器单元MC2的位线。

当施加到栅极的验证电压增加时，流动通过存储器单元的单元电流可以增加。流动通过存储器单元的电流可以增加到根据存储器单元的编程状态变化的水平。

例如，当验证电压被施加到字线时，当流动通过存储器单元的单元电流超过临界值I-trip时，存储器单元可以被读取作为关断单元。当流动通过存储器单元的单元电流低于临界值I-trip时，存储器单元可以被读取作为导通单元(on-cell)。被读取作为关断单元的存储器单元可以对应于验证通过，并且被读取作为导通单元的存储器单元可以对应于验证失败。

当第一验证电压Vvfy1被施加到字线以验证第一编程状态时，根据编程状态，第一存储器单元MC1的单元电流可以具有超过临界值I-trip的电流值。然而，当第一验证电压Vvfy1被施加时，第二存储器单元MC2的单元电流可以不具有超过临界值I-trip的电流值。

因此，为了验证第一存储器单元MC1和第二存储器单元MC2的编程状态，可以分别使用第一验证电压Vvfy1和第二验证电压Vvfy2执行两次读取操作。当待被验证的编程状态的数量增加时，需要被执行的读取操作的数量也增加，并且因此执行全部编程操作所需的时间可能增加。

图11是示出根据实施例的验证操作的原理的图。

参照图11，水平轴表示在验证步骤中施加到存储器单元的栅电极的验证电压的量值，并且竖直轴表示流动通过存储器单元的电流的量。

在图11的曲线中，具有作为目标编程状态的第一编程状态PV1的存储器单元的电流-电压曲线由虚线表示，并且具有作为目标编程状态的第二编程状态PV2的存储器单元的电流-电压曲线由实线表示。为了便于说明，具有作为目标编程状态的第一编程状态PV1的存储器单元可以被定义为第一存储器单元MC1，并且具有作为目标编程状态的第二编程状态PV2的存储器单元可以被定义为第二存储器单元MC2。

根据本发明的实施例，当低于参考位线电压(正常VBL)的位线电压(低VBL)被施加到联接到第一存储器单元MC1的位线时，第一存储器单元MC1的电压-电流曲线可以由单点划线表示。

当第二验证电压Vvfy2被施加到字线以验证第二编程状态PV2时，由于施加到联接到第一存储器单元MC1和第二存储器单元MC2的位线的位线电压低VBL和正常VBL之间的差异，可能发生电流差异。因此，流动通过第一存储器单元MC1和第二存储器单元MC2中的每一个的单元电流可能超过临界值I-trip。

根据上述原理，具有作为目标编程状态的彼此不同的编程状态PV1和PV2的存储器单元MC1和MC2可以通过单个验证操作来验证。

例如，用于验证具有高于编程状态PV1的阈值电压的编程状态PV2的第二验证电压Vvfy2可以被施加到字线。另外，如图11所示，用于作为目标编程状态的较低阈值电压的第一存储器单元MC1的位线电压低VBL可以低于用于高于目标编程状态的阈值电压的第一存储器单元MC1的位线电压正常VBL。因此，具有作为目标编程状态的编程状态PV1和PV2的存储器单元MC1和MC2可以通过单个验证操作来验证。

图12是示出根据实施例的在验证操作期间施加到字线的电压和施加到位线的电压的图。

参照图12，存储器装置可以通过单个验证操作来验证至少两个编程状态。

更具体地，当对应于第二编程状态PV2的第二验证电压Vvfy2被施加到字线时，存储器装置可以同时验证第一编程状态PV1和第二编程状态PV2。

例如，当第二验证电压Vvfy2被施加到联接到分别具有作为目标编程状态的第一编程状态PV1和作为目标编程状态的第二编程状态PV2(假设PV1<PV2)的第一存储器单元和第二存储器单元的字线时，参考位线电压VBLnormal可以被施加到联接到第二存储器单元的位线，并且比参考位线电压VBLnormal低ΔV(单位电压)的位线电压可以被施加到联接到第一存储器单元的位线。

根据实施例，当对应于第三编程状态PV3的第三验证电压Vvfy3被施加到字线时，存储器装置可以同时验证第一编程状态PV1至第三编程状态PV3。

例如，当第三验证电压Vvfy3被施加到联接到分别具有作为目标编程状态的第一编程状态PV1至作为目标编程状态的第三编程状态PV3(假设PV1<PV2<PV3)的第一存储器单元至第三存储器单元的字线时，参考位线电压VBLnormal可以被施加到联接到第三存储器单元的位线，比参考位线电压VBLnormal低ΔV(单位电压)的位线电压可以被施加到联接到第二存储器单元的位线，并且比参考位线电压VBLnormal低2ΔV(比单位电压高两倍)的位线电压可以被施加到联接到第一存储器单元的位线。

根据实施例，当对应于第四编程状态PV4的第四验证电压Vvfy4被施加到字线时，存储器装置可以同时验证第一编程状态PV1至第四编程状态PV4。

例如，当第四验证电压Vvfy4被施加到联接到分别具有作为目标编程状态的第一编程状态PV1至作为目标编程状态的第四编程状态PV4(假设PV1<PV2<PV3<PV4)的第一存储器单元至第四存储器单元的字线时，参考位线电压VBLnormal可以被施加到联接到第四存储器单元的位线，比参考位线电压VBLnormal低ΔV(单位电压)的位线电压可以被施加到联接到第三存储器单元的位线，比参考位线电压VBLnormal低2ΔV(比单位电压高两倍)的位线电压可以被施加到联接到第二存储器单元的位线，并且比参考位线电压VBLnormal低3ΔV(比单位电压高三倍)的位线电压可以被施加到联接到第一存储器单元的位线。

图13是示出在验证操作期间设置位线电压的页面缓冲器的示例性操作的图。

参照图13，读取和写入电路123可以包括第一页面缓冲器PB1至第m页面缓冲器PBm。第一页面缓冲器PB1至第m页面缓冲器PBm可以通过第一位线BL1至第m位线BLm分别联接到存储器单元阵列110。第一页面缓冲器PB1至第m页面缓冲器PBm可以响应于参照图1或图2描述的验证操作控制单元140的控制信号CTRL来操作。

将参照图13描述联接到第一位线BL1的第一页面缓冲器PB1的结构。第二页面缓冲器PB2至第m页面缓冲器PBm可以被理解为具有与第一页面缓冲器PB1相似的结构。

第一页面缓冲器PB1可以包括位线电压控制单元1501、电压传递单元1503、预充电单元1505和锁存单元1507。

位线电压控制单元1501可以响应于控制信号CTRL将传递信号PBSENSE提供给电压传递单元1503。位线电压控制单元1501可以提供具有根据与施加到联接到存储器单元的字线的验证电压相对应的编程状态与联接到第一位线BL1的存储器单元的目标编程状态之间的阈值电压的差异而变化的电压水平的传递信号PBSENSE。

电压传递单元1503可以包括联接在第一位线BL1和感测节点SO之间的NMOS晶体管，并且具有对其输入传递信号PBSENSE的栅极。电压传递单元1503可以响应于传递信号PBSENSE而电联接第一位线BL1和感测节点SO。施加到第一位线BL1的位线电压的电压水平可以根据施加到电压传递单元1503的传递信号PBSENSE的电压水平而变化。

在预充电时间段期间，预充电单元1505可以将感测节点SO预充电到电源电压VDD。

当第一位线BL1和感测节点SO彼此电连接时，锁存单元1507可以通过感测节点SO感测第一位线BL1中的电压或电流并且将作为关断单元或导通单元的存储器单元的状态存储在锁存单元1507中。

以下将参照图9、图12和图13来描述验证操作的过程。

第一页面缓冲器PB1可以在预充电时间段期间将感测节点SO预充电到电源电压VDD。电压传递单元1503可以响应于传递信号PBSENSE而将感测节点SO电联接到位线BL，使得第一位线BL1可以被预充电。在预充电期间，第一位线BL1被预充电到的电压水平可以根据施加到电压传递单元1503的传递信号PBSENSE的电压水平而变化。

根据本发明的实施例，位线电压控制单元1501可以根据参照图2描述的验证操作控制单元140输出的控制信号CTRL来确定施加到电压传递单元1503的传递信号PBSENSE的电压水平。在预充电时间段期间施加到第一位线BL1的电压的电压水平可以根据确定的传递信号PBSENSE的电压水平而变化。更具体地，当与施加到联接到选择的存储器单元的字线的验证电压相对应的编程状态与联接到第一位线BL1的选择的存储器单元的目标编程状态相同时，位线电压控制单元1501可以输出传递信号PBSENSE以用于将参考位线电压VBLnormal施加到第一位线BL1。可选地，当联接到第一位线BL1的选择的存储器单元的目标编程状态低于对应于施加到字线的验证电压的编程状态时，位线电压控制单元1501可以输出传递信号PBSENSE以用于施加低于参考位线电压VBLnormal的位线电压。

根据与施加到字线的验证电压相对应的编程状态与联接到第一位线BL1的存储器单元的目标编程状态之间的阈值电压的差异而被施加到位线的电压可以通过参照图12描述的位线电压来确定。

图14是示出根据实施例的通过包括验证操作的编程操作形成的存储器单元的阈值电压分布的图。

图15是示出根据实施例的编程操作的图。

参照图14和图15，存储器单元中的每一个可以被编程为具有擦除状态E和第一编程状态PV1至第三编程状态PV3中的至少一个。与图7和图8相反，根据本发明的实施例，存储器装置100可以通过使用单个验证电压Vvfy来验证多个存储器单元的编程状态。

存储器装置100的编程操作可以包括多个编程循环PL1至PLn。换言之，存储器装置100可执行多个编程循环PL1至PLn，使得选择的存储器单元中的每一个可以具有多个编程状态PL1、PL2和PL3中的一个。

多个编程循环PL1至PLn中的每一个可以包括其中编程电压被施加的编程电压施加操作(PGM步骤)和其中验证电压被施加以确定存储器单元是否被编程的验证操作(验证步骤)。

与图8所示的现有技术不同，当执行第一编程循环PL1时，在第一编程脉冲Vpgm1被施加之后，可以通过单个验证电压Vvfy执行验证操作以验证多个存储器单元的编程状态。例如，多个存储器单元中的每一个可以具有擦除状态E和第一编程状态PV1至第三编程状态PV3中的一个作为目标编程状态。每个具有作为目标编程状态的第一编程状态P1、第二编程状态P2或第三编程状态P3的存储器单元可以由验证电压Vvfy验证。

如参照图12所述，位线电压可以在验证操作期间被提供给联接到多个存储器单元的位线。更具体地，参考位线电压VBLnormal可以被施加到联接到具有作为目标编程状态的第三编程状态PV3的第三存储器单元的位线，比参考位线电压VBLnormal低ΔV(单位电压)的位线电压可以被施加到联接到具有作为目标编程状态的第二编程状态PV2的第二存储器单元的位线，并且比参考位线电压VBLnormal低2ΔV(比单位电压高两倍)的位线电压可以被施加到联接到具有作为目标编程状态的第一编程状态PV1的第一存储器单元的位线。

在验证操作期间被确定为验证通过的存储器单元中的每一个可以被确定为具有目标编程状态，并且可以在第二编程循环PL2中被编程禁止。为了编程除了禁止编程的存储器单元之外的剩余存储器单元，在第二编程循环PL2中，可以施加比第一编程脉冲Vpgm1高单位电压△Vpgm的第二编程脉冲Vpgm2。随后，可以以与第一编程循环PL1的验证操作相同的方式执行验证操作。例如，验证通过可以指示存储器单元通过相应验证电压被读取为关断单元。

如上所述，当存储器装置100编程存储2位数据的多层单元(MLC)时，存储器装置100可以将单个验证电压Vvfy施加到联接到存储器单元的字线，并且根据存储器单元的目标编程状态将不同的位线电压施加到联接到存储器单元的位线，使得存储器单元可以同时被验证。

图16是示出根据本发明的实施例的存储器装置的示例性操作的流程图。

参照图16，在步骤1601中，存储器装置可以将编程电压施加到选择的字线。当施加编程电压时，联接到选择的字线的选择的存储器单元的阈值电压可以增加。

在步骤1603中，存储器装置可以同时验证选择的存储器单元的至少两个编程状态。将参照图17更详细地描述执行验证操作的方法。

在步骤1605中，存储器装置可以确定选择的存储器单元的验证通过或验证失败，当各个选择的存储器单元被确定为验证通过时终止对选择的存储器单元的编程操作，并且当各个选择的存储器单元被确定为验证失败时，进行到步骤1607。

在步骤1607中，存储器装置可以增加用于被确定为验证失败的选择的存储器单元的编程电压的水平，并且进行到步骤1601以施加增加的编程电压。

图17是示出图16的步骤1603的验证操作的流程图。

参照图17，在步骤1701中，存储器装置可以根据与施加到选择的字线的验证电压相对应的编程状态与选择的存储器单元的目标编程状态之间的阈值电压的差异来确定施加到联接到选择的存储器单元的位线的位线电压。

在步骤1703中，存储器装置可以将位线预充电到确定的位线电压。

在步骤1705中，存储器装置可以将验证电压施加到选择的字线并且通过位线检测选择的存储器单元的编程状态。流动通过位线的单元电流可以根据选择的存储器单元的编程状态改变包括在联接到位线的页面缓冲器的感测节点的电压值或电流值。

在步骤1707中，存储器装置可以基于页面缓冲器的锁存器中的感测节点的电压值或电流值来存储选择的存储器单元的编程状态。

图18是示出图1所示的存储装置的另一实施例1000的框图。

参照图18，存储装置1000可以包括半导体存储器装置1300和控制器1200。

半导体存储器装置1300可以以与以上参照图1描述的半导体存储器装置100基本相同的方式被配置和操作。因此，将省略其详细描述。

控制器1200可以联接到主机和半导体存储器装置1300。控制器1200可以在主机的请求下访问半导体存储器装置1300。例如，控制器1200可以控制半导体存储器装置1300的读取操作、编程操作、擦除操作和/或后台操作。控制器1200可以在半导体存储器装置1300和主机之间提供接口。控制器1200可以驱动用于控制半导体存储器装置1300的固件。

控制器1200可以包括随机存取存储器(RAM)1210、处理单元1220、主机接口1230、存储器接口1240和错误校正块1250。

RAM 1210可以被用作处理单元1220的操作存储器、半导体存储器装置1300和主机之间的高速缓冲存储器和/或半导体存储器装置1300和主机之间的缓冲存储器。

处理单元1220可以控制控制器1200的操作。处理单元可以被配置程控制半导体存储器装置1000的读取操作、编程操作、擦除操作和后台操作。处理单元1220可以被配置成操作固件以控制半导体存储器装置1000。根据实施例，处理单元1220可以用作闪存转换层FTL。处理单元1220可以通过闪存转换层FTL将由主机提供的逻辑块地址LBA转换成物理块地址PBA。闪存转换层FTL可以通过使用映射表接收逻辑块地址LBA并且将逻辑块地址LBA转换为物理块地址PBA。根据映射单元，可以存在用于闪存转换层的多种地址映射方法。这些地址映射方法的示例可以包括页面映射方法、块映射方法和混合映射方法。

处理单元1220可以被配置成随机化从主机接收的数据。例如，处理单元1220可以通过使用随机化种子来随机化从主机接收到的数据。随机化数据可以被提供给半导体存储器装置1300，使得存储器单元阵列可以利用随机化数据来编程。

处理单元1220可以被配置成在读取操作期间去随机化来自半导体存储器装置1300的数据。例如，处理单元1220可以通过使用去随机化种子来去随机化从半导体存储器装置1000接收的数据。去随机化数据可以被输出到主机。

根据实施例，处理单元1220可以通过驱动软件或固件来执行随机化操作和去随机化操作。

主机接口1230可以包括用于在主机和控制器1200之间数据交换的协议。根据实施例，控制器1200可以使用诸如以下的各种接口协议中的至少一种与主机通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、***组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、电子集成驱动器(IDE)协议和专用协议。

存储器接口1240可以与半导体存储器装置1300接口连接。例如，存储器接口1240可以包括NAND闪存接口或NOR闪存接口。

错误校正码电路1250可以通过使用错误校正码(ECC)来检测和纠正从半导体存储器装置1300接收的数据中的错误。另外，错误校正码电路1250可以通过使用错误校正码(ECC)来校正读取页面数据中的错误。错误校正码电路1250可以通过使用诸如低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhuri-Hocquenghem，BCH)码、涡轮码、里德-所罗门(Reed-Solomon，RS)码、卷积码、递归***码(RSC)、网格编码调制(TCM)、分组编码调制(BCM)和汉明码的编码调制执行错误校正操作。

控制器1200和半导体存储器装置1300可以被集成到一个半导体装置中。根据实施例，控制器1200和半导体存储器装置1300可以集成到单个半导体器装置中以形成诸如以下的存储卡：PC卡(个人计算机存储卡国际协会(PCMCIA))、标准闪存卡(CF)，智能媒体卡(SMC)，记忆棒、多媒体卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)、通用闪速存储装置(UFS)等。

控制器1200和半导体存储器装置1300可以被集成到单个半导体装置中以形成固态驱动器(SSD)。SSD可以包括用于将数据存储在半导体存储器装置中的存储装置。当存储装置1000被用作SSD时，联接到存储装置1000的主机的操作速率可以显著提高。

在另一示例中，存储装置1000可以被用作诸如以下的各种电子装置的若干元件中的一个：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航***、黑盒、数码相机、三维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、用于在无线环境下传输/接收信息的装置、用于家庭网络的装置、用于计算机网络的装置、用于远程信息处理网络的装置、RFID装置、用于计算***的其它装置等。

根据示例性实施例，半导体存储器装置1300或存储装置1000可以被封装在各种形式中。例如，半导体存储器装置1300或存储装置1000可以通过诸如以下的各种方法被封装：堆叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、芯片封装、芯片晶片、片上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩小外形封装(SSOP)、薄型小外形封装(TSOP)、***级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理堆叠封装(WSP)等。

图19是示出图18所示的存储装置1000的应用例2000的框图。

参照图19，存储器***2000可以包括半导体存储器装置2100和控制器2200。半导体存储器装置2100可以包括半导体存储器芯片。半导体存储器芯片可以被划分成组。

图19示出通过第一通道CH1至第k通道CHi与控制器2200通信的组。半导体存储器芯片1300中的每一个可以以与以上参照图1或图2描述的半导体存储器装置100基本相同的方式被配置和操作。

每个组可以通过单个公共通道与控制器2200通信。控制器2200可以以与参照图10描述的控制器1200基本相同的方式来配置并且被配置成控制半导体存储器装置2100的多个存储器芯片。

如图19所示，多个半导体存储器芯片可以联接到单个通道。然而，存储装置2000可以被修改，使得单个半导体存储器芯片可以联接到单个通道。

图20是示出具有以上参照图19描述的存储装置2000的计算***3000的框图。

参照图20，计算***3000可以包括中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、***总线3500和存储装置2000。

存储装置2000可以通过***总线3500电连接到中央处理单元3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供或由中央处理单元3100处理的数据被存储在存储装置2000中。

在图20中，半导体存储器装置2100可以通过控制器2200联接到***总线3500。然而，半导体存储器装置2100可以直接联接到***总线3500。中央处理单元3100和RAM 3200可以执行控制器2200的功能。

如图20所示，图19所示的存储装置2000可以被设置为存储器***3000。然而，存储装置2000可以由图18所示的存储装置1000替代。根据实施例，计算***3000可以包括以上参照图18和图19描述的存储器***1000和2000两者。

根据本发明的实施例，可以提供具有改进的编程速度的存储器装置及其操作方法。

对于本领域技术人员显而易见的是，在不脱离本发明的精神或范围的情况下，可以对本发明的上述示例性实施例进行各种变型。因此，旨在本发明涵盖所有这样的变型，只要它们落入权利要求及其等同物的范围内。

Claims (16)

1.一种存储器装置，其包括：

存储器单元阵列，其包括多个存储器单元，每个存储器单元被编程为多个编程状态中的一个；

***电路，其被配置成对所述多个存储器单元中的一个或多个执行编程操作，所述编程操作包括编程电压施加操作和验证操作；以及

控制逻辑，其被配置成通过将具有不同电压水平的位线电压施加到联接到所述多个存储器单元的位线来控制所述***电路对至少两个编程状态同时地执行所述验证操作。

2.根据权利要求1所述的存储器装置，其中，所述控制逻辑包括验证操作控制单元，其在所述验证操作期间基于所述多个存储器单元的目标编程状态和与施加到联接到所述多个存储器单元的字线的验证电压相对应的编程状态来确定待被施加到所述位线的所述位线电压。

3.根据权利要求2所述的存储器装置，其中，当相应存储器单元的所述目标编程状态与对应于施加到所述字线的所述验证电压的所述编程状态相同时，所述验证操作控制单元控制所述***电路将参考位线电压施加到相应位线。

4.根据权利要求3所述的存储器装置，其中，当相应存储器单元的所述目标编程状态的阈值电压低于对应于施加到所述字线的所述验证电压的所述编程状态的阈值电压时，所述验证操作控制单元控制所述***电路将低于所述参考位线电压的电压施加到相应位线。

5.根据权利要求1所述的存储器装置，

其进一步包括通过所述位线联接到所述多个存储器单元的页面缓冲器电路，

其中，所述页面缓冲器电路中的每一个包括：

位线电压控制单元，其被配置成确定在所述验证操作期间待被施加的所述位线电压；

电压传递单元，其被配置成将所述位线电压传递到所述位线；

预充电单元，其被配置成将联接到所述位线的感测节点预充电到电源电压；以及

锁存单元，其被配置成基于根据所述存储器单元的所述编程状态而变化的所述感测节点的电压值或电流值存储所述存储器单元的验证通过或验证失败。

6.根据权利要求1所述的存储器装置，

其中，所述多个编程状态包括第一编程状态至第n编程状态，其中n是大于或等于2的自然数，以及

其中，当对应于所述第一编程状态至所述第n编程状态中的第k编程状态的验证电压在所述验证操作期间被施加到所述字线时，所述控制逻辑控制所述***电路执行以下操作：

将参考位线电压施加到具有作为目标编程状态的所述第k编程状态的相应存储器单元的相应位线，其中k是大于或等于2的自然数；以及

将具有比参考位线电压低单位电压的电压水平的位线电压施加到具有作为目标编程状态的第(k-1)编程状态的相应存储器单元的相应位线。

7.根据权利要求6所述的存储器装置，其中，在所述验证操作期间，所述控制逻辑控制所述***电路将具有比参考位线电压低(k-m)倍单位电压的电压水平的位线电压施加到具有作为目标编程状态的所述第一编程状态至所述第n编程状态中的第m编程状态的相应存储器单元的相应位线，其中m是小于k且大于或等于1的自然数。

8.一种存储器装置的操作方法，所述存储器装置包括多个存储器单元，每个存储器单元被编程为具有多个编程状态中的一个，所述方法包括：

将编程电压施加到联接到所述多个存储器单元的字线；以及

通过将彼此不同的位线电压施加到联接到所述多个存储器单元的位线来同时验证至少两个编程状态。

9.根据权利要求8所述的操作方法，其中，所述至少两个编程状态的所述验证包括：

基于与待被施加到所述字线的验证电压相对应的编程状态与所述多个存储器单元的目标编程状态之间的阈值电压差来分别确定待被施加到所述位线的位线电压；

将所述位线预充电到所述位线电压；以及

当所述验证电压被施加到所述字线时，通过所述位线来确定所述多个存储器单元的验证通过或验证失败。

10.根据权利要求9所述的操作方法，其中，在确定所述位线电压时，被施加到具有作为目标编程状态的对应于比对应于所述验证电压的所述编程状态更低的阈值电压的编程状态的相应存储器单元的位线电压被确定为具有比被施加到具有作为目标编程状态的与对应于所述验证电压的所述编程状态相同的编程状态的相应存储器单元的位线电压更低的电压水平。

11.根据权利要求9所述的操作方法，其中，所述验证通过的所述确定包括：当流动通过相应存储器单元的单元电流大于临界值时，确定所述相应存储器单元为所述验证通过。

12.根据权利要求9所述的操作方法，

其中，所述多个编程状态包括第一编程状态至第n编程状态，其中n是大于或等于2的自然数，以及

其中，所述位线电压的所述确定包括：当对应于所述第一编程状态至所述第n编程状态中的第k编程状态的验证电压被施加到所述字线时，执行以下操作，其中k是大于或等于2的自然数：

确定参考位线电压作为具有作为目标编程状态的所述第k编程状态的相应存储器单元的相应位线的所述位线电压；以及

确定具有比所述参考位线电压低单位电压的电压水平的位线电压作为具有作为目标编程状态的第(k-1)编程状态的相应存储器单元的相应位线的位线电压。

13.根据权利要求12所述的操作方法，其中，所述位线电压的所述确定包括：确定具有比参考位线电压低(k-m)倍单位电压的电压水平的位线电压作为具有作为目标编程状态的所述第一编程状态至所述第n编程状态中的第m编程状态的相应存储器单元的相应位线的所述位线电压。

14.一种存储器装置，其包括：

存储器单元阵列，其包括多个存储器单元；

***电路，其被配置成对所述多个存储器单元中的联接到选择的字线的选择的存储器单元执行编程电压施加操作和编程验证操作；以及

控制逻辑，其被配置成控制所述***电路同时执行所述编程验证操作，所述编程验证操作将验证电压施加到所述选择的字线并且将基于所述选择的存储器单元的目标编程状态与对应于所述验证电压的编程状态之间的阈值电压差确定的位线电压施加到联接到所述选择的存储器单元的位线。

15.根据权利要求14所述的存储器装置，其中，当相应存储器单元的所述目标编程状态与对应于所述验证电压的所述编程状态相同时，所述控制逻辑确定参考位线电压作为所述位线电压。

16.根据权利要求15所述的存储器装置，其中，所述控制逻辑控制所述***电路将低于所述参考位线电压的电压施加到联接到具有低于对应于所述验证电压的所述编程状态的阈值电压的目标编程状态的阈值电压的相应存储器单元的相应位线。