CN107871515B - 半导体存储器装置及其操作方法 - Google Patents

Abstract

本文提供了一种半导体存储器装置和操作该半导体存储器装置的方法。半导体存储器装置包括存储器单元阵列，其包括多个存储器单元；***电路，其被配置为对多个存储器单元中被选择的存储器单元执行包括多个编程循环的编程操作；以及控制电路，其被配置为控制***电路，使得在各编程循环的预设时间段期间，施加到与选择的存储器单元联接的选择的字线的编程电压从编程开始电压阶梯式地增加阶跃电压直到目标编程电压，其中阶跃电压是所述编程电压的电压增量的。

Description

半导体存储器装置及其操作方法

相关申请的交叉引用

本申请要求于2016年9月23日向韩国知识产权局提交的申请号为10-2016-0122219的韩国专利申请的优先权，该专利申请通过引用被全部并入本申请。

技术领域

本公开的各个实施例涉及电子装置，且更具体地，涉及半导体存储器装置以及操作该半导体存储器装置的方法。

背景技术

半导体存储器装置是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等的半导体实现的存储器件。半导体存储器装置分为易失性存储器装置和非易失性存储器装置。

易失性存储器装置是当电源关闭时，存储在其中的数据丢失的存储器件。易失性存储器装置的代表性示例包括静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。非易失性存储器装置是即使在电源关闭的情况下，仍保持存储在其中的数据的存储器件。非易失性存储器装置的代表性示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。闪速存储器分为NOR型存储器和NAND型存储器。

发明内容

本公开的各个实施例针对具有提高的可靠性的半导体存储器装置以及操作该半导体存储器装置的方法。

本公开的一个实施例提供一种包括存储器单元阵列的半导体存储器装置，所述存储器单元阵列包括多个存储器单元；***电路，其被配置为对多个存储器单元中被选择的存储器单元执行包括多个编程循环的编程操作；以及控制电路，其被配置为控制***电路，使得在各编程循环的预设时间段期间，被施加到与选择的存储器单元联接的选择的字线的编程电压从编程开始电压阶梯式地增加阶跃电压(step voltage)直到目标编程电压阶跃，其中阶跃电压是编程电压的电压增量。

本公开提供一种操作半导体存储器装置的方法，其包括向所有字线施加通过电压；当字线的电压达到通过电压时，向字线中被选择的字线施加高于通过电压的编程开始电压；且当选择的字线的电压达到编程开始电压时，在多个编程循环的各预设时间段期间向选择的字线施加编程电压，其中，在预设时间段期间，编程电压从编程开始电压以阶梯式地增加阶跃电压直到目标编程电压，其中阶跃电压是编程电压的电压增量。

附图说明

现在将在下文中参考附图更全面地描述示例性实施例；然而，它们可以不同的形式实施，并且不应被解释为限于本文所阐述的实施例。相反地，提供这些实施例使得本公开将是彻底和完整的，并且将向本领域技术人员充分传达示例性实施例的范围。

在附图中，为了说明的清楚，尺寸可能被放大。将被理解的是，当元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以提出一个或多个中间元件。相同的附图标记始终表示相同的元件。

图1是示出存储器***的配置的框图；

图2是示出根据本公开实施例的半导体存储器装置的框图；

图3是示出图2的存储器单元阵列的结构的示意图；

图4示出图2的存储器单元阵列的另一实施例；

图5示出图2的存储器单元阵列又一实施例；

图6是示出使用ISPP方案的编程方法的示意图；

图7是用于示出在单个编程循环中施加到选择的字线的编程电压的示意图；

图8是示出根据本公开实施例的编程电压控制方法的示意图；

图9是示出图2的编程电压控制单元的结构的示意图；

图10是示出图9的阶跃电压决定单元的结构的示意图；

图11是示出根据本公开实施例的半导体存储器装置的操作的流程图；

图12是示出图11的编程电压控制方法的流程图；

图13是示出包括图2半导体存储器装置的存储器***的框图；

图14是示出图13的存储器***的应用的示例的框图；以及

图15是示出包括参照图14所述的存储器***的计算***的框图。

具体实施方式

在下文中，将参照附图更详细地描述实施例。本文参考了作为实施例和中间结构的示意图的横截面示意图来描述实施例。因此，作为例如制造技术和/或公差的结果的图示的形状的变化是预期的。。因此，实施例不应被解释为限于本文所阐明区域的特定形状，而是可以包括例如由制造导致的形状上的偏差。在附图中，为了清楚起见，层和区域的长度和尺寸可能被放大。附图中相同的附图标记表示相同的元件。

诸如“第一”和“第二”的术语可用于描述各种组件，但不应限制各种组件。这些术语仅用于将组件与其它组件区分开来。例如，在不脱离本公开的精神和范围的情况下，第一组件可以被称为第二组件，并且第二组件可以被称为第一组件等。此外，“和/或”可以包括所提及组件中的任何一种或组合。

此外，只要在句子中没有具体提及，单数形式可以包括复数形式。此外，在本说明书中使用的“包括/包含”或“含有/具有”表示存在或增加一个或多个组件、阶段、操作和元件。

此外，除非另有定义，本说明书中使用的包括技术和科学术语的所有术语，具有与相关技术领域的技术人员通常的理解相同的含义。通常使用的字典中定义的术语应被解释为具有与相关领域背景下的解释相同的含义，且除非在本说明书中另有明确定义，而不应被解释为具有理想主义或过于正式的含义。

还应注意的是，在本说明书中，“连接/联接”是指一个元件不仅直接与另一元件联接，而且还间接地通过中间元件与另一元件联接。或者，“直接连接/直接联接”是指一个元件与另一个元件直接联接而没有中间元件。

在下文中，将通过参照附图描述本公开的示例性实施例，来详细描述本公开。以下，将参照附图详细描述本公开的实施例。

图1是示出存储器***配置的框图。

存储器***50包括半导体存储器装置1000和控制器1100。

半导体存储器装置1000采用诸如以下的许多可选形式，例如NAND闪速存储器、竖直NAND闪速存储器、NOR闪速存储器装置、电阻式随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或自旋转移转矩随机存取存储器(STT-RAM)。此外，根据本公开的半导体存储器装置1000，可被实施为三维阵列结构。本公开不仅可应用于其中电荷存储层被实施为导电浮栅(FG)的闪速存储器，也可应用于其中电荷存储层被实施为绝缘层的电荷捕获闪存(CTF)。

半导体存储器装置1000包括存储器单元阵列100和用于驱动存储器单元阵列100的***电路600。存储器单元阵列100包括多个非易失性存储器单元。

存储器单元阵列100包括多个存储块，可以使用这些存储块，使得存储块根据其用途被划分为***块和用户块。

在实施例中，存储器单元阵列100可包括内容可寻址存储器(CAM)区域。CAM区域可包括多个被包括在至少一个存储块中的存储器单元。在CAM区域中，可以存储半导体存储器装置1000操作所需的各种类型的设置信息。例如，在CAM区域中，可以存储关于数据输入/输出操作设置的条件或其它信息片段。在实施例中，在CAM区域中，可以存储关于读取/写入操作(编程/擦除(P/E)循环)的次数的信息、错误列地址和错误块地址。在实施例中，在CAM区域中，半导体存储器装置1000操作所需的选项信息，例如编程电压信息、读取电压信息、擦除电压信息、各单元的栅极氧化膜的厚度信息等可以被存储。

当向半导体存储器装置1000供应电力时，存储在CAM区域中的信息由***电路600读取，且***电路600可控制存储器单元阵列100，使得存储器单元上的数据输入/输出操作基于读取信息在设置的条件下被执行。

***电路600在控制器1100的控制下操作。***电路600可在控制器1100的控制下对存储器单元阵列100中的数据进行编程。可以操作***电路600使得数据从存储器单元阵列100被读取且存储器单元阵列100中的数据被擦除。

在各实施例中，半导体存储器装置1000的读取操作和编程操作可在页面的基础上进行。半导体存储器装置1000的擦除操作可在存储块的基础上进行。

在编程操作期间，***电路600可接收来自控制器1100的指示编程操作的命令、物理块地址PBA以及写入数据。当响应于物理块地址PBA，包括在对应的存储块中的单个存储块和单个页面被选择时，***电路600可对选择的页面中的数据进行编程。

在读取操作期间，***电路600可接收来自控制器1100的指示读取操作的命令(下文称为“读取命令”)和物理块地址PBA。***电路600可从来自响应于物理块地址PBA而选择的单个存储块中以及从包括在存储块中的页面中读取数据，并且可将读取数据(下文称为“页面数据”)输出到控制器1100。

在擦除操作期间，***电路600可接收来自控制器1100的指示擦除操作的命令以及物理块地址PBA。物理块地址PBA可指定单个存储块。***电路600可擦除与物理块地址PBA对应的存储块中存储的数据。

控制器1100控制半导体存储器装置1000的整体(overall)操作。控制器1100可响应于来自外部主机的请求而访问半导体存储器装置1000。控制器1100可响应于来自外部主机的请求而向半导体存储器装置1000提供命令。

在实施例中，控制器1100可以控制半导体存储器装置1000，使得编程操作、读取操作或擦除操作被执行。在编程操作期间，控制器1100可以通过通道向半导体存储器装置1000提供编程命令、地址和数据。在读取操作期间，控制器1100可以通过通道向半导体存储器装置1000提供读取命令和地址。在擦除操作中，控制器1100可以通过通道向半导体存储器装置1000提供擦除命令和地址。

控制器可包括随机存取存储器(RAM)1110、存储器控制单元1120、以及错误校正码(ECC)电路1130。

RAM 1110在存储器控制单元1120的控制下操作，并且可以用作工作存储器、缓冲存储器、高速缓冲存储器等等。当RAM 1110用作工作存储器时，可以临时存储由存储器控制单元1120处理的数据。当RAM 1110用作缓冲存储器时，RAM可以用于缓冲将从主机(未示出)传输到半导体存储器装置1000或从半导体存储器装置1000传输到主机(未示出)的数据。

存储器控制单元1120被配置为控制半导体存储器装置1000的读取操作、编程操作、擦除操作和后台操作。存储器控制单元1120被配置为运行用于控制半导体存储器装置1000的固件。

存储器控制单元1120可执行闪存转换层(FTL)的功能。存储器控制单元1120可以将由主机提供的逻辑块地址(LBA)通过FTL转换成物理块地址(PBA)。FTL可以使用映射表接收LBA并将LBA转换为PBA。通过FTL执行的地址映射方法包括根据映射单元的各种方法。典型的地址映射方法包括页面映射法、块映射法和混合映射法。

ECC电路1130产生作为将被编程的数据的ECC的奇偶校验。进一步地，在读取操作期间，ECC电路1130可以使用奇偶校验来校正来自读取的页面数据中的错误。ECC电路1130可以使用低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhuri-Hocquenghem，BCH)码、turbo码、里德-所罗门(Reed-Solomon，RS)码、卷积码、递归***码(RSC)或编码调制，例如网格编码调制(TCM)、分组编码调制(Block coded modulation，BCM)或汉明(hamming)码。

在读取操作期间，ECC电路1130可以校正读取页面数据的错误。当错误位的数量超过读取页面数据中包括的可校正的位的数量时，解码可能失败。当错误位的数量小于或等于页面数据中包括的可校正的位的数量时，解码可能成功。

解码成功表明相应的读取命令已经通过。解码失败表示相应的读取命令已经失败。当解码成功时，控制器1100将校正了错误的页面数据输出到主机。

尽管未在附图中示出，但是控制器1100可进一步包括用于与半导体存储器装置1000通信的存储器接口。存储器接口包括用于与半导体存储器装置1000进行通信的协议。例如，存储器接口可以包括诸如NAND接口和NOR接口的闪存接口中的至少一个。

控制器1100还可以包括主机接口(未示出)，以执行主机和控制器1100之间的数据交换。主机接口包括主机和控制器1100之间通信所需的协议。在示例性实施例中，控制器1100被配置为通过诸如以下的各种接口协议中的至少一种与诸如主机的外部装置通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、***组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议和集成驱动电子(IDE)协议。

图2是示出根据本公开实施例的半导体存储器装置的框图。

图3是示出图2的存储器单元阵列100的结构示意图。

参照图2，半导体存储器装置1000包括存储器单元阵列100、***电路600以及控制电路700。

存储器单元阵列100包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过行线RL联接到地址解码器200。存储块BLK1至BLKz通过位线BL1至BLm联接到读取和写入电路400。存储块BLK1至BLKz的每一个包括多个存储器单元。在实施例中，多个存储器单元为非易失性存储器单元。在多个存储器单元中，联接到相同字线的存储器单元被定义为单个页面。也就是说，存储器单元阵列100由多个页面组成。

半导体存储器装置1000的存储器单元可以各自被实现为能够存储单个数据位的单层单元(SLC)、能够存储两个数据位的多层单元(MLC)、能够存储三个数据位的三层单元(TLC)或能够存储四个数据位的四层单元(QLC)。

参照图3，包括在存储器单元阵列100_1中的第一至第Z存储块BLK1至BLKz共同联接到第一至第m位线BL1至BLm。在图3中，为了便于说明，示出了多个存储块BLK1至BLKz中的包括在第一存储块BLK1中的元件，并且省略了其余存储块BLK2至BLKz中包括的各个元件。将被理解的是，其余存储块BLK2至BLKz中的每一个以与第一存储块BLK1相同的方式被配置。

存储块BLK1包括多个单元串CS1_1至CS1_m。第一至第m个单元串CS1_1至CS1_m分别联接到第一至第m位线BL1至BLm。

第一至第m单元串CS1_1至CS1_m中的每一个包括漏极选择晶体管DST、多个串联联接的存储器单元MC1至MCn以及源极选择晶体管SST。漏极选择晶体管DST联接到漏极选择线DSL1。第一存储器单元MC1至第n存储器单元MCn分别联接到第一至第n字线WL1至WLn。源极选择晶体管SST联接到源极选择线SSL1。漏极选择晶体管DST的漏极联接到对应的位线。第一至第m个单元串CS1_1至CS1_m的漏极选择晶体管分别联接到第一至第m位线BL1至BLm。源极选择晶体管SST的源极联接到共源线CSL。在实施例中，共源线CSL可以共同联接到第一至第Z个存储块BLK1至BLKz。

漏极选择线DSL1、第一至第n字线WL1至WLn以及源极选择线SSL1均包括在图2的行线RL中。漏极选择线DSL1、第一至第n字线WL1至WLn以及源极选择线SSL1由地址解码器200控制。共源线CSL由控制电路700控制。第一至第m位线BL1至BLm由读取和写入电路400控制。

再次参照图2，***电路600可以包括地址解码器200、电压发生器300、读取和写入电路400以及数据输入/输出(I/O)电路500。

***电路600在控制电路700的控制下驱动存储器单元阵列100。例如，***电路600可以驱动存储器单元阵列100，使得在控制电路700的控制下执行编程操作、读取操作和擦除操作。

地址解码器200通过行线RL联接到存储器单元阵列100。地址解码器200被配置为响应于控制电路700的控制而操作。地址解码器200通过设置在半导体存储器装置1000中的输入/输出缓冲器(未示出)从控制电路700接收地址ADDR。

地址解码器200被配置为对接收到的地址ADDR的块地址进行解码。地址解码器200响应于解码的块地址，从存储块BLK1至BLKz中选择至少一个存储块。地址解码器200被配置为对接收的地址ADDR的行地址进行解码。地址解码器200可以响应于解码的行地址，通过将电压发生器300供应的电压施加到至少一个字线WL上，来选择所选存储块的至少一个字线。

在编程操作期间，地址解码器200可以对被选择的字线施加编程电压，并且将具有低于编程电压的电平的通过电压施加到未选择的字线。在编程验证操作期间，地址解码器200可以将验证电压施加到选择的字线，并将高于验证电压的验证通过电压施加到未选择的字线。

在读取操作期间、地址解码器200可以将读取电压施加到选择的字线，并且将高于读取电压的通过电压施加到未选择的字线。

在实施例中，半导体存储器装置1000的擦除操作在存储块的基础上进行。在擦除操作期间，输入到半导体存储器装置1000的地址ADDR包括块地址。地址解码器200可解码块地址，并响应解码的块地址而选择单个存储块。在擦除操作期间，地址解码器200可将接地电压施加到与选择的存储块联接的字线。在实施例中，地址解码器200可包括块解码器、字线解码器、地址缓冲器等。

电压发生器300被配置为使用提供到半导体存储器装置1000的外部电源电压来产生多个电压。电压发生器300在控制电路700的控制下操作。

在实施例中，电压发生器300可以通过调节外部电源电压来产生内部电源电压。由电压发生器300产生的内部电源电压被用作半导体存储器装置1000的操作电压。

在实施例中，电压发生器300可以使用外部电源电压或内部电源电压来产生多个电压。例如，电压发生器300可以包括用于接收内部电源电压的多个泵电容器，并且可以通过在控制电路700的控制下选择性地激活泵电容器来产生多个电压。产生的电压被施加到由地址解码器200选择的字线上。

读取和写入电路400包括第一页面缓冲器PB1至第m页面缓冲器PBm。第一页面缓冲器PB1至第m页面缓冲器PBm分别通过第一至第m位线BL1至BLm联接到存储器单元阵列100。第一页面缓冲器PB1至第m页面缓冲器PBm在控制电路700的控制下操作。

第一页面缓冲器PB1至第m页面缓冲器PBm执行与数据I/O电路500的数据通信。在编程操作期间，第一页面缓冲器PB1至第m页面缓冲器PBm通过数据I/O电路500和数据线DL接收待被存储的数据DATA。

在编程操作期间，当编程脉冲被施加到各选择的字线时，第一页面缓冲器PB1至第m页面缓冲器PBm可通过位线BL1至BLm，将通过数据I/O电路500接收到的数据DATA传输到选择的存储器单元。选择的页面中的存储器单元基于传输的数据DATA被编程。与施加了诸如接地电压的编程允许电压的位线联接的存储器单元，可具有增加的阈值电压。与施加了诸如电源电压的编程禁止电压的位线联接的存储器单元的阈值电压，可以保持不变。在编程验证操作期间，第一至第m页面缓冲器通过位线BL1至BLm从选择的存储器单元读取页面数据。

在读取操作期间，读取和写入电路400通过位线BL从选择的页面中的存储器单元读取数据DATA，并将读取的数据DATA输出到数据I/O电路500。

在擦除操作期间，读取和写入电路400可以浮置位线BL。在实施例中，读取和写入电路400可以包括列选择电路。

数据I/O电路500通过数据线DL联接到第一页面缓冲器PB1至第m页面缓冲器PBm。数据I/O电路500在控制电路700的控制下操作。在编程操作期间，数据I/O电路500从外部控制器(未示出)接收待存储的数据DATA。在读取操作期间，数据I/O电路500将从包括在读取和写入电路400中的第一页面缓冲器PB1至第m页面缓冲器PBm接收的数据输出到外部控制器。

控制电路700与地址解码器200、电压发生器300、读取和写入电路400以及数据I/O电路500联接。控制电路700可以控制半导体存储器装置1000的整体操作。控制电路700从外部控制器接收命令CMD和地址ADDR。控制电路700可以响应命令CMD而控制***电路600。控制电路700可以控制地址解码器200、电压发生器300、读取和写入电路400以及数据I/O电路500，以执行与接收的命令相对应的操作。在实施例中，控制电路700可以在擦除操作期间将较高的擦除电压Verase施加到源极线。

控制电路700可进一步包括编程电压控制单元710。

编程电压控制单元710可以控制在编程操作期间被施加到选择的字线的编程电压VPGM。在编程操作期间，编程电压VPGM被施加到选择的字线，且具有比编程电压VPGM的电平低的电平的通过电压VPASS被施加到未被选择的字线。因此，在编程操作期间，当首先通过电压被施加到所有字线，并且字线的电压达到通过电压VPASS的电平时，半导体存储器装置1000将被施加到选择的字线的电压增加到编程电压VPGM的电平。

可以通过重复一个或多个编程循环(PGM循环)来执行半导体存储器装置1000的编程操作。单个编程循环(PGM循环)可以包括施加编程电压VPGM的编程阶段和验证编程状态的验证阶段。在编程阶段中，编程电压VPGM被施加到选择的存储器单元的字线。

在实施例中，半导体存储器装置1000可以使用每当编程循环进行时，逐渐增加编程电压的增量阶跃脉冲编程(ISPP)方案来执行编程操作。

在使用ISPP方案的编程操作中，在各编程循环中的编程电压可具有不同的目标编程电压VPGM_TARGET。也就是说，每当每个编程循环被执行时，目标编程电压VPGM_TARGET的电平可增加。

此外，可以根据施加的编程电压的电平和施加编程电压的持续时间来确定每个存储器单元的阈值电压。由于存储器单元与将编程电压施加到存储器单元的偏置源极驱动器的相对位置的差异，存储器单元的阈值电压可以互不相同。例如，位置更靠近地址解码器200的近字线的存储器单元，比位置距离地址解码器200更远的远字线的那些存储器单元更快达到目标编程电压VPGM_TARGET的电平。随着存储器单元的相对位置变大，达到目标编程电压VPGM_TARGET的电平的时间差异变大，这导致并加剧了存储器单元阈值电压的失真。阈值电压分布中的这种失真可降低半导体存储器装置的可靠性。

根据本公开的实施例，半导体存储器装置1000向选择的字线施加逐渐增大的编程电压，而不是直接向选择的字线施加目标编程电压VPGM_TARGET。更具体地，在编程操作期间，编程电压控制单元710可控制编程电压VPGM的电平，使得编程开始电压VPGM_START首先被施加到选择的字线，且随后当选择的字线的电压达到编程开始电压VPGM_START时，向选择的字线施加在预设时间段内逐渐达到目标编程电压VPGM_TARGET的阶跃电压。该方法可不同于在选择的字线的电压已经达到编程通过电压VPASS的电平后，将对应于当前编程循环的目标编程电压VPGM_TARGET直接施加到与选择的字线。下文将参照图6至图12详细描述半导体存储器装置1000控制被施加到选择的字线的编程电压VPGM的电平，使得在预设时间段阶跃电压从编程开始电压VPGM_START逐渐阶梯式地增加直到目标编程电压VPGM_TARGET，的方法。

图4是示出图2存储器单元阵列的另一实施例的示意图。

参照图4，存储器单元阵列100_2包括多个存储块BLK1至BLKz。在图4中，为了便于说明，示出了第一存储块BLK1的内部配置，并且省略了其余存储块BLK2至BLKz的内部配置。应当理解，第二存储块BLK2至第z存储块BLKz以与第一存储块BLK1相同的方式配置。

参照图4，第一存储块BLK1包括多个单元串CS11至CS1m和CS21至CS2m。在实施例中，单元串CS11至CS1m和CS21至CS2m中的每一个可以形成“U”形。在第一存储块BLK1中，m个单元串被设置在行方向上，即正(+)X方向。在图4中，示出两个单元串被设置在列方向上，即正(+)Y方向。然而，做出这样的图示是为了便于说明，且将被理解的是，可以在列方向上配置3个或更多个单元串。

多个单元串CS11至CS1m和CS21至CS2m中的每一个包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管型(pipe)晶体管PT以及至少一个漏极选择晶体管DST。

选择晶体管SST和DST以及存储器单元MC1至MCn可以分别具有相似的结构。在一个实施例中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括通道层、隧道绝缘层、电荷存储层和阻隔绝缘层。在实施例中，用于提供通道层的柱(pillar)可以被提供到每个单元串。在实施例中，用于提供通道层、隧道绝缘层、电荷存储层和隔离绝缘层中至少一个的柱可被提供到每个单元串。

各单元串的源级选择晶体管SST在共源线CSL和存储器单元MC1至MCp之间连接。

在实施例中，布置在同一行中的单元串的源极选择晶体管被联接到在行方向上延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管被联接到不同的源极选择线。在图4中，第一行中的单元串CS11至CS1m的源极选择晶体管被联接到第一源极选择线SSL1。第二行中的单元串CS21至CS2m的源极选择晶体管被联接到第二源极选择线SSL2。

在另一实施例中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同联接到单个源极选择线。

每个单元串中的第一至第n个存储器单元MC1至MCn联接在源极选择晶体管SST和漏极选择晶体管DST之间。

第一存储器单元MC1至第n存储器单元MCn可被划分为第一存储器单元MC1至第p存储器单元至MCp以及第p+1存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元至MCp在与正(+)Z方向相反的方向上依次设置，并在源极选择晶体管SST和管型晶体管PT之间串联连接。第p+1存储器单元MCp+1至第n存储器单元MCn在+Z方向上依次配置并在管型晶体管PT和漏极选择晶体管DST之间串联连接。第一存储器单元MC1至第p存储器单元至MCp和第p+1存储器单元MCp+1至第n存储器单元MCn通过管型晶体管PT彼此联接。每个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极分别联接到第一至第n字线WL1至WLn。

在实施例中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚拟存储器单元。当虚拟存储器单元被提供时，可以稳定地控制相应单元串的电压或电流。因此，提高了存储在存储块BLK1中的数据的可靠性。

每个单元串的管型晶体管PT的栅极被联接到管线PL。

每个单元串的漏极选择晶体管DST连接在对应的位线和存储器单元MCp+1至MCn之间。在行方向上的单元串被联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管被联接到第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管被联接到第二漏极选择线DSL2。

在列方向上设置的单元串被联接到在列方向上延伸的位线。如图4所示，第一列中的单元串CS11和CS21联接到第一位线BL1。第m列中的单元串CS1m和CS2m被联接到第m位线BLm。

联接到在行方向上设置的单元串中的相同字线的存储器单元构成单个页面。例如，在第一行的单元串CS11至CS1m当中，联接到第一字线WL1的存储器单元构成单个页面。在第二行的单元串CS21至CS2m当中，联接到第一字线WL1的存储器单元构成单个附加页面。可以通过选择漏极选择线DSL1和DSL2中的任意一个来选择在单行方向上设置的单元串。可以通过选择字线WL1至WLn中的任意一个，在选择的单元串中选择单个页面。

图5是示出图2的存储器单元阵列的又一实施例的示意图。

参照图5，存储器单元阵列100_3包括多个存储块BLK1'至BLKz'。在图5中，为了便于说明，示出了第一存储块BLK1'的内部结构，且省略了其余存储块BLK2'至BLKz'的内部配置的图示。将被理解的是，第二存储块BLK2'至第z存储块BLKz'以与第一存储块BLK1'相同的方式配置。

第一存储块BLK1'包括多个单元串CS11'至CS1m'和CS21'至CS2m'。多个单元串CS11'至CS1m'和CS21'至CS2m'中的每一个沿+Z方向延伸。在第一存储块BLK1'中，m个单元串被设置在+X方向上。在图5中，两个单元串示出为被设置在+Y方向上。然而，做出这样的配置是为了便于说明，并且将被理解的是，可以在列方向上设置三个或更多个单元串。

单元串CS11'至CS1m'和CS21'至CS2m'中的每一个包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。

每个单元串的源极选择晶体管SST连接在共源线CSL和存储器单元MC1至MCn之间。设置在同一行中的单元串的源极选择晶体管联接到相同的源极选择线。设置在第一行中的单元串CS11'至CS1m'的源极选择晶体管联接到第一源极选择线SSL1。设置在第二行中的单元串CS21'至CS2m'的源极选择晶体管联接到第二源极选择线SSL2。在另一个实施例中，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管可以共同联接到单个源极选择线。

每个单元串中的第一存储器单元MC1至第n存储器单元MCn在源极选择晶体管SST和漏极选择晶体管DST之间串联连接。第一存储器单元MC1至第n存储器单元MCn的栅极分别联接到第一至第n字线WL1至WLn。

在实施例中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚拟存储器单元。当提供了虚拟存储器单元时，可以稳定地控制对应的单元串的电压或电流。因此，提高了存储在存储块BLK1'中的数据的可靠性。

每个单元串的漏极选择晶体管DST连接在对应的位线和存储器单元MC1至MCn之间。在行方向上设置的单元串的漏极选择晶体管被联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11'至CS1m'的漏极选择晶体管被联接到第一漏极选择线DSL1。第二行中的单元串CS21'至CS2m'的漏极选择晶体管被联接到第二漏极选择线DSL2。

最终，除了每个单元串不具有管型晶体管PT外，图5的存储块BLK1'具有与图4的存储块BLK1的电路相似的等效电路。

图6是示出使用ISPP方案的编程方法的示意图。

参照图6，半导体存储器装置的编程操作可以包括一个或多个编程循环。在图6中，示出了半导体存储器装置总共进行N次编程循环的情况。单个编程循环可以被划分为施加编程电压Vpgm的编程阶段和编程验证阶段。

在N个编程循环期间，半导体存储器装置将编程电压脉冲Vpgm1至Vpgm(n)施加到选择的字线WL，之后分别对第一至第N编程状态中的每一个施加相应的验证电压Vvfy1至Vvfyn。在施加电压的同时，半导体存储器装置可以将编程通过电压和读取通过电压施加到未选择的字线。

在实施例中，在验证阶段中使用的验证电压的数量可以根据编程方法被区别设置。也就是说，在验证阶段中使用的验证电压的数量并不受图6的实施例的限制。

在使用ISPP方案的编程操作中，随着编程循环次数增加，编程电压Vpgm1至Vpgm(n)可以预设的电压电平逐渐增加。例如，在编程循环2中施加的第二编程电压Vpgm2可以预设的电压电平来大于编程循环1中施加的第一编程电压Vpgm1。在实施例中，编程电压Vpgm1至Vpgm(n)的电平可以是各编程循环中的目标编程电压VPGM_TARGET的电平。

图7是示出在单个编程循环中施加到选择的字线的编程电压的示意图。

图7示出了在编程操作中由半导体存储器装置施加到选择的字线的编程电压VPGM。

在编程操作期间，编程电压VPGM被施加到选择的字线，且具有比编程电压VPGM电平低的电平的通过电压VPASS被施加到未被选择的字线。在编程操作期间，半导体存储器装置首先将通过电压VPASS施加到所有字线，并且当所有字线的电压达到通过电压VPASS的电平时，将施加到选择的字线的电压增加到编程电压VPGM的电平。

更具体地，在t1时刻，半导体存储器装置可向所有字线施加通过电压VPASS。由于在t1时刻被施加的通过电压VPASS，当到达t2时刻时，所有字线的电压可以达到通过电压VPASS的电平，因此所有字线的电压可以具有通过电压VPASS的电平。

在t2时刻，半导体存储器装置可以将编程开始电压VPGM_START施加到选择的字线。编程开始电压VPGM_START的电平在所有编程循环中可以具有相同的值。

当在t2时刻编程开始电压VPGM_START被施加到选择字线时，选择的字线的电势会增加。在t3时刻，选择的字线的电势可达到编程开始电压VPGM_START的电平。

半导体存储器装置可以执行控制，使得在t3时刻和t4时刻之间的区间内，施加到选择的字线的电压从编程开始电压VPGM_START阶梯式地增加直到目标编程电压VPGM_TARGET。

在使用ISPP方案的编程操作中，目标编程电压VPGM_TARGET的电平随着编程循环次数的增加而增加。因此，在半导体存储器装置中，随着编程循环次数的增加，在t3时刻和t4时刻之间的区间内，施加到选择的字线的电压的增量梯度可以进一步增加。

图8为示出根据本公开实施例的编程电压控制方法的示意图。

参照图8，图的横轴表示阶段(t)。单个阶段可以具有与半导体存储器装置的微时钟MC_CK的一个周期和半个周期当中的一个对应的时间长度。图的纵轴表示编程电压的大小(V)。

为了便于说明，在图8中，假定在阶段计数例如为5(t＝5)时，也就是当时间到达第5阶段时，选择的字线的电压达到编程开始电压VPGM_START。

半导体存储器装置可以控制编程电压，使得在与从阶段计数为5到21所对应的预设时间段期间，即与从第5阶段(t＝5)到第21阶段(t＝21)的阶段数量所对应的预设时间段期间，选择的字线的电压从编程开始电压VPGM_START达到目标编程电压VPGM_TARGET。

更具体地，半导体存储器装置可以控制编程电压，使得在对应于多个阶段的预设时间段期间，例如在如上文举例的对应于从第5阶段(t＝5)到第21阶段(t＝21)的阶段数量的预设时间段期间，当施加到选择的字线的电压达到编程开始电压VPGM_START时，选择的字线的电压增加达到对应的编程循环的目标编程电压VPGM_TARGET。

在实施例中，可以控制编程电压，使得在预设时间段期间，编程电压在每个阶段中增加阶跃电压Vstep。预设时间段的长度可以对所有编程循环保持不变，这意味着在各编程循环中，选择的字线的电压从编程开始电压VPGM_START达到目标编程电压VPGM_TARGET需要恒定的时间段。在一个实施例中，预设时间段可对应于总共2^N个阶段。图8示例了具有总共16个阶段的预设时间段，也就是N＝4。

半导体存储器装置可以在从编程开始电压VPGM_START开始的预设时间段期间，在每个阶段区间开始时，对与预设时间段中剩余时间长度对应的剩余阶段进行计数。

阶段区间可由如下的等式1定义。

[等式1]

其中，“n”为从1到N+1范围内的自然数。

当给出与预设时间段对应的总共为2^N个阶段时，可以获得各个阶段区间。例如，具有总共16个阶段(＝2^N，其中N＝4)并且从第5阶段开始的预设时间段可以包括从第5阶段开始的8(＝2⁴-2³)个阶段的第一阶段区间、从第13阶段开始的4(＝2³-2²)个阶段的第二阶段区间、从第17阶段开始的2(＝2²-2¹)个阶段的第四阶段区间、从第19阶段开始的1(＝2¹-2⁰)个阶段的第四阶段区间以及从第20阶段开始的1个阶段的第五阶段区间，如图8所示。

在每个阶段区间开始时，半导体存储器装置可以基于目标编程电压VPGM_TARGET、选择的字线的当前编程电压以及剩余阶段的计数的数量来更新阶跃电压Vstep。在更新阶跃电压Vstep时，编程电压可以在相应的阶段区间期间在各个阶段增加更新的阶跃电压。

在每个阶段区间开始时，半导体存储器装置可基于目标编程电压VPGM_TARGET、选择的字线的当前电压VCURRENT以及剩余阶段的计数的数量来更新阶跃电压Vstep，如以下等式2：

[等式2]

其中，“n”为从1到N+1范围内的自然数。

例如，假设当阶跃电压更新时，阶段的总数为2^N，且更新的阶跃电压的电平由如下的表1所示：

[表1]

参照表1，在2^N-2^N-1个阶段的第一阶段区间期间，编程电压可在各阶段增加第一阶跃电压Vstep1。

在2^N-1-2^N-2个阶段的第二阶段区间期间，编程电压可在各阶段增加第二阶跃电压Vstep2。

在2^N-2-2^N-3个阶段的第三阶段区间期间，编程电压可在各阶段增加第三阶跃电压Vstep3。

在2¹-2⁰个阶段的第N阶段区间期间，编程电压可在各阶段增加第N阶跃电压Vstep(N)。

在2⁰个阶段的第N+1阶段区间期间，编程电压可在各阶段增加第N+1阶跃电压Vstep(N+1)，且选择的字线的电压达到目标编程电压VPGM_TARGET。

在图8中，虽然已经通过举例描述了包括在预设时间段中的阶段总数为16(＝2^N＝2⁴)的情况，但是本公开实施例中的预设时间段中包括的多个阶段的数量不受图8的实施例的限制。

参照图8，预设时间段中包括的阶段总数为16(＝2^N，其中N＝4)。

在从第5阶段到第13阶段的8个阶段的第一阶段区间Step1期间，施加到选择的字线的第一阶跃电压Vstep1为(VPGM_TARGET-VCURRENT(t＝5))/16，且编程电压被控制成从编程开始电压VPGM_START，即第5阶段的电压电平开始，在各阶段增加第一阶跃电压Vstep1。

在从第13阶段到第17阶段的4个阶段的第二阶段区间Step2期间，施加到选择的字线的第二阶跃电压Vstep2为(VPGM_TARGET-VCURRENT(t＝13))/8，且编程电压被控制成从第13阶段的电压电平开始，在各阶段增加第二阶跃电压Vstep2。

在从第17阶段到第19阶段的2个阶段的第三阶段区间Step3期间，施加到选择的字线的第三阶跃电压Vstep3为(VPGM_TARGET-VCURRENT(t＝17))/4，且编程电压被控制成从第17阶段的电压电平开始，在各阶段增加第三阶跃电压Vstep3。

在从第19阶段到第20阶段的1个阶段的第四阶段区间Step4期间，施加到选择的字线的第四阶跃电压Vstep4为(VPGM_TARGET-VCURRENT(t＝19))/2，且编程电压被控制成从第19阶段的电压电平开始，在各阶段增加第四阶跃电压Vstep4。

在从第20阶段到第21阶段的1个阶段的第五阶段区间Step5期间，施加到选择的字线的第而阶跃电压Vstep5为(VPGM_TARGET-VCURRENT(t＝20))/1，且编程电压被控制成从第20阶段的电压电平开始，在各阶段增加第五阶跃电压Vstep5。

图9是示出图2编程电压控制单元710结构的示意图。

参照图9，编程电压控制单元710可包括阶跃电压决定单元910、编程电压输出单元920以及加法器930。

阶跃电压决定单元910基于目标编程电压VPGM_TARGET、各阶段区间开始时选择的字线的当前编程电压VCURRENT以及剩余阶段的计数的数量，根据等式1和2来确定阶跃电压。阶跃电压决定单元910可接收目标编程电压VPGM_TARGET、选择的字线的当前编程电压VCURRENT以及预设时间段中包括的阶段的总数(step#)，该预设时间段是在编程循环中从编程开始电压VPGM_START达到目标编程电压VPGM_TARGET的编程电压所需的。

阶跃电压决定单元910可向加法器930输出计算的阶跃电压Vstep。

阶跃电压决定单元910可根据选择的字线的当前编程电压VCURRENT以及各阶段区间开始时剩余阶段的数量，在各阶段区间开始时更新阶跃电压Vstep(参照等式1和2)。在各阶段区间开始时，阶跃电压决定单元910可基于当前编程电压VCURRENT、目标编程电压VPGM_TARGET、剩余阶段的数量，根据等式1和2来更新阶跃电压Vstep。阶跃电压决定单元910可向加法器930输出更新的阶跃电压Vstep。

例如，阶跃电压决定单元910接收对应于预设时间段的阶段的总数step#、并在每个由等式1定义的阶段区间开始时更新阶跃电压Vstep。

如上文所示，对应于预设时间段的阶段的总数step#为2^N。阶跃电压决定单元910在由等式1定义的每个阶段区间开始时更新阶跃电压Vstep。

编程电压输出单元920可以响应于输入时钟信号，输出为每个时钟增加了阶跃电压Vstep的编程电压。在下一阶段中从编程电压输出单元920输出的编程电压Vpgm_next，可以是当前编程电压Vpgm_current和阶跃电压Vstep之和。编程电压输出单元920可以将作为当前编程电压Vpgm_current的编程电压Vpgm_next反馈给阶跃电压决定单元910和加法器930两者。

加法器930可以将反馈的当前编程电压Vpgm_current加上从阶跃电压决定单元910输出的阶跃电压Vstep，并且可以将得到的电压提供给编程电压输出单元920。

图10为示出阶跃电压决定单元910的结构的示意图。

参照图10，阶跃电压决定单元910可包括阶跃电压计算单元911、阶段计数电路912以及减法器913。

阶跃电压计算单元911可接收当前阶跃电压和剩余阶段的数量，并且可以计算阶跃电压Vstep。假设对应于预设时间段的阶段总数step#为2^N，阶跃电压计算单元911可在每个由等式1定义的阶段区间开始时计算阶跃电压Vstep。

阶跃电压计算单元911可选择在每个由等式1定义的阶段区间开始时输出的阶跃电压Vstep，并且可输出选择的阶跃电压Vstep。阶跃电压计算单元911可根据等式2计算阶跃电压Vstep。

阶段计数电路912可接收对应于预设时间段的阶段的总数step#，该预设时间段是在编程循环中编程电压从编程开始电压VPGM_START达到目标编程电压VPGM_TARGET所需的时间，并且每当每个阶段进行时，可对剩余阶段的数量计数。在实施例中，阶段计数电路912可被实施为移位寄存器。

减法器913可从目标编程电压VPGM_TARGET中减去当前编程电压VCURRENT，且可输出结果值。

图11是根据本公开实施例的用于说明半导体存储器装置操作的流程图。

也就是说，图11是用于说明在单个编程循环期间将编程电压VPGM施加到选择的字线的进程的示意图。

参照图11，在步骤1101中，半导体存储器装置将编程电压施加到选择的字线。更具体地，在编程操作期间，编程电压VPGM被施加到选择的字线，并且具有比编程电压VPGM电平小的电平的通过电压VPASS被施加到未被选择的字线。因此，在编程操作期间，当通过电压VPASS被施加到所有字线且字线的电压达到通过电压VPASS的电平时，半导体存储器装置将被施加到选择的字线的电压增大到编程开始电压VPGM_START的电平。在步骤1101中，在选择的字线的电压达到通过电压VPASS之后，编程开始电压VPGM_START可以被施加到选择的字线。

在步骤1103中，半导体存储器装置可以确定选择的字线的电压是否已经达到编程开始电压VPGM_START。如果确定选择的字线的电压已经达到编程开始电压VPGM_START，则进程进入步骤1105。

在步骤1105中，半导体存储器装置可以控制编程电压，使得施加到选择的字线的编程电压在预设时间段期间从编程开始电压VPGM_START达到目标编程电压VPGM_TARGET。具体地，当编程电压施加到选择的字线时，半导体存储器装置将从编程开始电压VPGM_START逐渐增加阶跃电压Vstep直到目标编程电压VPGM_TARGET的编程电压施加到选择的字线。

图12是示出图11编程电压控制方法的流程图。

参照图12，半导体存储器装置可以在步骤1201中确定是否是阶段区间的开始。若确定是阶段区间的开始，则进程进入步骤1203，而如果确定不是阶段区间的开始，则进程会进入步骤1205。在实施例中，当对应于预设时间段的总共2^N个阶段被给出时，可以根据等式1确定每个阶段区间的开始。

在步骤1203中，如参考图6至10所述，半导体存储器装置可根据目标编程电压VPGM_TARGET、选择的字线的当前编程电压VCURRENT以及剩余阶段的计数的数量，通过在各阶段区间开始时应用等式2来更新阶跃电压Vstep。

在步骤1205中，半导体存储器装置向选择的字线施加增加了阶跃电压Vstep的编程电压。

在步骤1207中，半导体存储器装置可确定编程电压是否达到目标编程电压VPGM_TARGET。在实施例中，因为编程电压在对应于预设时间段的阶段总数中的最后一个阶段达到目标编程电压VPGM_TARGET，所以半导体存储器装置还可以通过确定是否有剩余的阶段来确定编程电压是否达到目标编程电压VPGM_TARGET。若确定编程电压未达到目标编程电压VPGM_TARGET或还存在剩余的阶段，则进程可进入到增加阶段计数的步骤1209。

根据本公开的实施例，半导体存储器装置可在编程操作期间施加从编程开始电压阶梯式地增加到目标编程电压的编程电压。进一步地，阶跃电压可在每个具有预定长度的阶段区间(参考等式1)开始时被更新。在这种情况下，可以增加编程电压，使得在理想情况下在梯度中几乎不发生误差。根据本公开的实施例，源于由于字线与偏置源极驱动器的相对位置的差异而导致的寄生负载的，距离偏置源极驱动器，例如地址解码器200较近的近字线，和距离偏置源极驱动器较远的远字线间的阈值电压分布中的差异是可以克服的。进一步地，数字逻辑可在不需要除法器和加法器的情况下控制编程电压，从而控制编程电压而不增加电路面积。

图13是示出包括图2的半导体存储器装置的存储器***的框图。

参照图13，存储器***1500包括半导体存储器装置1300和控制器1200。

半导体存储器装置1300可具有与参考图2所描述的半导体存储器装置1000相同的配置和操作。在下文中，将省略重复的描述。

控制器1200联接到主机Host和半导体存储器装置1300。控制器1200被配置为响应来自主机Host的请求而访问半导体存储器装置1300。例如，控制器1200被配置为控制半导体存储器装置1300的读取、写入、擦除和后台操作。控制器1200被配置为提供主机Host和半导体存储器装置1300之间的接口。控制器1200被配置为运行用于控制半导体存储器装置1300的固件。

控制器1200包括RAM(随机存取存储器)1210、处理单元1220、主机接口1230、存储器接口1240和错误校正块1250。

RAM 1210用作处理单元1220的操作存储器、半导体存储器装置1300和主机Host之间的高速缓冲存储器以及半导体存储器装置1300与主机Host之间的缓冲存储器中的至少一个。

处理单元1220控制控制器1200的整体操作。

处理单元1220被配置为随机化从主机Host接收的数据。例如，处理单元1220可以使用随机化种子来随机化从主机Host接收的数据。随机化的数据作为要存储的数据被提供给半导体存储器装置1300，并随后在存储器单元阵列中被编程。

处理单元1220被配置为在读取操作期间将从半导体存储器装置1300接收的数据去随机化。例如，处理单元1220可以使用去随机化种子将从半导体存储器装置1300接收的数据去随机化。去随机化的数据可以被输出到主机Host。

在实施例中，处理单元1220可以通过运行软件或固件来执行随机化操作或去随机化操作。

主机接口1230包括用于在主机Host和控制器1200之间执行数据交换的协议。在示例性实施例中，控制器1200被配置为通过诸如以下的各种接口协议中的一种与主机Host通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、***组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议以及集成驱动电子(IDE)协议和专用协议。

存储器接口1240与半导体存储器装置1300通过接口连接。例如，存储器接口包括NAND接口或NOR接口。

错误校正块1250使用错误校正码(ECC)检测并校正从半导体存储器装置1300接收的数据中的错误。

可以将控制器1200和半导体存储器装置1300集成到单个半导体装置中。在示例性实施例中，可以将控制器1200和半导体存储器装置1300集成到单个半导体装置中以形成存储卡。例如，可以将控制器1200和半导体存储器装置1300集成到单个半导体装置中并形成诸如个人计算机存储卡国际协会(PCMCIA)、标准闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)或通用闪存(UFS)的存储卡。

可以将控制器1200和半导体存储器件1300集成到单个半导体装置中以形成固态驱动器(SSD)。SSD包括被配置为将数据存储在半导体存储器中的存储装置。当存储器***用作SSD时，可以显著改善联接到存储器***的主机Host的操作速度。

在另一个实施例中，存储器***可以被提供为诸如以下的电子装置的各种元件中的一个：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航设备、黑盒、数码相机、三维电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送/接收信息的设备、用于形成家庭网络的各种设备之一、用于形成计算机网络的各种电子装置之一、用于形成远程信息处理网络的各种电子装置之一、RFID设备、用于形成计算***的各种元件之一等等。

在示例性实施例中，半导体存储器装置1300或存储器***可以嵌入在各种类型的封装中。例如，半导体存储器装置1300或存储器***可以以诸如以下的各种形式被封装：堆叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、叠片包装的管芯(Die in Waffle Pack)、晶圆形式的管芯(Die in WaferForm)、片上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小型集成电路(SOIC)、收缩小外形封装(SSOP)、薄型小外形封装(TSOP)、薄四方扁平封装(TQFP)、***级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理堆叠封装(WSP)等类型的封装。

图14是示出应用图13存储器***示例2000的框图。

参照图14，存储器***2000包括半导体存储器装置2100和控制器2000。半导体存储器装置2100包括多个半导体存储器芯片。半导体存储器芯片被划分为多个组。

在图14中，示出了多个组中的每一个通过第一至第k通道CH1至CHk与控制器2200通信。每个半导体存储器芯片可具有与参照图2所述的半导体存储器装置1000的实施例相同的配置和操作。

每个组通过一个公共通道与控制器2200通信。控制器2200具有与参照图13所述的控制器1200相同的配置，且被配置为通过多个通道CH1至CHk控制半导体存储器装置2100的多个存储器芯片。

在图14中，已经对多个半导体存储器芯片被联接到单个通道进行了描述。然而，将被理解的是，可以调整存储器***2000使得单个半导体存储器芯片联接到单个通道。

图15为示出包括参考图14所述存储器***的计算***的框图。

参考图15，计算***3000可包括中央处理单元(CPU)3100、RAM 3200、用户接口3300、电源3400、***总线3500以及存储器***2000。

存储器***2000通过***总线3500与CPU 3100、RAM3200、用户接口3300以及电源3400电联接。通过用户接口3300提供的数据或由CPU 3100处理的数据被存储在存储器***2000中。

在图15中，半导体存储器装置2100被示出为通过控制器2200与***总线3500联接。然而，半导体存储器装置2100可直接与***总线3500联接。控制器2200的功能可由CPU3100和RAM 3200执行。

在图15中，由于提供了参照图14所述的存储器***2000而被示出。然而，存储器***2000可由参照图13所述的存储器***1500替换。在一个实施例中，计算***3000可被配置为包括参照图13和14所述的所有存储器***1500和2000。

根据本公开的实施例，提供了具有更好可靠性的半导体存储器装置以及操作该半导体存储器装置的方法。

虽然已经公开了本公开的示例性实施例，但是本领域技术人员将理解，在不脱离本公开范围和精神的情况下，各种修改、添加和替换是可能的。

因此，本公开的范围必须由权利要求和权利要求的等同物而不是由前面的描述限定。

在上述实施例中，可以选择性地执行或跳过所有步骤。此外，每个实施例中的步骤可以不总是按照正常顺序执行。此外，本说明书和附图中公开的实施例将帮助本领域普通技术人员更清楚地理解本发明，而不是限制本公开的范围。也就是说，本公开所属领域的普通技术人员将能够容易地理解，基于本公开的技术范围可以进行各种修改。

本文已经公开了示例性实施例，并且尽管采用了特定术语，但术语仅以通用和描述性意义被使用和解释，而不是为了限制的目的。在一些情况下，除非另有明确说明，否则如随着本申请的提交本领域普通技术人员将明白的是，结合特定实施例描述的特征、特点和/或元件可以单独使用，或与结合其它实施例描述的特征、特点和/或元件结合使用。因此，本领域普通技术人员将会理解，在不脱离如权利要求所阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (7)

1.一种半导体存储器装置，其包括：

存储器单元阵列，其包括多个存储器单元；

***电路，其被配置为对所述多个存储器单元中被选择的存储器单元执行包括多个编程循环的编程操作；以及

控制电路，其被配置为控制所述***电路，使得在各编程循环的预设时间段期间，被施加到与选择的存储器单元联接的选择的字线的编程电压从编程开始电压阶梯式地增加阶跃电压直到目标编程电压，其中阶跃电压是所述编程电压的电压增量，

其中，所述控制电路包括编程电压控制单元，所述编程电压控制单元被配置为在以下等式2定义的每一阶段区间开始处根据如下等式1来更新所述阶跃电压，其中等式2给出对应于所述预设时间段的全部2^N个阶段，其中N是自然数：

[等式1]

其中，“VPGM_TARGET”表示所述目标编程电压，“VCURRENT”表示所述选择的字线的当前编程电压，“REMAINING STEPS”表示在每一阶段区间开始处在全部阶段中剩余阶段的数量，且“n”表示从1到N+1范围内的自然数；以及

[等式2]

其中，“n”为从1到N+1范围内的自然数。

2.根据权利要求1所述的半导体存储器装置，其中，所述编程电压控制单元包括：

阶段计数电路，其被配置为在所述编程电压被施加到所述选择的字线时对剩余阶段的数量进行计数；以及

阶跃电压计算单元，其被配置为根据等式1更新所述阶跃电压。

3.根据权利要求1所述的半导体存储器装置，其中，所述预设时间段等量地应用于所述多个编程循环。

4.根据权利要求1所述的半导体存储器装置，其中，全部阶段中的每一个具有与所述半导体存储器装置的时钟信号的一个周期和半个周期中的一个对应的长度。

5.一种操作半导体存储器装置的方法，其包括：

向所有字线施加通过电压；

当所述字线的电压达到所述通过电压时，将高于所述通过电压的编程开始电压施加到所述字线中被选择的字线；并且

当所述选择的字线的电压达到所述编程开始电压时，在多个编程循环的每一个的预设时间段期间将编程电压施加到所述选择的字线，

其中，在所述预设时间段期间，所述编程电压从所述编程开始电压阶梯式地增加阶跃电压直到目标编程电压，其中阶跃电压是所述编程电压的电压增量，

其中，施加所述编程电压包括在由如下等式2定义的每一阶段区间的开始处根据如下等式1来更新所述阶跃电压，其中等式2给出对应于所述预设时间段的全部2^N个阶段，其中N是自然数：

[等式1]

其中，“VPGM_TARGET”表示所述目标编程电压，“VCURRENT”表示所述选择的字线的当前编程电压，“REMAINING STEPS”表示在每一阶段区间开始处在全部阶段中剩余阶段的数量，且“n”表示从1到N+1范围内的自然数；以及

[等式2]

其中，“n”为从1到N+1范围内的自然数。

6.根据权利要求5所述的方法，其中，所述预设时间段等量地应用于所述多个编程循环。

7.根据权利要求5所述的方法，其中，全部阶段中的每一个具有与所述半导体存储器装置的时钟信号的一个周期和半个周期中的一个对应的长度。

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