CN107170485B - 半导体存储设备及其操作方法 - Google Patents

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CN107170485B CN201610810412.0A CN201610810412A CN107170485B CN 107170485 B CN107170485 B CN 107170485B CN 201610810412 A CN201610810412 A CN 201610810412A CN 107170485 B CN107170485 B CN 107170485B
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Abstract

半导体存储设备及其操作方法。本技术涉及一种电子设备，更具体地，涉及一种半导体存储设备及其操作方法。具有改进的可靠性的半导体存储设备包括地址解码器，所述地址解码器向联接至多个存储单元中的所选择的存储单元的所选择的字线施加编程电压；读写电路，所述读写电路向联接至所选择的存储单元的位线施加编程许可电压或编程禁止电压；以及控制逻辑，所述控制逻辑控制所述读写电路，以在施加所述编程电压时，向联接至所选择的存储单元的所述位线依次施加所述编程许可电压和所述编程禁止电压。

Description

半导体存储设备及其操作方法
技术领域
各个实施方式总体上涉及电子设备，更具体地，涉及一种半导体存储设备及其操作方法。
背景技术
半导体存储设备是利用由诸如硅(Si)、锗(Ge)、砷化镓(GaAs)以及磷化铟(InP)的材料形成的半导体具体实现的存储设备。半导体存储设备分为易失性存储设备和非易失性存储设备。
易失性存储设备在断电时丢失存储的数据。易失性存储设备的示例包括静态RAM(SRAM)、动态RAM(DRAM)以及同步DRAM(SDRAM)。非易失性存储设备无论通电/断电条件均保持存储的数据。非易失性存储设备的示例包括只读存储器(ROM)、掩码ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)以及铁电RAM(FRAM)。闪存分为NOR型存储器和NAND型存储器。
发明内容
各个实施方式涉及具有改进的可靠性的半导体存储设备及其操作方法。
根据一个实施方式，一种包含多个存储单元的半导体存储设备的操作方法可包括向联接至所述多个存储单元中的所选择的存储单元的所选择的字线施加编程电压。该方法还包括在施加所述编程电压时，向联接至所选择的存储单元的位线依次施加编程许可电压和编程禁止电压。
根据一个实施方式，一种包含多个存储单元的半导体存储设备可包括地址解码器，所述地址解码器被配置成向联接至所述多个存储单元中的所选择的存储单元的所选择的字线施加编程电压。所述半导体存储设备还包括：读写电路，所述读写电路被配置成向联接至所选择的存储单元的位线施加编程许可电压或编程禁止电压；以及控制逻辑，所述控制逻辑被配置成控制所述读写电路，以在施加所述编程电压时，向联接至所选择的存储单元的所述位线依次施加所述编程许可电压和所述编程禁止电压。
附图说明
图1是示出存储***的配置的框图；
图2是示出根据一个实施方式的半导体存储设备的框图；
图3是示出如图2所示的存储单元阵列结构的图；
图4是示出如图2所示的存储单元阵列的另一实施方式的图；
图5是示出如图2所示的存储单元阵列的另一实施方式的图；
图6是示出根据双重验证方法的编程操作的图；
图7是示出根据一个实施方式的半导体存储设备的操作方法的图；
图8是示出根据另一实施方式的半导体存储设备的操作方法的图；
图9是示出根据另一实施方式的半导体存储设备的操作方法的图；
图10是示出根据另一实施方式的半导体存储设备的操作方法的图；
图11是示出根据另一实施方式的半导体存储设备的操作方法的图；
图12是示出根据另一实施方式的半导体存储设备的操作方法的图；
图13是示出根据另一实施方式的半导体存储设备的操作方法的图；
图14是示出根据另一实施方式的半导体存储设备的操作方法的图；
图15是示出包括如图2所示的半导体存储设备的存储***的框图；
图16是示出如图15所示的存储***的应用示例的框图；以及
图17是示出包括参照图16所述的存储***的计算***的框图。
具体实施方式
各个实施方式可涉及具有改进的可靠性的半导体存储设备及其操作方法。根据本说明书公开的概念的示例实施方式的特定结构性或功能性描述仅用于描述根据概念的示例实施方式，并且根据概念的示例实施方式可由所述实施方式的各种形式实现，但是这些描述不限于本说明书中描述的示例实施方式。
可对根据概念的示例实施方式进行各种修改和变化，使得能在附图中示出并且在说明书中描述示例实施方式。然而，根据概念的示例实施方式不限于特定实施方式，而是包含了落入本公开的精神和技术范围之内的所有变化、等同物或替代物。
诸如第一或第二的术语可用于描述各个组件，但这些组件不被上述术语限制。上述术语用于将一个组件与另一组件区分开来，例如在不偏离根据本发明概念的范围的前提下，可将第一组件称为第二组件，同理可将第二组件称为第一组件。
应当理解，当描述一个元件“联接”或“连接”至另一元件时，该元件可以直接联接或直接连接至另一元件，或经由第三元件联接或连接至另一元件。与此相反，应当理解，当描述一个元件“直接连接”或“直接联接”至另一元件时，不会有其它元件介入其间。描述组件之间关系的其它表达方式，即“在……之间”和“直接在……之间”，或“相邻”和“直接相邻”也应以相同方式解释。
本说明书中使用的术语仅用于描述实施方式的具体示例且并不意图限制本发明。如果在上下文中没有明确相反的意思，则单数形式可包括复数形式。在本说明书中，应当理解的是，术语“包括”或“具有”表示存在特征、数字、步骤、操作、组件、部件或说明书中所述的特征、数字、步骤、操作、组件、部件的组合，但不排除可能事先存在或增加一个或更多个其它特征、数字、步骤、操作、组件、部分或它们的组合。
如果没有相反定义，则本文使用的所有术语(包括技术或科学术语)具有与本领域普通技术人员所通常理解的含义相同的含义。在通用词典中定义的术语应当被解释为具有与相关技术的上下文中的含义相同的含义，但如果这些术语在本说明书中没有明确地定义，则不能解释为理想的或过于形式的含义。
在一些实施方式中，对于公知的工艺、设备结构和技术将不作详细描述，以避免使本公开模糊不清。
以下将会通过参照附图来解释实施方式的示例而描述本公开。
图1是示出存储***的配置的框图。
存储***50可包括半导体存储设备100和控制器200。
半导体存储设备100可包括NAND闪存、垂直NAND闪存、NOR闪存、电阻式随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻式随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)以及自旋转移矩随机存取存储器(spin transfer torque random access memory,STT-RAM)。此外、半导体存储设备100可具有三维阵列结构。本公开可适用于具有包括绝缘层的电荷存储层的电荷撷取闪存CTF以及具有包括浮置栅极FG的电荷存储层的闪存设备。
半导体存储设备100可包括存储单元阵列110以及用于驱动存储单元阵列110的***电路120。存储单元阵列110可包括多个非易失性存储单元。
存储单元阵列110可包括多个存储块。根据其用途可将多个存储块分为***块和用户块。
根据一个实施方式，存储单元阵列110可包括内容可寻址存储(CAM)区域。CAM区域可包括包含在至少一个存储块中的多个存储单元。可将对半导体存储设备100进行操作所需的各种类型的设置信息存储在CAM区域中。例如，可将相对于数据输入和输出操作而设置的各种条件或其它信息存储在CAM区域中。根据一个实施方式，可将P/E循环以及缺陷列地址和缺陷块地址的相关信息存储在CAM区域中。根据一个实施方式，可将半导体存储设备100对例如编程电压信息、读取电压信息、擦除电压信息或单元的栅氧层厚度的相关信息进行操作所需的选项信息存储在CAM区域中。根据一个实施方式，可将在编程操作期间施加到位线的电压的相关信息存储在CAM区域中。
当向半导体存储设备100供电时，存储在CAM区域中的信息可由***电路120读取，并且***电路120可控制存储单元阵列110根据基于读取的信息设置的条件而对存储单元进行数据输入和输出操作。
***电路120可响应于控制器200的控制而进行工作。***电路120可响应于控制器200的控制而采用数据对存储单元阵列110进行编程。***电路120可从存储单元阵列110中读取数据以及从存储单元阵列110中擦除数据。
根据各个实施方式，可以以页为单位来进行半导体存储设备100的读取操作以及编程操作。可以以存储块为单位来进行半导体存储设备100的擦除操作。
在编程操作期间，***电路120可从控制器200接收指示编程操作的命令、物理块地址PBA以及写入数据。当物理块地址PBA选择了单个存储块和包含在相应的存储块中的单个页面时，***电路120可采用数据对所选择的页面进行编程。
在读取操作期间，***电路120可从控制器200接收指示读取操作的命令(以下称为读取命令)以及物理块地址PBA。***电路120可从由物理块地址PBA选择的单个存储块和包含在单个存储块中的单个页面读取数据，并且向控制器200输出读取的数据(以下称为页面数据)。
在擦除操作期间，***电路120可从控制器200接收指示擦除操作的命令以及物理块地址PBA。物理块地址PBA可指定单独的存储块。***电路120可擦除与物理块地址PBA对应的存储块的数据。
控制器200可控制半导体存储设备100的一般操作。控制器200可响应来自外部主机的请求而访问半导体存储设备100。控制器200可响应于来自外部主机的请求而命令半导体存储设备100。
根据一个实施方式，控制器200可控制半导体存储设备100执行编程操作、读取操作或擦除操作。在编程操作期间，控制器200可经由信道向半导体存储设备100提供编程命令、地址以及数据。在读取操作期间，控制器200可经由信道向半导体存储设备100提供读取命令以及地址。在擦除操作期间，控制器200可经由信道向半导体存储设备100提供擦除命令以及地址。
控制器200可包括随机存取存储器(RAM)210、存储控制单元220和误差校正电路230。
RAM210可响应于存储控制单元220的控制而进行工作，并且用作工作存储器、缓冲存储器以及高速缓冲存储器。当RAM210用作工作存储器时，可以暂时存储由存储控制单元220处理的数据。当RAM210用作缓冲存储器时，RAM210可用于缓冲将要从主机(未示出)传输到半导体存储设备100的数据，或将要从半导体存储设备100传输到主机(未示出)的数据。
存储控制单元220可被配置成控制半导体存储设备100的读取操作、编程操作、擦除操作和后台操作。存储控制单元220可被配置成驱动用于控制半导体存储设备100的固件。
存储控制单元220可用作闪存转换层FTL。存储控制单元220可经由闪存转换层FTL将主机提供的逻辑块地址LBA转换成物理块地址PBA。闪存转换层FTL可接收逻辑块地址LBA，并且采用映射表将逻辑块地址LBA转换成物理块地址PBA。根据映射单元的不同，存在用于闪存转换层FTL的各种地址映射方法。典型的地址映射方法可包括页面映射方法、块映射方法以及混合映射方法。
误差校正编码电路230可产生奇偶校验，该奇偶校验是针对要编程的数据的误差校正编码(ECC)。此外，在读取操作期间，误差校正编码电路230可采用奇偶校验在读取的页面数据中校正误差。误差校正编码电路230可采用编码调制(例如低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhuri-Hocquenghem,BCH)码、涡轮码、里德-所罗门(Reed-Solomon)码、卷积码、递归***码(RSC)、格形编码调制(trellis-codedmodulation,TCM)、组编码调制(block coded modulation,BCM)和汉明码)来校正误差。
在读取操作期间，误差校正编码电路230可在读取的页面数据中校正误差。当读取的页面数据包含超过可校正误码(error bits)数量的误码时，解码会失败。当页面数据包含小于或等于可校正误码数量的误码时，解码会成功。
解码成功可表示相应的读取命令通过。解码失败可表示相应的读取命令失败。当解码成功时，控制器200可向主机输出经误差校正的页面数据。
虽然图中没有示出，但控制器200可进一步包括用于与半导体存储设备100通信的存储接口。该存储接口可包括用于与半导体存储设备100通信的协议。例如，存储接口可包括多个闪存接口(例如NAND接口和NOR接口)中的至少一个。
此外，控制器200还可包括用于在主机和控制器200之间执行数据交换的主机接口(未示出)。主机接口可包括用于在主机和控制器200之间通信的协议。例如，控制器200可经由各种接口协议(如通用串行总线(USB)协议、多媒体卡(MMC)协议、外设组件互连(PCI)协议、PCI-快速(PCI–Express,PCI-E)协议、高级技术附件(ATA)协议、串行-ATA协议、并行-ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议以及电子集成驱动器(IDE)协议)中的至少一种与外部设备(主机)进行通信。
图2是示出根据一个实施方式的半导体存储设备的框图。
图3是示出如图2所示的存储单元阵列110的结构的图。
参照图2，半导体存储设备100可包括存储单元阵列110和***电路120。
存储单元阵列110可包括多个存储块BLK1至BLKz。存储块BLK1至BLKz中的每一个均可经由行线RL联接至地址解码器121，并且经由位线BL1至BLm联接至读写电路123。存储块BLK1至BLKz中的每一个均可包括多个存储单元。根据一个实施方式，多个存储单元可以是非易失性存储单元。
存储单元阵列110中包含的多个存储单元可根据它们的用途被分成多个块。
参照图3，第一到第z存储块BLK1至BLKz可共同连接至第一到第m位线BL1至BLm。在图3中，为了便于解释，示出多个存储块BLK1至BLKz中的第一存储块BLK1所包含的组件，且可以省略存储块BLK2至BLKz所包含的组件。应当理解，存储块BLK2至BLKz中的每一个可具有与第一存储块BLK1基本相同的构造。
存储块BLK1可包括多个单元串(cell string)CS1_1至CS1_m。第一到第m单元串CS1_1至CS1_m可分别联接至第一到第m位线BL1至BLm。
第一到第m单元串CS1_1至CS1_m中的每一个可包括漏极选择晶体管DST、串联联接的多个存储单元MC1至MCn以及源极选择晶体管SST。漏极选择晶体管DST可联接至漏极选择线DSL1。第一到第n存储单元MC1至MCn可分别联接至第一到第n字线WL1至WLn。源极选择晶体管SST可联接至源极选择线SSL1。漏极选择晶体管DST的漏极侧可联接至对应的位线。第一到第m单元串CS1_1至CS1_m的漏极选择晶体管可分别联接至第一到第m位线BL1至BLm。源极选择晶体管SST的源极侧可联接至公共源极线CSL。根据一个实施方式，公共源极线CSL可与第一到第z存储块BLK1至BLKz公共地连接。
漏极选择线DSL1、第一到第n字线WL1至WLn以及源极选择线SSL1可被包含在如图2所示的行线RL中。漏极选择线DSL1、第一到第n字线WL1至WLn以及源极选择线SSL1可由地址解码器121控制。公共源极线CSL可由控制逻辑125控制。第一到第m位线BL1至BLm可由读写电路123控制。
再次参照图2，***电路120可包括地址解码器121、电压生成器122、读写电路123、数据输入/输出电路124以及控制逻辑125。地址解码器121可经由行线RL联接至存储单元阵列110。地址解码器121可被配置成响应于控制逻辑125进行工作。地址解码器121可经由控制逻辑125接收地址ADDR。
根据一个实施方式，可以以页面为单位执行半导体存储设备100的编程操作和读取操作。在编程操作和读取操作期间，地址ADDR可包括块地址和行地址。地址解码器121可被配置成对接收的地址ADDR的块地址进行解码。地址解码器121可根据经解码的块地址选择存储块BLK1至BLKz中的一个存储块。地址解码器121可被配置成从接收的地址ADDR中解码行地址。地址解码器121可向行线RL施加从电压生成器122提供的电压，以基于经解码的行地址来选择单条字线。
在编程操作期间，地址解码器121可向所选择的字线施加编程电压，并且向未选择的字线施加具有比编程电压更低的电平的通过电压。在编程验证操作期间，地址解码器121可向所选择的字线施加验证电压，并且向未选择的字线施加高于验证电压的验证通过电压。
在读取操作期间，地址解码器121可向所选择的字线施加读取电压，并且向未选择的字线施加高于读取电压的通过电压。
根据一个实施方式，可以以存储块为单位来执行半导体存储设备100的擦除操作。在擦除操作期间，地址ADDR可包括块地址。地址解码器121可解码块地址，并且根据解码的块地址选择一个存储块。
根据一个实施方式，地址解码器121可包括块解码器、字线解码器和地址缓冲器。
电压生成器122可被配置成通过使用提供到半导体存储设备100的外部电源电压来产生多个电压。电压生成器122可响应于控制逻辑125的控制进行工作。
根据一个实施方式，电压生成器122可以通过调节外部电源电压来生成内部电源电压。由电压生成器122生成的内部电源电压可以用作半导体存储设备100的操作电压。
根据一个实施方式，电压生成器122可以通过使用外部电源电压或内部电源电压生成多个电压。例如，电压生成器122可包括多个泵送电容器(pumping capacitor)并可通过响应于控制逻辑125选择性地激活多个泵送电容器而生成多个电压。产生的电压可由地址解码器121施加到所选择的字线。
读写电路123可包括第一到第m页面缓冲器PB1至PBm。第一到第m页面缓冲器PB1至PBm可分别经由第一到第m位线BL1至BLm联接至存储单元阵列110。第一到第m页面缓冲器PB1至PBm可响应于控制逻辑125的控制进行工作。
第一到第m页面缓冲器PB1至PBm可与数据输入/输出电路124交换数据。在编程操作期间，第一到第m页面缓冲器PB1至PBm可经由数据输入/输出电路124和数据线DL接收要存储的数据DATA。
在编程操作期间，当向所选择的字线施加编程脉冲时，第一到第m页面缓冲器PB1至PBm可将经由数据输入/输出电路124接收的数据DATA经由位线BL1至BLm传输到所选择的存储单元。可根据传输的数据DATA对所选择的页面的存储单元进行编程。读写电路123可向联接至所选择的存储单元的位线BL1至BLm施加编程许可电压或编程禁止电压。在一个示例中，当例如在编程操作期间施加了编程电压时，控制逻辑125可控制读写电路123向联接至所选择的存储单元的位线BL1至BLm依次施加编程许可电压和编程禁止电压。联接至施加了编程许可电压(例如地电压)的位线的存储单元可具有增大的阈值电压。可保持联接至施加了编程禁止电压(例如电源电压)的位线的存储单元的阈值电压。在编程验证操作期间，第一到第m页面缓冲器PB1至PBm可经由位线BL1至BLm从所选择的存储单元读取页面数据。
在读取操作期间，读写电路123可经由位线BL从所选择的页面的存储单元读取数据DATA，并且向数据输入/输出电路124输出所读取的数据DATA。
在擦除操作期间，读写电路123可使位线BL浮动。
数据输入/输出电路124可经由数据线DL联接至第一到第m页面缓冲器PB1至PBm。数据输入/输出电路124可响应于控制逻辑125的控制进行工作。在编程操作期间，数据输入/输出电路124可从外部控制器(未示出)接收要存储的数据DATA。
在读取操作期间，数据输入/输出电路124可向外部控制器输出由第一到第m页面缓冲器PB1至PBm传输并且包含在读写电路123中的数据。
控制逻辑125可联接至地址解码器121、电压生成器122，读写电路123和数据输入/输出电路124。控制逻辑125可控制半导体存储设备100的一般操作。控制逻辑125可从外部控制器接收命令CMD和地址ADDR。控制逻辑125可被配置成响应于命令CMD控制地址解码器121、电压生成器122、读写电路123以及数据输入/输出电路124。控制逻辑125可将地址ADDR传输到地址解码器121。
控制逻辑125可控制地址解码器121、电压生成器122以及读写电路123以执行编程操作。控制逻辑125可控制地址解码器121、电压生成器122以及读写电路123，从而可以在编程操作期间向字线和位线施加执行编程操作所需的电压。参照下述的图6至12详细描述在编程操作期间施加到联接至存储单元的位线的电压的各种实施方式。
图4是示出如图2所示的存储单元阵列110的另一实施方式的图。
参照图4，存储单元阵列110可包括多个存储块BLK1至BLKz。在图4中，为了方便起见，示出了第一存储块BLK1的内部构造，而省略其余存储块BLK2至BLKz的内部构造。然而应当理解，第二到第z存储块BLK2至BLKz具有与第一存储块BLK1相同的内部结构。
参照图4，第一存储块BLK1可包括多个单元串CS11至CS1m和CS21至CS2m。根据一个实施方式，单元串CS11至CS1m和CS21至CS2m中的每一个均可形成为U形。在第一存储块BLK1中，可沿行方向(即，+X方向)布置m个单元串。为了便于解释，图4示出了沿列方向(即，+Y方向)布置的两个单元串。然而应当理解，可沿列方向布置三个或更多个单元串。
单元串CS11至CS1m和CS21至CS2m中的每一个均包括至少一个源极选择晶体管SST、第一到第n存储单元MC1至MCn、管道晶体管(pipe transistor)PT以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST中的每一个以及存储单元MC1至MCn中的每一个可具有彼此类似的结构。根据一个实施方式，选择晶体管SST和DST以及存储单元MC1至MCn中的每一个可包括沟道层、隧穿绝缘层、电荷存储层以及阻挡绝缘层。根据一个实施方式，可向每个单元串提供用于设置沟道层的柱状物。根据一个实施方式，可向每个单元串提供用于设置沟道层、隧穿绝缘层、电荷存储层以及阻挡绝缘层中的至少一个的柱状物。
每个单元串的源极选择晶体管SST可联接在公共源极线CSL与存储单元MC1至MCp之间。
根据一个实施方式，在同一行内布置的单元串的源极选择晶体管可联接至沿行方向延伸的源极选择线，并且在不同行内布置的单元串的源极选择晶体管可联接到不同的源极选择线。在图4中，第一行中的单元串CS11至CS1m的源极选择晶体管可联接到第一源极选择线SSL1。第二行中的单元串CS21至CS2m的源极选择晶体管可联接到第二源极选择线SSL2。
根据另一实施方式，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可共同地联接到一条源极选择线。
每个单元串的第一到第n存储单元MC1至MCn可联接在源极选择晶体管SST与漏极选择晶体管DST之间。
第一到第n存储单元MC1至MCn可分为第一到第p存储单元MC1至MCp以及第(p+1)到第n存储单元MCp+1至MCn。第一到第p存储单元MC1至MCp可依次布置在+Z方向的相反方向上并串联联接在源极选择晶体管SST与管道晶体管PT之间。第(p+1)到第n存储单元MCp+1至MCn可依次布置在+Z方向上并串联联接在管道晶体管PT与漏极选择晶体管DST之间。第一到第p存储单元MC1至MCp以及第(p+1)到第n存储单元MCp+1至MCn可经由管道晶体管PT联接。每个单元串的第一到第n存储单元MC1至MCn的栅极可分别联接到第一到第n字线WL1至WLn。
根据一个实施方式，第一到第n存储单元MC1至MCn中的至少一个可用作虚拟存储单元。在设置虚拟存储单元时，可稳定地控制对应单元串的电压或电流。因此，可提高存储块BLK1中存储的数据的可靠性。
每个单元串的管道晶体管PT的栅极可联接到管线PL。
每个单元串的漏极选择晶体管DST可联接在对应的位线与存储单元MCp+1至MCn之间。沿行方向布置的单元串可联接到沿行方向延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管可联接到第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管可联接到第二漏极选择线DSL2。
沿列方向布置的单元串可联接到沿列方向延伸的位线。在图4中，第一列中的单元串CS11和CS21可联接到第一位线BL1。第m列中的单元串CS1m和CS2m可联接到第m位线BLm。
在沿行方向布置的单元串中联接到相同字线的存储单元可形成单个页面。例如，在第一行的单元串CS11至CS1m中联接到第一字线WL1的存储单元可形成单个页面。在第二行中的单元串CS21至CS2m中联接到第一字线WL1的存储单元可形成另一页面。当选择了漏极选择线DSL1和DSL2中的一条时，可选择沿一个行方向布置的单元串。当选择了字线WL1至WLn中的一条时，可从所选择的单元串中选择一个页面。
图5是示出如图2所示的存储单元阵列110的另一实施方式的图。
参照图5，存储单元阵列110可包括多个存储块BLK1’至BLKz’。为了方便起见，在图5中，示出第一存储块BLK1’的内部构造，而省略其余存储块BLK2’至BLKz’的内部构造。应当理解，第二到第z存储块BLK2’至BLKz’具有与第一存储块BLK1’相同的内部结构。
第一存储块BLK1’可包括多个单元串CS11’至CS1m’和CS21’至CS2m’。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每一个均可在+Z方向上延伸。在第一存储块BLK1’中，可沿+X方向布置m个单元串。为了便于解释，图5示出了沿+Y方向仅布置两个单元串。应当理解，可沿列方向布置三个或更多个单元串。
单元串CS11’至CS1m’和CS21’至CS2m’中的每一个均可包括至少一个源极选择晶体管SST、第一到第n存储单元MC1至MCn以及至少一个漏极选择晶体管DST。
每个单元串的源极选择晶体管SST可联接在公共源极线CSL与存储单元MC1至MCn之间。在同一行内布置的单元串的源极选择晶体管可联接到相同的源极选择线。布置在第一行中的单元串CS11’至CS1m’的源极选择晶体管可联接到第一源极选择线SSL1。布置在第二行中的单元串CS21’至CS2m’的源极选择晶体管可联接到第二源极选择线SSL2。根据另一实施方式，单元串CS11’至CS1m’和CS21’至CS2m’的源极选择晶体管可共同地联接到单条源极选择线。
每个单元串的第一到第n存储单元MC1至MCn可串联联接在源极选择晶体管SST与漏极选择晶体管DST之间。第一到第n存储单元MC1至MCn的栅极可分别联接到第一到第n字线WL1至WLn。
根据一个实施方式，第一到第n存储单元MC1至MCn中的至少一个可用作虚拟存储单元。在设置虚拟存储单元时，可稳定地控制对应单元串的电压或电流。因此，可提高存储块BLK1’中存储的数据的可靠性。
每个单元串的漏极选择晶体管DST可联接在对应的位线与存储单元MC1至MCn之间。沿行方向布置的单元串的漏极选择晶体管可联接到沿行方向延伸的漏极选择线。第一行中的单元串CS11’至CS1m’的漏极选择晶体管可联接到第一漏极选择线DSL1。第二行中的单元串CS21’至CS2m’的漏极选择晶体管可联接到第二漏极选择线DSL2。
结果，图5所示的存储块BLK1’可具有与图4所示的存储块BLK1相似的等效电路，区别在于从每个单元串移除了管道晶体管PT。
图6是示出根据双重验证方法的编程操作的图。
在执行编程操作之前，所选择的存储单元可具有与擦除状态ERASE对应的阈值电压。例如，与擦除状态对应的阈值电压的范围可低于地电压的范围。可将半导体存储设备的所选择的存储单元编程为具有多个编程状态中的一个编程状态。更具体地，可将所选择的存储单元编程为具有包含第一到第n编程状态PV1至PVn中的一个编程状态的阈值电压分布。
通过实施多个编程循环，可执行在存储单元中存储数据的编程操作。每一个编程循环可被划分为向至少一个所选择的字线施加编程脉冲的编程脉冲施加操作，以及验证编程状态的编程验证操作。在一个示例中，在向所选择的字线施加编程电压之前，可通过第一验证电压和高于第一验证电压的第二验证电压对所选择的存储单元的编程状态进行验证。根据一个实施方式，可通过逐级脉冲编程(ISPP)方法执行编程操作，通过该方法，每当重复编程循环时，编程脉冲的电压就会增加一个跨步电压(step voltage)。
在所选择的存储单元的编程验证操作中，可进行针对每个编程循环采用两个验证电压的双验证操作。
参照图6，假定所选择的存储单元具有作为目标编程状态的第n编程状态PVn。在双验证操作期间，在向所选择的存储单元施加编程脉冲之后，可通过使用用于目标编程状态的第二验证电压Vvfy2以及具有比第二验证电压Vvfy2低的电压电平的第一验证电压Vvfy1对存储单元的阈值电压进行两次检测。作为检测结果，可将存储单元划分为具有低于第一验证电压Vvfy1的阈值电压的第一存储单元(1)、具有高于第一验证电压Vvfy1并且低于第二验证电压Vvfy2的阈值电压的第二存储单元(2)以及具有高于第二验证电压Vvfy2的阈值电压的第三存储单元(3)。
当执行后续的编程循环使得编程脉冲被施加到所选择的字线时，可向联接到第一存储单元(1)的位线施加编程许可电压。向第一存储单元(1)施加编程脉冲时，其阈值电压可以增大。可向联接到第三存储单元(3)的位线施加编程禁止电压。虽然向第三存储单元(3)施加编程脉冲，但其阈值电压可以并不增大。
第二存储单元(2)的阈值电压可高于第一验证电压Vvfy1并低于第二验证电压Vvfy2。可向联接到第二存储单元(2)的位线施加具有比编程许可电压高且比编程禁止电压低的电压电平的程序控制电压，从而减小向第二存储单元(2)施加编程脉冲时其阈值电压的增加。然而，如果当施加程序控制电压时由于单元串的漏极选择晶体管DST的阈值电压而导致不能平滑传输位线电压，则可向位线施加编程禁止电压或编程许可电压。
根据一个实施方式，在向字线施加编程脉冲时，半导体存储设备可顺序或随机地向联接到第二存储单元(2)的位线施加编程许可电压和编程禁止电压。因此，通过控制实际执行程序的时间可稳定地执行编程操作，而不论漏极选择晶体管的阈值电压大小如何。
图7是示出根据一个实施方式的半导体存储设备的操作方法的图。
参照图7，在时段t1至t3中可将编程电压Vpgm施加到所选择的字线sel.WL，并且在时段t1至t3中可将具有低于编程电压Vpgm的电压电平的通过电压Vpass施加到未选择的字线unsel.WL。
可向联接到具有低于第一验证电压的阈值电压的存储单元的位线施加编程许可电压。根据一个实施方式，编程许可电压可以是地电压GND。
可向联接到具有高于第二验证电压的阈值电压的存储单元的位线施加编程禁止电压。根据一个实施方式，编程禁止电压可以是电源电压Vcc。
当在一个示例中可以施加编程电压Vpgm时，可将编程许可电压Vper和编程禁止电压Vinh依次施加到联接至存储单元的位线BL1，其中存储单元可以具有高于第一验证电压并且低于第二验证电压的阈值电压。更具体地，在时段t1至t2(P1)期间，控制逻辑125可控制半导体存储设备的参照图2描述的读写电路123，该读写电路123可向联接到具有高于第一验证电压并且低于第二验证电压的阈值电压的存储单元的位线BL1施加编程许可电压Vper。在时段t2至t3(P2)期间，控制逻辑125可控制半导体存储设备的读写电路123，该读写电路123可向联接到具有高于第一验证电压并且低于第二验证电压的阈值电压的存储单元的位线BL1施加编程禁止电压Vinh。因此，具有高于第一验证电压并且低于第二验证电压的阈值电压的存储单元可在时段P1被编程而不可在时段P2被编程。根据一个实施方式，向联接到具有高于第一验证电压并且低于第二验证电压的阈值电压的存储单元的位线BL1施加的编程许可电压可以是大于0V的正电压。根据一个实施方式，向联接到具有高于第一验证电压并且低于第二验证电压的阈值电压的存储单元的位线BL1施加的编程禁止电压可以是低于电源电压Vcc的正电压。
根据一个实施方式，时段P1和时段P2中的每一个的持续时间可基本相同，并且可以是向所选择的字线施加编程电压Vpgm的整个持续时间的一半。
图8是示出根据另一实施方式的半导体存储设备的操作方法的图。
参照图8，在时段t1至t3期间可将编程电压Vpgm施加到所选择的字线sel.WL，并且在时段t1至t3期间可将具有比编程电压Vpgm低的电压电平的通过电压Vpass施加到未选择的字线unsel.WL。
可向联接到具有低于第一验证电压的阈值电压的存储单元的位线施加编程许可电压。根据一个实施方式，编程许可电压可以是地电压GND。
可向联接到具有高于第二验证电压的阈值电压的存储单元的位线施加编程禁止电压。根据一个实施方式，编程禁止电压可以是电源电压Vcc。
当在一个示例中施加了编程电压Vpgm时，可将编程禁止电压Vinh和编程许可电压Vper依次施加到联接至存储单元的位线BL2，其中存储单元可以具有高于第一验证电压并且低于第二验证电压的阈值电压。更具体地，在时段t1至t2(P3)期间，控制逻辑125可控制半导体存储设备的读写电路123，该读写电路123可向联接到具有高于第一验证电压并且低于第二验证电压的阈值电压的存储单元的位线BL2施加编程禁止电压Vinh。在时段t2至t3(P4)期间，控制逻辑125可控制半导体存储设备的读写电路123，该读写电路123可向联接到具有高于第一验证电压并且低于第二验证电压的阈值电压的存储单元的位线BL2施加编程许可电压Vper。因此，具有高于第一验证电压并且低于第二验证电压的阈值电压的存储单元可在时段P4期间被编程，而不可在时段P3期间被编程。根据一个实施方式，向联接到具有高于第一验证电压并且低于第二验证电压的阈值电压的存储单元的位线BL2施加的编程许可电压可以是大于0V的正电压。根据一个实施方式，向联接到具有高于第一验证电压并且低于第二验证电压的阈值电压的存储单元的位线BL2施加的编程禁止电压可以是低于电源电压Vcc的正电压。
根据一个实施方式，时段P3和时段P4中的每一个的持续时间可基本相同，并且可以是向所选择的字线施加编程电压Vpgm的整个持续时间的一半。
图9是示出根据另一实施方式的半导体存储设备的操作方法的图。
参照图9，在时段t1至t3期间可将编程电压Vpgm施加到所选择的字线sel.WL，并且在时段t1至t3期间可将具有比编程电压Vpgm低的电压电平的通过电压Vpass施加到未选择的字线unsel.WL。
可向联接到具有低于第一验证电压的阈值电压的存储单元的位线施加编程许可电压。根据一个实施方式，编程许可电压可以是地电压GND。
可向联接到具有高于第二验证电压的阈值电压的存储单元的位线施加编程禁止电压。根据一个实施方式，编程禁止电压可以是电源电压Vcc。
当在一个示例中施加了编程电压Vpgm时，可将编程许可电压Vper和编程禁止电压Vinh依次施加到联接至存储单元的位线BL3，其中存储单元可以具有高于第一验证电压并且低于第二验证电压的阈值电压。更具体地，在时段t1至t2(P5)期间，控制逻辑125可控制半导体存储设备的读写电路123，该读写电路123可向联接到具有高于第一验证电压并且低于第二验证电压的阈值电压的存储单元的位线BL3施加编程许可电压Vper。在时段t2至t3(P6)期间，控制逻辑125可控制半导体存储设备的读写电路123，该读写电路123可向联接到具有高于第一验证电压并且低于第二验证电压的阈值电压的存储单元的位线BL3施加编程禁止电压Vinh。因此，具有高于第一验证电压并且低于第二验证电压的阈值电压的存储单元可在时段P5期间被编程而不可在时段P6期间被编程。根据一个实施方式，向联接到具有高于第一验证电压并且低于第二验证电压的阈值电压的存储单元的位线BL3施加的编程许可电压可以是大于0V的正电压。根据一个实施方式，向联接到具有高于第一验证电压并且低于第二验证电压的阈值电压的存储单元的位线BL3施加的编程禁止电压可以是低于电源电压Vcc的正电压。与图7所示的实施方式相比，根据图9所示的实施方式，时段P5可比时段P6短。
根据一个实施方式，时段P5和P6的持续时间可以不同，并可根据存储单元的阈值电压而变化。更具体地，具有更接近第一验证电压与第二验证电压中较低的验证电压的阈值电压的存储单元可导致时段P5增大和时段P6减小。另选地，具有更接近第一验证电压与第二验证电压中较高的验证电压的阈值电压的存储单元可导致时段P6增大和时段P5减小。
根据一个实施方式，时段P5和P6的持续时间可以不同，并可根据所选择的字线的位置而变化。更具体地，时段P5和P6的持续时间可根据所选择的字线与参照图2所描述的地址解码器121之间的距离而变化。例如，当对远离地址解码器121的字线执行编程操作时，半导体存储设备可增大时段P5且减小时段P6。或者，当对接近地址解码器121的字线执行编程操作时，半导体存储设备可增大时段P6且减小时段P5。另选地，当对远离地址解码器121的字线执行编程操作时，半导体存储设备可增大时段P6且减小时段P5。或者，当对接近地址解码器121的字线执行编程操作时，半导体存储设备可增大时段P5而减小时段P6。
图10是示出根据另一实施方式的半导体存储设备的操作方法的图。
参照图10，在时段t1至t3期间可将编程电压Vpgm施加到所选择的字线sel.WL，并且在时段t1至t3期间可将具有比编程电压Vpgm低的电压电平的通过电压Vpass施加到未选择的字线unsel.WL。
可向联接到具有低于第一验证电压的阈值电压的存储单元的位线施加编程许可电压。根据一个实施方式，编程许可电压可以是地电压GND。
可向联接到具有高于第二验证电压的阈值电压的存储单元的位线施加编程禁止电压。根据一个实施方式，编程禁止电压可以是电源电压Vcc。
当在一个示例中施加了编程电压Vpgm时，可将编程禁止电压Vinh和编程许可电压Vper依次施加到联接至存储单元的位线BL4，其中存储单元可以具有高于第一验证电压并且低于第二验证电压的阈值电压。更具体地，在时段t1至t2(P7)期间，控制逻辑125可控制半导体存储设备的读写电路123，该读写电路123可向联接到具有高于第一验证电压并且低于第二验证电压的阈值电压的存储单元的位线BL4施加编程禁止电压Vinh。在时段t2至t3(P8)期间，控制逻辑125可控制半导体存储设备的读写电路123，该读写电路123可向联接到具有高于第一验证电压并且低于第二验证电压的阈值电压的存储单元的位线BL4施加编程许可电压Vper。因此，联接到具有高于第一验证电压并且低于第二验证电压的阈值电压的存储单元的位线BL4可在时段P8期间被编程而不可在时段P7期间被编程。根据一个实施方式，向联接到具有高于第一验证电压并且低于第二验证电压的阈值电压的存储单元的位线BL4施加的编程许可电压可以是大于0V的正电压。根据一个实施方式，向联接到具有高于第一验证电压并且低于第二验证电压的阈值电压的存储单元的位线BL4施加的编程禁止电压可以是低于电源电压Vcc的正电压。与图8所示的实施方式相比，在图10所示的实施方式中时段P7可比时段P8短。
根据一个实施方式，时段P7和P8的持续时间可以不同，并可根据存储单元的阈值电压而变化。更具体地，具有更接近第一验证电压与第二验证电压中较低的验证电压的阈值电压的存储单元可增大时段P8且减小时段P7。另选地，具有更接近第一验证电压与第二验证电压中较高的验证电压的阈值电压的存储单元可增大时段P7且减小时段P8。
根据一个实施方式，时段P7和P8的持续时间可以不同，并可根据所选择的字线的位置而变化。更具体地，时段P7和P8的持续时间可根据所选择的字线与参照图2所描述的地址解码器121之间的距离而变化。例如，当对远离地址解码器121的字线执行编程操作时，半导体存储设备可增大时段P7且减小时段P8。或者，当对接近地址解码器121的字线执行编程操作时，半导体存储设备可增大时段P8且减小时段P7。另选地，当对远离地址解码器121的字线执行编程操作时，半导体存储设备可增大时段P8且减小时段P7。或者，当对接近地址解码器121的字线执行编程操作时，半导体存储设备可增大时段P7且减小时段P8。
图11是示出根据另一实施方式的半导体存储设备的操作方法的图。
参照图11，在时段t1至t6期间可将编程电压Vpgm施加到所选择的字线sel.WL，并且在时段t1至t6期间可将具有比编程电压Vpgm低的电压电平的通过电压Vpass施加到未选择的字线unsel.WL。
可向联接到具有低于第一验证电压的阈值电压的存储单元的位线施加编程许可电压。根据一个实施方式，编程许可电压可以是地电压GND。
可向联接到具有高于第二验证电压的阈值电压的存储单元的位线施加编程禁止电压。根据一个实施方式，编程禁止电压可以是电源电压Vcc。
当在一个示例中施加了编程电压Vpgm时，可将编程禁止电压Vinh和编程许可电压Vper依次施加到联接至存储单元的位线BL5，其中存储单元可以具有高于第一验证电压并且低于第二验证电压的阈值电压。根据一个实施方式，可将编程禁止电压Vinh和编程许可电压Vper重复地施加到联接至具有高于第一验证电压并且低于第二验证电压的阈值电压的存储单元的位线BL5。更具体地，控制逻辑125可控制半导体存储设备的读写电路123，该读写电路123可在时段t1至t2、t3至t4和t5至t6期间施加编程禁止电压Vinh，并可在时段t2至t3和t4至t5期间施加编程许可电压Vper。
具有高于第一验证电压并且低于第二验证电压的阈值电压的存储单元可在施加编程许可电压Vper的时段t2至t3和t4至t5期间被编程，并且不可在施加编程禁止电压Vinh的时段t1至t2、t3至t4和t5至t6期间被编程。根据一个实施方式，向联接到具有高于第一验证电压并且低于第二验证电压的阈值电压的存储单元的位线BL5施加的编程许可电压可以是大于0V的正电压。根据一个实施方式，向联接到具有高于第一验证电压并且低于第二验证电压的阈值电压的存储单元的位线BL5施加的编程禁止电压可以是低于电源电压Vcc的正电压。
根据一个实施方式，施加编程禁止电压Vinh和编程许可电压Vper的次数和持续时间可以变化。例如，施加编程禁止电压Vinh的次数可大于或小于施加编程许可电压Vper的次数。更具体地，具有更接近第一验证电压与第二验证电压中较低的验证电压的阈值电压的存储单元可导致施加编程许可电压Vper的次数和持续时间增大。具有更接近第一验证电压与第二验证电压中较高的验证电压的阈值电压的存储单元可导致施加编程禁止电压Vinh的次数和持续时间增大.
如图11所示，例如可由控制逻辑125在编程许可电压Vper之前施加编程禁止电压Vinh。然而，根据另一实施方式，例如可由控制逻辑125在编程禁止电压Vinh之前施加编程许可电压Vper。
图12是示出根据另一实施方式的半导体存储设备的操作方法的图。
参照图12，在时段t1至t3期间可将编程电压Vpgm施加到所选择的字线sel.WL，并且在时段t1至t3期间可将具有比编程电压Vpgm低的电压电平的通过电压Vpass施加到未选择的字线unsel.WL。
可向联接到具有低于第一验证电压的阈值电压的存储单元的位线施加编程许可电压。根据一个实施方式，编程许可电压可以是地电压GND。
可向联接到具有高于第二验证电压的阈值电压的存储单元的位线施加编程禁止电压。根据一个实施方式，编程禁止电压可以是电源电压Vcc。
当在一个示例中施加了编程电压Vpgm时，可将第一电压V1和第二电压V2依次施加到联接至存储单元的位线BL6，其中存储单元可以具有高于第一验证电压并且低于第二验证电压的阈值电压。更具体地，控制逻辑125可控制半导体存储设备的读写电路123，该读写电路123可在时段t1至t2期间将第一电压V1依次施加到联接至具有高于第一验证电压并且低于第二验证电压的阈值电压的存储单元的位线BL6。控制逻辑125可控制半导体存储设备的读写电路123，该读写电路123可在时段t2至t3期间将第二电压V2施加到联接至具有高于第一验证电压并且低于第二验证电压的阈值电压的存储单元的位线BL6。具有高于第一验证电压并且低于第二验证电压的阈值电压的存储单元可在施加了第一电压V1的时段(t1至t2)期间被编程，而不可在施加了第二电压V2的时段期间被编程。根据一个实施方式，第一电压V1可以是具有比地电压(0V)高第一基准值Vref1的电压电平的正电压。第二电压V2可以是具有比电源电压Vcc低第二基准值Vref2的电压电平的正电压。
图13是示出根据另一实施方式的半导体存储设备的操作方法的图。
参照图13，在时段t1至t3期间可将编程电压Vpgm施加到所选择的字线sel.WL，并且在时段t1至t3期间可将具有比编程电压Vpgm低的电压电平的通过电压Vpass施加到未选择的字线unsel.WL。
可向联接到具有低于第一验证电压的阈值电压的存储单元的位线施加编程许可电压。根据一个实施方式，编程许可电压可以是地电压GND。
可向联接到具有高于第二验证电压的阈值电压的存储单元的位线施加编程禁止电压。根据一个实施方式，编程禁止电压可以是电源电压Vcc。
当在一个示例中可施加编程电压Vpgm时，可将具有从编程许可电压Vper增大到编程禁止电压Vinh的电压电平的位线电压施加到联接至存储单元的位线BL7，其中存储单元可以具有高于第一验证电压并且低于第二验证电压的阈值电压。更具体地，在时段t1至t3期间，控制逻辑125可控制半导体存储设备的参考图2所描述的读写电路123，该读写电路123可在时段t1至t3期间将具有从编程许可电压Vper连续地增大到编程禁止电压Vinh的电压电平的位线电压施加到联接至具有高于第一验证电压并且低于第二验证电压的阈值电压的存储单元的位线BL7。
根据一个实施方式，向联接到具有高于第一验证电压并且低于第二验证电压的阈值电压的存储单元的位线BL7施加的编程许可电压可以是大于0V的正电压。根据一个实施方式，向联接到具有高于第一验证电压并且低于第二验证电压的阈值电压的存储单元的位线BL7施加的编程禁止电压可以是低于电源电压Vcc的正电压。
根据一个实施方式，在时段t1至t3期间可控制施加到位线BL7的位线电压以稳定地执行编程操作，不论漏极选择晶体管的阈值电压大小如何。
图14是示出根据另一实施方式的半导体存储设备的操作方法的图。
参照图14，在时段t1至t3期间可将编程电压Vpgm施加到所选择的字线sel.WL，并且在时段t1至t3期间可将具有比编程电压Vpgm低的电压电平的通过电压Vpass施加到未选择的字线unsel.WL。
可向联接到具有低于第一验证电压的阈值电压的存储单元的位线施加编程许可电压。根据一个实施方式，编程许可电压可以是地电压GND。
可向联接到具有高于第二验证电压的阈值电压的存储单元的位线施加编程禁止电压。根据一个实施方式，编程禁止电压可以是电源电压Vcc。
当在一个示例中可施加编程电压Vpgm时，可将具有从编程禁止电压Vinh减小到编程许可电压Vper的电压电平的位线电压施加到联接至存储单元的位线BL8，其中存储单元可以具有高于第一验证电压并且低于第二验证电压的阈值电压。更具体地，在时段t1至t3期间，控制逻辑125可控制半导体存储设备的参考图2所描述的读写电路123，该读写电路123在时段t1至t3期间可将具有从编程禁止电压Vinh连续地减小到编程许可电压Vper的电压电平的位线电压施加到联接至具有高于第一验证电压并且低于第二验证电压的阈值电压的存储单元的位线BL8。
根据一个实施方式，向联接到具有高于第一验证电压并且低于第二验证电压的阈值电压的存储单元的位线BL8施加的编程许可电压可以是大于0V的正电压。根据一个实施方式，向联接到具有高于第一验证电压并且低于第二验证电压的阈值电压的存储单元的位线BL8施加的编程禁止电压可以是低于电源电压Vcc的正电压。
根据一个实施方式，在时段t1至t3期间，可控制施加到位线BL8的位线电压以稳定地执行编程操作，而不论漏极选择晶体管的阈值电压大小如何。参照图7至图14描述的施加到位线BL1至BL6的电压可以不在第一到第n编程状态PV1至PVn下被施加，而可在编程操作期间针对某些编程状态被施加。更具体地，可以仅在编程操作期间针对预定编程状态，将参照图7至14描述的施加到位线BL1至BL6的电压施加到连接至具有高于第一验证电压并且低于第二验证电压的阈值电压的存储单元的位线。预定编程状态可以是所述编程状态中的至少一个编程状态。根据一个实施方式，半导体存储设备可以仅在编程操作期间针对高编程状态(PV4至PVn)向位线BL1至BL6施加电压，而在编程操作期间针较低编程状态(PV1至PV3)不向位线BL1至BL6施加电压。
根据各个实施方式，可将参照图7至图14描述的施加到位线BL1至BL6的电压施加到执行了三个或更多个验证操作或采用了一个验证操作的编程操作，以及施加到采用双验证操作的编程操作。
图15是示出包括如图2所示的半导体存储设备的存储***1000的框图。
参照图15，存储***1000可包括半导体存储设备1300和控制器1200。
半导体存储设备1300可以按与上文参照图2描述的半导体存储设备100基本相同的方式来配置和工作。因此，将省略其详细描述。
控制器1200可联接到主机和半导体存储设备1300。控制器1200可根据主机的请求访问半导体存储设备1300。例如，控制器1200可控制半导体存储设备1300的读取操作、编程操作、擦除操作和/或后台操作。控制器1200可在半导体存储设备1300与主机间提供接口。控制器1200可驱动用于控制半导体存储设备1300的固件。
控制器1200可包括随机存取存储器(RAM)1210、处理单元1220、主机接口1230、存储接口1240和误差校正块1250。
RAM 1210可以用作处理单元1220的工作存储器、半导体存储设备1300与主机之间的高速缓冲存储器和/或半导体存储设备1300与主机之间的缓冲存储器。
处理单元1220可控制控制器1200的操作。
处理单元1220可被配置成将从主机接收的数据随机化。例如，处理单元1220可通过采用随机化种子将从主机接收的数据随机化。经随机化的数据可被提供为数据DATA，以如图1所示地被存储到半导体存储设备1300中，并且如图1所示地在存储单元阵列110中被编程。
处理单元1220可被配置成将从半导体存储设备1300接收的数据去随机化。例如，处理单元1220可通过采用去随机化种子将从半导体存储设备1300接收的数据去随机化。经去随机化的数据可被输出到主机。
根据一个实施方式，处理单元1220可通过驱动软件或固件来将数据随机化或去随机化。
主机接口1230可包括用于在主机与控制器1200之间交换数据的协议。例如，控制器1200可经由一个或更多个各种协议(例如通用串行总线(USB)协议、多媒体卡(MMC)协议、外设组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行-ATA协议、并行-ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、电子集成驱动器(IDE)协议和私有协议等)与主机进行通信。
存储接口1240可与半导体存储设备1300交互。例如，存储接口可包括NAND闪存接口或NOR闪存接口。
误差校正块1250可通过使用误差校正编码(ECC)来检测并校正从半导体存储设备1300读取的数据中的误差。
控制器1200和半导体存储设备1300可集成在一个半导体设备中。根据一个实施方式，控制器1200和半导体存储设备1300可集成在单个半导体设备中以形成存储卡，诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑式闪存卡(CF)、智能媒体卡(SMC)、记忆棒、多媒体卡(MMC，RS-MMC或MMCmicro)、SD卡(SD、迷你SD，微型SD或SDHC)、通用闪存设备(UFS)等。
控制器1200和半导体存储设备1300可集成在单个半导体设备中以形成固态硬盘(SSD)。SSD可包括用于在半导体存储设备中存储数据的存储设备。当存储***1000用作SSD时，可以显著提高联接至存储***1000的主机的运算速度。
在另一示例中，存储***1000可用作各种电子设备(例如计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机，上网台、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航设备、黑匣子、数码相机、三维电视、数字音频录制器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频录制器、数字视频播放器、在无线环境中发送/接收信息的设备、家庭网络设备、计算机网络设备、车联网设备、RFID设备、其它计算***设备等)中的多个元件中的一个。
根据一个示例性实施方式，可用各种形式来封装半导体存储设备1300或存储***1000。例如，半导体存储设备1300或存储***1000可采用各种方法(诸如叠层封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料有引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔组件中晶片(die in waffle pack)、晶圆形式晶片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、***级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理层叠封装(WSP)等)封装。
图16是示出如图15所示的存储***1000的应用示例2000的框图。
参照图16，存储***2000可包括半导体存储设备2100和控制单元2200。半导体存储设备2100可包括半导体存储芯片。半导体存储芯片可以被分成组。
图16示出了经由第一到第k信道CH1至CHk与控制单元2200进行通信的组。每个半导体存储芯片可按与上文参照图2描述的半导体存储设备100基本相同的方式来配置和工作。
每个组可经由单个公共信道与控制单元2200进行通信。控制单元2200可与参照图15描述的控制器1200基本相同的方式来配置，并且被配置成控制半导体存储设备2100的多个存储芯片。
如图16所示，多个半导体存储芯片可联接至单个信道。然而，可修改存储***2000使得单个半导体存储芯片可联接至单个信道。
图17是示出具有参照图16所述的存储***2000的计算***3000的框图。
参照图17，计算***3000可包括中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、***总线3500以及存储***2000。
存储***2000可经由***总线3500电连接到中央处理单元3100、RAM 3200、用户接口3300以及电源3400。经由用户接口3300提供的数据或由中央处理单元3100处理的数据可存储在存储***2000中。
在图17中，半导体存储设备2100可经由控制单元2200联接到***总线3500。然而，半导体存储设备2100可直接联接到***总线3500。中央处理单元3100和RAM3200可执行控制单元2200的功能。
如图17所示，图16所示的存储***2000可作为存储***3000。然而，可用图15所示的存储***1000替代存储***2000。根据一个实施方式，计算***3000可包括上文参照图15和图16描述的存储***1000和2000。
根据一个实施方式，可提供具有改进的可靠性的半导体存储设备及其操作方法。
本公开提供了根据存储阵列经改变的结构的一种新的操作方法以及实现该方法的电路以提高集成度，从而改进操作特性和可靠性。
相关申请的交叉引用
本申请要求于2016年3月8日在韩国知识产权局提交的韩国专利申请第10-2016-0027767号的优先权，通过引用将其全部公开内容并入本文。

Claims (20)

1.一种操作包含多个存储单元的半导体存储设备的方法，所述方法包括以下步骤：
向连接至所述多个存储单元中的所选择的存储单元的所选择的字线施加编程电压脉冲；以及
在向所选择的字线施加所述编程电压脉冲期间，向所选择的存储单元中的至少一个存储单元的位线施加位线电压脉冲，
其中，在向所选择的字线施加所述编程电压脉冲期间，所述位线电压脉冲的电压电平从编程禁止电压改变为编程许可电压，
其中，在第一时段期间，所述位线电压脉冲具有所述编程禁止电压的电压电平，在第二时段期间，所述位线电压脉冲具有所述编程许可电压的电压电平，并且
其中，在向所选择的字线施加所述编程电压脉冲期间，所述第一时段和所述第二时段依次重复。
2.根据权利要求1所述的方法，其中，所述第一时段和所述第二时段具有相同的持续时间。
3.根据权利要求1所述的方法，其中，所述第一时段和所述第二时段中的一个时段具有比另一时段长的持续时间。
4.根据权利要求1所述的方法，所述方法还包括以下步骤：在向连接至所述多个存储单元中的所选择的存储单元的所选择的字线施加所述编程电压之前，通过第一验证电压和大于所述第一验证电压的第二验证电压来验证所选择的存储单元的编程状态。
5.根据权利要求4所述的方法，其中，所选择的存储单元具有高于所述第一验证电压并且低于所述第二验证电压的阈值电压。
6.根据权利要求4所述的方法，其中，当所选择的存储单元的阈值电压更接近所述第一验证电压并且所述阈值电压介于所述第一验证电压和所述第二验证电压之间时，所述第一时段增大。
7.根据权利要求4所述的方法，其中，当所选择的存储单元的阈值电压更接近所述第二验证电压并且所述阈值电压介于所述第一验证电压和所述第二验证电压之间时，所述第二时段增大。
8.根据权利要求1所述的方法，其中，所述编程许可电压的电压电平是地电压。
9.根据权利要求1所述的方法，其中，所述编程禁止电压的电压电平是电源电压。
10.根据权利要求1所述的方法，其中，所述编程许可电压是具有比地电压高第一基准值的电压电平的正电压。
11.根据权利要求1所述的方法，其中，所述编程禁止电压是具有比电源电压低第二基准值的电压电平的正电压。
12.一种操作包含多个存储单元的半导体存储设备的方法，所述方法包括以下步骤：
向连接至所述多个存储单元中的所选择的存储单元的所选择的字线施加编程电压；以及
在向所选择的字线施加所述编程电压期间，施加具有先以指数方式然后以对数方式从编程许可电压增大至编程禁止电压或者先以指数方式然后以对数方式从所述编程禁止电压减小至所述编程许可电压的电压电平的位线电压。
13.一种操作包含多个存储单元的半导体存储设备的方法，所述方法包括以下步骤：
向连接至所述多个存储单元中的所选择的存储单元的所选择的字线施加编程电压；以及
在向所选择的字线施加所述编程电压期间，向连接至所选择的存储单元的位线依次施加第一电压和第二电压，
其中，所述第一电压具有比编程许可电压高第一基准值的电压电平，并且
所述第二电压具有比编程禁止电压低第二基准值的电压电平。
14.根据权利要求13所述的方法，其中，向连接至所选择的存储单元的位线依次施加所述第一电压和所述第二电压的步骤包括以下步骤：
在施加所述第二电压之后施加所述第一电压，或者在施加所述第一电压之后施加所述第二电压。
15.根据权利要求13所述的方法，其中，向连接至所选择的存储单元的位线依次施加所述第一电压和所述第二电压的步骤包括以下步骤：在施加所述编程电压的第一时段期间，施加所述第一电压，并且在第二时段期间，施加所述第二电压。
16.根据权利要求15所述的方法，
其中，所述第一时段和所述第二时段具有相同的持续时间。
17.根据权利要求15所述的方法，其中，所述第一时段和所述第二时段中的一个时段具有比另一时段长的持续时间。
18.根据权利要求13所述的方法，
其中，所述第一电压具有比所述第二电压低的电压电平。
19.根据权利要求13所述的方法，
其中，所述编程许可电压是地电压。
20.根据权利要求13所述的方法，
其中，所述编程禁止电压是电源电压。
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