CN113629052B - 触发电压可调的esd保护结构及其制备方法 - Google Patents

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Abstract

本发明提供一种触发电压可调的ESD保护器件及其制备方法，所述ESD保护结构包括：第一导电类型的深阱和功能器件层，所述功能器件层位于所述深阱内，并且所述功能器件层包括：第二导电类型的体区；第一导电类型的源极和漏极，所述源极上设置有隔离层；栅结构和开口部，所述开口部设置于所述体区内且位于所述栅结构与所述漏极之间；当静电正电流涌入时，所述体区的电势升高，使得在所述源极与所述体区之间达到开启阈值电压，引起寄生NPN双极晶体管导通；通过调节所述开口部的宽度，可以实现对触发电压的调制。本发明还提供一种触发电压可调的ESD保护器件的制备方法，其中所述功能器件层形成于深阱内，可以与实际CMOS三阱工艺相兼容。

Description

触发电压可调的ESD保护结构及其制备方法
技术领域
本发明涉及静电保护领域，特别是涉及一种ESD保护结构及其制备方法。
背景技术
随着微电子器件在几何尺寸上的按比例缩小，器件更加易于受到静电放电冲击而导致的失效，由此造成电路可靠性下降的问题日益突显。另一方面，集成电路内部运算速度和功能集成度的不断提高，使得越来越多模块集成在硅基板上，而导致芯片面临更多的ESD挑战和风险。
通常，ESD保护器件分为非滞回型器件和滞回型器件。诸如栅极接地NMOS、栅控MOS、可控硅整流器之类的滞回型器件，其内部存在反馈环路，当滞回型器件内部到达触发电压后，器件内部的寄生元件被激励开始工作，器件电流增大，随后器件上压降降低，形成低阻通路，从而泄放电流。相比于非滞回型器件，滞回型器件具有更强的保护能力和灵活性，但需要根据特定工艺进行设计。
目前，由于小尺寸器件的栅介质和隔离更薄，器件承受静电的能力变弱，ESD器件设计的窗口变窄。因此，提供一种用于小尺寸器件的ESD保护结构，已成为本领域技术人员亟待解决的问题之一。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种触发电压可调的ESD保护结构及其制备方法，用于解决现有技术中ESD保护器件存在的高压、触发电压难以调节、以及触发电压普遍较高等问题。
为实现上述目的及其他相关目的，本发明提供一种触发电压可调的ESD保护结构，所述ESD保护结构包括：衬底、第一导电类型的深阱和功能器件层，所述深阱设置于衬底上，所述功能器件层位于所述深阱内，并且所述功能器件层包括：体区，所述体区具有与所述第一导电类型相反的第二导电类型；具有第一导电类型的源极和漏极，间隔形成于所述体区中，所述源极上设置有隔离层，所述漏极配置为静电引入端；栅结构，设置于所述体区的沟槽中且位于所述隔离区与所述漏极之间，所述栅结构包括栅电极与设置于所述栅电极与所述体区界面之间的栅介质层；和开口部，所述开口部设置于所述体区内且位于所述栅结构与所述漏极之间；其中，所述第一导电类型为N型，所述源极、沟道区以下的所述体区和所述漏极构成寄生NPN双极晶体管的发射区、基区和集电区；静电正电流的涌入使所述基区的电势升高，使得在所述源极与所述体区之间达到开启阈值电压，引起所述寄生NPN双极晶体管导通；通过调节所述开口部的宽度，对所述漏极与所述体区的反偏电压进行调节，从而实现对触发电压的调制。
可选地，所述源极、所述漏极、所述体区与所述栅结构构成功能器件层，所述功能器件层是接地栅极NMOS。
可选地，所述栅结构与所述漏极具有在所述开口部下方的正对面积。
可选地，通过调节所述沟道区的长度来改变所述寄生NPN双极晶体管的基区宽度，以实现触发电压的调制。
可选地，所述衬底是P型，所述体区通过体接触接地，以形成泄流通道。
可选地，所述开口部的宽度经配置以在所述体区与所述漏极之间的电压达到二次击穿之前，使所述寄生NPN双极晶体管处于导通。
可选地，所述隔离层的高度大于所述栅结构的高度。
另外，本发明还提供一种触发电压可调的ESD保护结构的制备方法，所述触发电压可调的ESD保护结构的制备方法包括以下步骤：提供一P型衬底，并且所述P型衬底上形成有N型深阱；于所述N型深阱内形成所述P型体区； 图形化所述P型体区以形成一沟槽；于所述沟槽中形成栅结构，所述栅结构包括栅电极与设置于所述栅电极与所述体区界面之间的栅极介电层；图形化所述P型体区以定义出邻接所述栅极介电层的开口；于所述P型体区内形成第一N注入区和第二N注入区，所述第二N注入区设置于所述开口的远离所述栅结构的一侧；于所述第一N注入区的上部区域形成隔离层；其中，所述第一N注入区、沟道区以下的所述P型体区和所述第二N注入区构成寄生NPN双极晶体管的发射区、基区和集电区。
如上所述，本发明的触发电压可调的ESD保护结构及其制备方法，所述ESD保护结构包括限定于所述栅结构与所述漏极之间的开口部，通过增大漏极接触与栅电极之间的间距，可以降低漏极接触对栅结构的热损伤，从而提升ESD保护结构的耐压能力；所述开口部下方的漏极与体区界面在达到击穿电压之后引发碰撞电离，空穴电流注入体区而使所述体区的电势升高，从而引起寄生双极晶体管导通；通过调节所述开口部的宽度，可以实现触发电压的可调；通过调节沟道区的长度，可以改变功能器件层中的寄生双极晶体管的基区宽度，从而可以实现ESD保护结构在版图级的触发电压可调。另一方面，所述深阱工艺可以与实际CMOS三阱工艺良好兼容。所述ESD保护结构具有基于MOSFET的功能器件层，可以与半导体器件集成以满足尤其是高压条件下集成电路的可靠性要求。
附图说明
图1显示为本发明的ESD保护结构的截面示意图。
元件标号说明：110第一N型注入区，120第二N型注入区，130栅极结构，132栅电极，134栅介电层，140开口部，150P型体区，154沟槽，160N型深阱，162隔离层，170衬底，180隔离区，210功能器件层，220寄生NPN双极晶体管。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。另外，本发明中使用的“介于……之间”包括两个端点值。
基于栅极接地NMOS(GG-NMOS)的ESD保护器件，其漏极连接到I/O管脚、栅极、源极和体衬底被短接到地。其中，在不引入正静电脉冲的情况下，NMOS器件处于关闭状态下，而当正静电脉冲出现在I/O管脚上时，漏衬结被反偏，而电压达到漏区与体衬底形成的PN结的雪崩击穿电压，会产生大量电子-空穴对，空穴电流注入到体衬底，并经过衬底流入地接触孔并在衬底电阻上产生电压降，该电压降实际上施加在源衬结上，使得体衬底的局部与源区形成的PN达到开启阈值电压，从而引起寄生NPN双极晶体管导通。然而，现有的基于GGNMOS的ESD保护器件属于滞回型ESD保护器件，触发电压较高。
在本申请中，术语“衬底”可为常规硅衬底或包括半导电材料层的其它块体衬底。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
实施例一
如图1所示，本发明的触发电压可调的ESD保护结构包括功能器件层210，所述功能器件层可以包括第一N型注入区110、第二N型注入区120，栅结构130、开口部140、P型体区150和衬底170。
所述衬底170可以是P型衬底，所述P型衬底上形成有N型深阱（DNW）160，以用于隔离外界的噪声和/或串扰。所述P型体区150位于所述N型深阱160内，所述第一N型注入区和所述第二N型注入区间隔设置于所述P型体区150内。所述第一N型注入区上部还设置有隔离层162，所述第二N型注入区的外侧设置有隔离区180，以用于电性隔离电极。所述隔离层162和隔离区180可以是浅沟槽隔离（STI）结构。所述栅结构130可以设置于所述P型体区150中，具体而言，所述栅结构可以设置于所述P型体区的沟槽154中而邻接隔离层162。所述隔离层162可以具有大于所述栅结构130的高度，以减少所述栅结构下方的沟道区与所述源极之间的耦合面积，这样有利于抑制沟道区的电流对寄生NPN双极晶体管220导通的影响。所述栅结构具有栅电极和设置于所述栅电极与所述P型体区界面的栅介电层。所述栅结构的一侧可以邻接所述隔离层162，所述栅结构的另一侧和底部可以通过所述栅介电层而与所述P型体区分隔，使得在P型体区150内所述第二N型注入区与所述栅结构之间具有一正对面积。所述功能器件层210还包括开口部140，所述开口部限定于所述栅结构与所述第二N型注入区120之间。所述开口部的设置可以使原本发生于沟道区与漏极之间的碰撞电离，转移至所述开口区的下方，并且由于存在所述第二N型注入区与所述栅结构之间的正对面积，可以增加所述体区与所述漏极之间的碰撞电离。所述开口部还可以经配置以增大漏极接触与所述栅结构之间的间距，有利于防止所述ESD保护结构的热损伤。通过调节所述开口部的宽度，可以对漏极与所述体区的反偏电压进行调节并改变ESD电流的导通面积，从而实现对触发电压的调制。需要注意的是，所述开口部的宽度设置成所述第二N型注入区与所述P型体区之间的电压达到二次击穿电压之前使寄生NPN双极晶体管220处于导通。
在本实施例中，所述P型体区的深度大于第一N型注入区110与第二N型注入区120限定的有源区的深度。所述第一N型注入区110和所述P型体区150可以分别连接至公共接地端（Vss），以及所述第二N型注入区120配置为静电引入端。例如，所述P型体区150可以通过体接触连接至Vss。
在一实例中，所述栅电极130可以与所述第一N型注入区110一起连接至Vss，使得所述功能器件层具有一基于GGNMOS的ESD保护结构。在另一个实例中，所述栅电极可以单独引入一电信号，通过增大所述栅电极的电压，可以增大漏电流来增强所述P型体区与所述第二N型注入区之间发生的碰撞电离，所以体区电流呈增大趋势。
所述第一N型注入区110和第二N型注入区120为N型重掺杂，例如掺杂浓度为1×1020cm-2。所述沟道区的长度即为寄生NPN双极晶体管的基区宽度，通过调节所述沟道区的长度，即为改变所述寄生NPN双极晶体管的基区宽度，可以实现所述触发电压的调制。所述沟道区的长度与体区的厚度相关，并且满足如下的范围：LC >WDP +50 (nm)，其中P区耗尽层的宽度：
WDP=
Figure 426724DEST_PATH_IMAGE001
，
其中
Figure DEST_PATH_IMAGE002
为介电常数，
Figure 622825DEST_PATH_IMAGE003
为内建电势差，q为电荷量，和NA、ND分别为受主掺杂浓度和施主掺杂浓度。
举例而言，所述P型体区可以具有掺杂浓度5x1017cm-2，沟道长度为50 nm，所述开口处的宽度为25 nm， P型体区除去耗尽层宽度之后的厚度为50 nm，所述ESD保护结构具有大于或等于1.7 V触发电压。
本发明的触发电压可调的ESD保护结构的工作原理为：在第二N型注入区120引入正静电脉冲，从所述第二N型注入区至所述P型体区之间形成有高的横向电场，而在所述P型体区与所述第二N型注入区之间、尤其是在所述P型体区与所述第二N型注入区的界面正对所述栅结构的区域内引发碰撞电离，产生的空穴电流经过所述P型体区，一部分于沟道区底部积累，从而使所述寄生NPN晶体管的基区与所述第一N型注入区形成正偏，一旦所述沟道区的底部与所述第一N型注入区之间的结电压达到导通电压，由第一N型注入区穿过所述P型体区的电子在所述第二N型注入区被收集，引发所述寄生NPN双极晶体管220导通。而空穴电流的另一部分在所述P型体区的等效电阻上形成压降，从而产生正反馈效应。如前所述，所述第一N型注入区110、所述沟道区以下的所述P型体区150和所述第二N型注入区120依次构成寄生NPN双极晶体管220的发射极、基区和集电极。
实施例二
本实施例二提供一种触发电压可调的ESD保护结构的制备方法，其中，本发明实施例一的所述ESD保护结构优选采用本实施例的制备方法制备得到，当然也可以采用其他方法。需要说明的是，上述顺序并不严格代表本发明所保护的ESD保护结构的制备方法的制备顺序，本领域技术人员可以依据实际工艺步骤进行改变。具体而言，如图1所示的触发电压可调的ESD保护结构的制备方法至少包括以下步骤：
提供一半导体衬底，在本发明的实施例中提供一P型衬底170。
于所述半导体衬底上形成N型深阱160。根据应用的需要，所述N型深阱可以采用离子注入或扩散等本领域的常规工艺来形成所述N型深阱。所述N型深阱可以与常规的CMOS三阱工艺相兼容。随后，于所述N型深阱内形成功能器件层210。根据实际应用的需要，所述衬底、N型深阱与所述功能器件层可以在一块体材料上形成；或者，所述功能器件层也可以是单独形成的一硅膜或类似材料的薄膜。在示例中，所述功能器件层包括P型体区150，第一N型注入区110和第二N型注入区120。
具体地，通过包括但不限于离子注入或扩散的方式在所述N型深阱160中形成P型体区150，基于实际需要选择不同类型的掺杂离子及掺杂浓度以得到所述P型体区150，具体步骤在此不一一赘述。
图形化所述P型体区以在所述P型体区内定义出沟槽154。在示例中，可以根据本领域已知的光刻胶涂覆、曝光和显影步骤通过刻蚀来形成所述沟槽154。于所述沟槽中形成栅结构130。所述栅结构130可以包括栅电极132与设置于所述栅电极与所述体区界面之间的栅极介电层134。
接着，图形化所述P型体区以定义出邻接所述栅结构的开口，所述开口的一侧壁显露出栅结构以及P型体区。通过诸如离子注入之类的工艺于所述P型体区内间隔形成第一N注入区和第二N注入区；具体而言，于所述开口内形成所述第一N注入区，以及与所述栅结构相间隔而形成第二N注入区，并且所述第二N注入区设置于所述栅结构的远离所述开口的一侧。
于所述第一N注入区的上部区域形成隔离层162，所述隔离层可以是STI结构，也可以是本领域用于电性隔离的其他结构。在所述功能器件层中，所述第一N注入区、所述沟道区以下的所述P型体区和所述第二N注入区构成寄生NPN双极晶体管的发射极、基极和集电极。
需要说明的是，本实施例的触发电压可调的ESD保护器件的结构可以是如实施例一的结构，也可以采用其他能够实现该器件的结构，不以本实施例为限。
综上所述，本发明的触发电压可调的ESD保护结构及其制备方法，所述ESD保护结构包括设置于所述栅极结构与所述漏极之间的开口部，所述开口部限定于所述栅结构与所述漏极之间，利用所述开口部，可以增加所述体区与所述漏极之间碰撞电离，还有利于防止所述ESD保护结构的热损伤；通过调节所述开口部的宽度，可以在版图级实现触发电压的可调。另一方面，本发明中的所述功能器件层形成于N型深阱内，可以与实际CMOS三阱工艺相兼容。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (8)

1.一种触发电压可调的ESD保护结构，其特征在于，所述ESD保护结构包括：衬底、第一导电类型的深阱和功能器件层，所述深阱设置于衬底上，所述功能器件层位于所述深阱内，并且所述功能器件层包括：
第二导电类型的体区，所述第二导电类型与所述第一导电类型相反；
第一导电类型的源极和漏极，间隔形成于所述体区中，所述源极上设置有隔离层，所述漏极配置为静电引入端；
栅结构，设置于所述体区的沟槽中且位于所述隔离层与所述漏极之间，所述栅结构包括栅电极与设置于所述栅电极与所述体区界面之间的栅介质层；和
开口部，所述开口部由所述体区形成且位于所述栅结构与所述漏极之间；
其中，所述第一导电类型为N型，所述源极、沟道区以下的所述体区和所述漏极分别构成寄生NPN双极晶体管的发射区、基区和集电区；当静电正电流涌入时，所述基区的电势升高，使得在所述源极与所述体区之间达到开启阈值电压，引起所述寄生NPN双极晶体管导通；通过调节所述开口部的宽度，对所述漏极与所述体区的反偏电压进行调节，从而实现对触发电压的调制。
2.根据权利要求1所述的ESD保护结构，其特征在于：所述源极、所述漏极、所述体区与所述栅结构构成功能器件层，所述功能器件层是接地栅极NMOS。
3.根据权利要求2所述的ESD保护结构，其特征在于：所述栅结构与所述漏极具有在所述开口部的正对面积。
4.根据权利要求1所述的ESD保护结构，其特征在于：通过调节所述沟道区的长度来改变所述寄生NPN双极晶体管的基区宽度，以实现触发电压的调制。
5.根据权利要求1所述的ESD保护结构，其特征在于：所述衬底是P型，所述体区通过体接触接地，以形成泄流通道。
6.根据权利要求1所述的ESD保护结构，其特征在于：所述开口部的宽度经配置以在所述体区与所述漏极之间的电压达到二次击穿之前，使所述寄生NPN双极晶体管处于导通。
7.根据权利要求1所述的ESD保护结构，其特征在于：所述隔离层的高度大于所述栅结构的高度。
8.一种触发电压可调的ESD保护结构的制备方法，其特征在于，所述制备方法包括以下步骤：
提供一P型衬底，并且所述P型衬底上形成有N型深阱；
于所述N型深阱内形成P型体区；
图形化所述P型体区以形成一沟槽；
于所述沟槽中形成栅结构，所述栅结构包括栅电极与设置于所述栅电极与所述P型体区界面之间的栅极介电层；
图形化所述P型体区以定义出邻接所述栅极介电层的开口；
于所述P型体区内间隔形成第一N注入区和第二N注入区，所述第一N注入区设置于所述开口内，所述第二N注入区于所述栅结构远离所述开口的一侧且与所述栅结构间隔地设置；
于所述第一N注入区的上部区域形成隔离层；
其中，所述第一N注入区、沟道区以下的所述P型体区和所述第二N注入区构成寄生NPN双极晶体管的发射区、基区和集电区。
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