CN109217874A - 余量转移环路、逐次逼近型模数转换器和增益校准方法 - Google Patents

Abstract

本发明公开一种余量转移环路、逐次逼近型模数转换器和增益校准方法，其中，余量转移环路包括采样开关模块、逻辑控制电路、余量保持电容模块、DAC电容阵列、余量转移模块、电流舵、复位开关模块和电荷共享开关模块，逻辑控制电路在预设周期内按照预设的时间间隔依次输出控制信号，以控制复位开关模块、余量转移模块、采样开关模块和电荷共享开关模块依次工作，从而实现余量转移，实现更高的转换精度。

Description

余量转移环路、逐次逼近型模数转换器和增益校准方法

技术领域

本发明涉及半导体集成电路技术领域，特别涉及一种余量转移环路、逐次逼近型模数转换器和增益校准方法。

背景技术

噪声整形(sigma-delta noise shaping)逐次逼近模数转换器(SAR ADC)是当前最新流行高精度ADC结构，它的思想基础是将SAR ADC的余量转移到下一次转换，以此提高SARADC的精度到一个更高的层次，同时保留SARADC结构简单功耗低面积小工艺适应度高性能稳定的特点。通常对于12位分辨率的SAR ADC而言，其余量已经低于1mV，将1mV左右的余量实现超高精度的转移，是SAR ADC的重点和难点，因此设计合适的余量转移方式非常有必要。

发明内容

本发明的主要目的是提供一种余量转移环路，旨在实现SAR ADC超高精度的余量转移。

为实现上述目的，本发明提出的一种余量转移环路包括采样开关模块、逻辑控制电路、余量保持电容模块、DAC电容阵列、余量转移模块、电流舵、复位开关模块和电荷共享开关模块；所述DAC电容阵列包括构成差分结构的第一DAC电容阵列和第二DAC电容阵列；

所述采样开关模块的第一端输入差分模拟信号，所述采样开关模块的第二端与所述DAC电容阵列的第一端连接，所述DAC电容阵列的第二端、所述电荷共享开关模块的第一端、所述余量转移模块的第一受控端及比较器的输入端连接，所述余量转移模块的输入端与所述电流舵的电源输出端连接，所述余量转移模块的输出端与所述余量保持电容模块的第一端、所述电荷共享开关模块的第二端及所述复位开关模块的第一端互连，所述余量保持电容模块的第二端及所述复位开关模块的第二端均接地，所述采样开关模块的受控端、所述余量转移模块的第二受控端、所述电荷共享开关模块的受控端及所述复位开关模块的受控端均与所述逻辑控制模块的控制端连接；

所述电流舵，用于输出静态工作电流；

所述逻辑控制电路，用于在预设周期内按照预设的时间间隔依次输出控制信号，以控制所述复位开关模块、所述余量转移模块、所述采样开关模块和所述电荷共享开关模块依次工作；

所述复位开关模块，基于所述逻辑控制电路的控制，将所述余量保持电容模块的电荷复位；

所述采样开关模块，基于所述逻辑控制电路的控制并启动，将外部输入的差分模拟信号输入至所述DAC电容阵列，以使所述DAC电容阵列对外部输入的差分模拟信号进行采样，并输出差分余量信号；

所述余量转移模块，用于在接收到所述DAC电容阵列上产生的差分余量信号时，基于所述差分余量信号和所述逻辑控制电路的控制，将所述电流舵产生的静态工作电流输出给所述余量保持电容模块进行充电；

所述电荷共享开关模块，基于所述逻辑控制电路的控制，在所述DAC电容阵列采样结束后，将所述余量保持电容模块与所述DAC电容阵列的电荷进行共享，并产生相同的差分余量信号进行下一次的余量转移。

优选地，所述余量转移模块包括第一PMOS管、第二PMOS管和第一开关电路；

所述第一开关电路的输入端为所述余量转移模块的输入端，所述第一开关电路的受控端为所述余量转移模块的第二受控端，所述第一开关电路的输出端、所述第一PMOS管的源极及所述第二PMOS管的源极互连，所述第一PMOS管的漏极和所述第二PMOS管的漏极为所述余量转移模块的输出端，所述第一PMOS管的栅极和所述第二PMOS管的栅极为所述余量转移模块的输出端。

优选地，余量保持电容模块包括相同电容量的第一余量保持电容和第二余量保持电容，所述第一余量保持电容的第一端与所述第一PMOS管的漏极连接，所述第二余量保持电容的第一端与所述第二PMOS管的漏极连接，所述第一余量保持电容第二端和所述第二余量保持电容均接地。

优选地，所述逻辑控制电路包括SAR逻辑控制器和时钟生成器；

所述SAR逻辑控制器的控制端分别与所述采样开关模块的受控端、所述余量转移模块的第二受控端、所述电荷共享开关模块的受控端及所述复位开关模块的受控端连接，所述时钟生成器的信号端与所述SAR逻辑控制器的信号端连接；

所述时钟生成器，用于输出固定宽度脉冲信号至所述SAR逻辑控制器，以使所述SAR逻辑控制器控制所述余量转移模块以第一预设时间为所述余量保持电容充电；

所述SAR逻辑控制器，用于输出控制信号控制所述采样开关模块、所述余量转移模块、所述电荷共享开关模块及所述复位开关模块工作。

优选地，所述第一DAC电容阵列的第一端通过所述采样开关模块对应的开关单元与所述差分模拟信号的正输入端连接，所述第一DAC电容阵列的第二端为所述DAC电容阵列的差分余量信号的正输出端；

所述第二DAC电容阵列的第一端通过所述采样开关模块对应的开关单元与所述差分模拟信号的负输入端连接，所述第二DAC电容阵列的第二端为所述DAC电容阵列的差分余量信号的负输出端。

优选地，所述第一DAC电容阵列的电容量为所述第一余量保持电容的电容值的4倍，所述第二DAC电容阵列的电容量为所述第二余量保持电容的电容值的4倍。

优选地，所述第一余量保持电容的电容量为所述第一DAC电容阵列的最低位的等效电容量的32倍；

所述第二余量保持电容的电容量为所述第二DAC电容阵列的最低位的等效电容量的32倍。

优选地，所述电流舵还与数字控制器连接，所述时钟控制器用于控制所述电流舵输出变化的静态工作电流，以使所述余量转移模块的增益保持恒定。

本发明还提出一种逐次逼近型模数转换器，包括比较器、连接于所述比较器输出端的寄存器以及如上所述的余量转移环路。

本发明还提出一种增益校准方法，用于对如上所述的余量转移环路进行增益校准，所述增益校准方法包括：

步骤S10、将余量转移环路的DAC电容阵列的第一端与参考电压连接，DAC电容阵列的第二端与第二电源连接，外部输入的差分模拟信号置零；

步骤S20、控制第二电源输出电源至DAC电容阵列的第二端，以使DAC电容阵列的第二端复位至共模电平，且使DAC电容阵列产生差分余量信号；

步骤S30、控制DAC电容阵列将产生的差分余量信号经所述余量转移模块余量转移至所述余量保持电容模块；

步骤S40、将余量转移后的数值电荷共享给DAC电容阵列；

步骤S50、控制DAC电容阵列将余量转移后的数值电荷进行模数转换后与预设的二进制码值进行匹配，并根据匹配结果对应控制电流舵的输出电流，直至所述DAC电容阵列数模转换后的二进制码与所述预设的二进制码的匹配。

本发明技术方案通过采用采样开关模块、逻辑控制电路、余量保持电容模块、DAC电容阵列、余量转移模块、电流舵、复位开关模块和电荷共享开关模块组成余量转移环路，所述DAC电容阵列包括构成差分结构的第一DAC电容阵列和第二DAC电容阵列，电流舵用于输出静态工作电流，逻辑控制电路，用于在预设周期内按照预设的时间间隔依次输出控制信号，以控制复位开关模块、余量转移模块、采样开关模块和电荷共享开关模块依次工作，复位开关模块基于逻辑控制电路的控制，将余量保持电容模块的电荷复位，采样开关模块基于逻辑控制电路的控制并启动，将外部输入的差分模拟信号输入至DAC电容阵列，以使DAC电容阵列对外部输入的差分模拟信号进行采样，并输出差分余量信号，余量转移模块，用于在接收到DAC电容阵列上产生的差分余量信号时，基于差分余量信号和逻辑控制电路的控制，将电流舵产生的静态工作电流输出给余量保持电容模块进行充电，电荷共享开关模块，基于逻辑控制电路的控制，在DAC电容阵列采样结束后，将余量保持电容模块与DAC电容阵列的电荷进行共享，并产生新的差分余量信号进行下一次的余量转移，每一转移的差分余量信号相同并累积到下一次的转换，从而实现一阶噪声整形，实现更高的转换精度。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。

图1为本发明余量转移环路一实施例的电路结构示意图；

图2为本发明余量转移环路工作时序示意图；

图3为本发明余量转移环路电压变化示意图；

图4为本发明余量转移环路中DAC电容阵列结构示意图；

图5为本发明增益校准方法步骤示意图。

本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，全文中出现的“和/或”的含义为：包括三个并列的方案，以“A/B”为例，包括A方案，或B方案，或A和B同时满足的方案，另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。

本发明提出的一种余量转移环路。

如图1至图4所示，图1为本发明余量转移环路一实施例的电路结构示意图，图2为本发明余量转移环路工作时序示意图，图3为本发明余量转移环路电压变化示意图，图4为本发明余量转移环路中DAC电容阵列结构示意图，本实施例中，余量转移环路包括采样开关模块、逻辑控制电路80、余量保持电容模块60、DAC电容阵列、余量转移模块40、电流舵30、复位开关模块50和电荷共享开关模块70；所述DAC电容阵列包括构成差分结构的第一DAC电容阵列21和第二DAC电容阵列22；

所述采样开关模块的第一端输入差分模拟信号，Vip和Vin，所述采样开关模块的第二端与所述DAC电容阵列的第一端连接，所述DAC电容阵列的第二端、所述电荷共享开关模块70的第一端、所述余量转移模块40的第一受控端及比较器200的输入端连接，所述余量转移模块40的输入端与所述电流舵30的电源输出端连接，所述余量转移模块40的输出端与所述余量保持电容模块60的第一端、所述电荷共享开关模块70的第二端及所述复位开关模块50的第一端互连，所述余量保持电容模块60的第二端及所述复位开关模块50的第二端均接地，所述采样开关模块的受控端、所述余量转移模块40的第二受控端、所述电荷共享开关模块70的受控端及所述复位开关模块50的受控端均与所述逻辑控制模块的控制端连接；

所述电流舵30，用于输出静态工作电流；

所述逻辑控制电路80，用于在预设周期内按照预设的时间间隔依次输出控制信号，以控制所述复位开关模块50、所述余量转移模块40、所述采样开关模块和所述电荷共享开关模块70依次工作；

所述复位开关模块50，基于所述逻辑控制电路80的控制，将所述余量保持电容模块60的电荷复位；

所述采样开关模块，基于所述逻辑控制电路80的控制并启动，将外部输入的差分模拟信号输入至所述DAC电容阵列，以使所述DAC电容阵列对外部输入的差分模拟信号进行采样，并输出差分余量信号；

所述余量转移模块40，用于在接收到所述DAC电容阵列上产生的差分余量信号时，基于所述差分余量信号和所述逻辑控制电路80的控制，将所述电流舵30产生的静态工作电流输出给所述余量保持电容模块60进行充电；

所述电荷共享开关模块70，基于所述逻辑控制电路80的控制，在所述DAC电容阵列采样结束后，将所述余量保持电容模块60与所述DAC电容阵列的电荷进行共享，并产生相同的差分余量信号进行下一次的余量转移。

本实施例中，余量转移环路适用于任意位宽的一阶噪声整形逐次逼近型模数转换器，余量转移环路的精度决定模数转换器的转换精度，余量转移的概念是在每次转换结束之后将产生的误差(对于SARADC而言，余量即误差)转移并累加到下一次的采样输入，以此在SARADC的基础上实现一个一阶的sigma-delta调制器的功能，并且由于余量转移环路的存在，，误差将会乘上一个高通的传输函数，因此低频噪声会被整形到高频，再通过数字滤波器滤掉高频噪声实现超高精度。

需要说明的是，电流舵30是通过输入数字信号序列来控制不同位权电流源产生电流，电流舵30还与数字控制器连接并根据需求输出预设的静态工作电流，例如输出50uA～150uA大小范围内的静态工作电流。

所述DAC电容阵列包括构成差分结构的第一DAC电容阵列21和第二DAC电容阵列22，采样开关模块包括分别与第一DAC电容阵列21和第二DAC电容阵列22连接并输入外部输出的差分模拟信号的第一开关单元11和第二开关单元12，第一开关单元11和第二开关单元12分别包括与第一DAC电容阵列21和第二DAC电容阵列22电容数量相等的开关，采样开关单元还与参考电压连接，并根据逻辑控制信号的控制进行开关对应导通进行采样。

第一DAC电容阵列21包括用于组成高低不同段位的第一子电容阵列和第二子电容阵列，所述第二DAC电容阵列22包括用于组成高低不同段位的第三子电容阵列和第四子电容阵列，多个第一电容单元按电容量以二进制加权方式由低位到高位依次设置，多个第二子电容阵列以二进制加权方式由高位到低位依次设置，第一子电容阵列和第二子电容阵列并联设置，多个第三电容单元按电容量以二进制加权方式由低位到高位依次设置，多个第四子电容阵列以二进制加权方式由高位到低位依次设置，第三子电容阵列和所述第四子电容阵列并联设置。

所述余量转移模块40包括第一PMOS管Q2、第二PMOS管Q3和第一开关电路Q1，所述第一开关电路Q1的输入端为所述余量转移模块40的输入端，所述第一开关电路Q1的受控端为所述余量转移模块40的第二受控端，所述第一开关电路Q1的输出端、所述第一PMOS管Q2的源极及所述第二PMOS管Q3的源极互连，所述第一PMOS管Q2的漏极和所述第二PMOS管Q3的漏极为所述余量转移模块40的输出端，所述第一PMOS管Q2的栅极和所述第二PMOS管Q3的栅极为所述余量转移模块40的输出端。

第一开关电路Q1接收逻辑控制电路80输出的控制信号并导通，第一PMOS管Q2、第二PMOS管Q3则分别接收余量差分信号进行偏置，根据MOS管的工作原理可知，MOS管的电压越大，MOS管的输出电流越大，差分余量信号(Vop与Von的差值)经过不同的MOS管和固定脉冲宽度偏置后可输出偏置差分信号(Vrp和Vrn)，需要说明的是，第一开关电路Q1可采用具有通断能力的开关、例如MOS管，三极管等，在此不做具体限制。

余量保持电容模块60包括相同电容量的第一余量保持电容C1和第二余量保持电容C2，所述第一余量保持电容C1的第一端与所述第一PMOS管Q2的漏极连接，所述第二余量保持电容C2的第一端与所述第二PMOS管Q3的漏极连接，所述第一余量保持电容C1第二端和所述第二余量保持电容C2均接地。

所述第一DAC电容阵列21的电容量为所述第一余量保持电容C1的电容值的4倍，所述第二DAC电容阵列22的电容量为所述第二余量保持电容C2的电容值的4倍。

余量转移环路初始工作时，逻辑控制电路80输出控制信号至复位开关模块50，使其接地，从而将余量保持电容上的电荷归零，然后在上一次模数转换器的转换结束后，当电容阵列上剩余差分余量信号(Vop与Von的差值，即误差)时，差分余量信号输出至余量转移模块40，同时余量转移模块40接收到一个固定脉冲宽度为T的S1信号，此时由差分余量信号偏置的PMOS管将对余量保持电容模块60进行充电，在经过时间为T的时长充电结束后，Vrp和Vrn的电压差将为gain*(Vop-Von)，即，gain由S1信号的脉冲宽度、偏置电路、工艺参数和PMOS管的尺寸决定，因此，可通过数字控制器调整电流舵30的静态工作电流使gain值固定。

在余量电容模块充电结束后，由sampling信号控制的采样开关模块将对DAC电容阵列将进行本次采样，将差分模拟信号Vip-Vin保持在CDAC电容阵列上，在采样结束之后，sharing信号将电荷共享开关模块70导通，余量保持电容模块60和DAC电容阵列将进行电荷共享，共享结束之后，DAC电容阵列和余量保持电容模块60上电压变为，将4/5*(Vip-Vin)记为X，DAC电容阵列的电压为，gain值可以通过调整电流舵30的静态工作电流使其固定为5，则为，此次经过模数转换器的转换，可得 q为转换误差，这个新的余量通过余量转移环路累计到下一次的转换，由于每次转换的余量都会乘以系数1累积到下一次的转换，数模转换器将实现一阶sigma-delta调制器的功能，转换误差将被1阶噪声整形，实现更高的转换精度。

本发明技术方案通过采用采样开关模块、逻辑控制电路80、余量保持电容模块60、DAC电容阵列、余量转移模块40、电流舵30、复位开关模块50和电荷共享开关模块70组成余量转移环路，所述DAC电容阵列包括构成差分结构的第一DAC电容阵列21和第二DAC电容阵列22，电流舵30用于输出静态工作电流，逻辑控制电路80，用于在预设周期内按照预设的时间间隔依次输出控制信号，以控制复位开关模块50、余量转移模块40、采样开关模块和电荷共享开关模块70依次工作，复位开关模块50基于逻辑控制电路80的控制，将余量保持电容模块60的电荷复位，采样开关模块基于逻辑控制电路80的控制并启动，将外部输入的差分模拟信号输入至DAC电容阵列，以使DAC电容阵列对外部输入的差分模拟信号进行采样，并输出差分余量信号，余量转移模块40，用于在接收到DAC电容阵列上产生的差分余量信号时，基于差分余量信号和逻辑控制电路80的控制，将电流舵30产生的静态工作电流输出给余量保持电容模块60进行充电，电荷共享开关模块70，基于逻辑控制电路80的控制，在DAC电容阵列采样结束后，将余量保持电容模块60与DAC电容阵列的电荷进行共享，并产生新的差分余量信号进行下一次的余量转移，每一转移的差分余量信号相同并累积到下一次的转换，从而实现一阶噪声整形，实现更高的转换精度。

在一可选实施例中，所述逻辑控制电路80包括SAR逻辑控制器(图未示出)和时钟生成器(图未示出)；

所述SAR逻辑控制器的控制端分别与所述采样开关模块的受控端、所述余量转移模块40的第二受控端、所述电荷共享开关模块70的受控端及所述复位开关模块50的受控端连接，所述时钟生成器的信号端与所述SAR逻辑控制器的信号端连接；

所述时钟生成器，用于输出固定宽度脉冲信号至所述SAR逻辑控制器，以使所述SAR逻辑控制器控制所述余量转移模块40以第一预设时间为所述余量保持电容充电；

所述SAR逻辑控制器，用于输出控制信号控制所述采样开关模块、所述余量转移模块40、所述电荷共享开关模块70及所述复位开关模块50工作。

本实施例中，SAR逻辑控制器在预设周期内分别输出复位信号至复位开关模块50、输出采样信号至采样开关模块、输出电荷共享信号至电荷共享开关模块70以及接收时钟生成器输出的固定宽度脉冲信号并在复位信号输出后输出至余量转移模块40，从而依次实现电荷复位、余量转移、余量保持电容模块60充电、采样以及电荷共享。

在一可选实施例中，所述第一余量保持电容C1的电容量为所述第一DAC电容阵列21的最低位的等效电容量的32倍；

所述第二余量保持电容C2的电容量为所述第二DAC电容阵列22的最低位的等效电容量的32倍。

本实施例中，数模转换器为12位分辨率的SAR ADC，包括高7位和低5位，当第一余量保持电容C1和第二余量保持电容C2的电容量均为1C时，低5位的等效电容值为则为1/32C。

本发明还提出一种逐次逼近型模数转换器，包括比较器200、连接于所述比较器200输出端的寄存器以及如上所述的余量转移环路，该主题一的具体结构参照上述实施例，由于本逐次逼近型模数转换器采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。

本实施例中给出了逐次逼近型模数转换器的大致工作过程：首先模拟输入信号被采样保持，送入比较器200的一端，然后控制逻辑产生电路30将寄存器最高位预置1，其他位全部清零，模数转换器在参考电压和寄存器的控制下输出参考电压的二分之一送入比较器200的另一端。如果模拟输入信号电压大于参考电压的二分之一，那么比较器200输出1，寄存器最高位定为1；否则，如果模拟输入信号电压小于参考电压的二分之一，那么比较器200输出0，寄存器最高位定为0。这样，逐逐次逼近型模数转换器最高位就确定了；进而再确定次高位，即先预置寄存器次高位为1，如果前一个转换周期确定的最高有效位为1，那么此时模数转换器输出参考电压的四分之三，模拟输入信号电压与参考电压的四分之三比较大小，从而确定寄存器次高位；如果前一个转换周期确定的最高有效位为0，那么此时模数转换器输出参考电压的四分之一，模拟输入信号电压与参考电压的四分之一比较大小，从而确定寄存器次高位。依此类推，直到寄存器的最低位确定为止，这样寄存器的值即逐次逼近型模数转换器的最终输出。

本发明还提出一种增益校准方法，用于对如上所述的余量转移环路进行增益校准，所述增益校准方法包括：

步骤S10、将余量转移环路的DAC电容阵列的第一端与参考电压连接，DAC电容阵列的第二端与第二电源连接，外部输入的差分模拟信号置零；

步骤S20、控制第二电源输出电源至DAC电容阵列的第二端，以使DAC电容阵列的第二端复位至共模电平，且使DAC电容阵列产生差分余量信号；

步骤S30、控制DAC电容阵列将产生的差分余量信号经所述余量转移模块40余量转移至所述余量保持电容模块60；

步骤S40、将余量转移后的数值电荷共享给DAC电容阵列；

步骤S50、控制DAC电容阵列将余量转移后的数值电荷进行模数转换后与预设的二进制码值进行匹配，并根据匹配结果对应控制电流舵30的输出电流，直至所述DAC电容阵列数模转换后的二进制码与所述预设的二进制码的匹配。

本实施例中，在校准过程中，余量转移环路不接收外部输入的差分模拟信号，并将采样开关模块接收差分模拟信号的信号端置为零，将差分结构DAC电容阵列的第二端被同时复位共模电平Vcm，即此时第一DAC电容阵列21的第二端和第二DAC电容阵列22的第二端的第二端电压Vop，Von的值都是Vcm，并将所有CDAC电容的第一端连接开关都接到Vrefp(正参考电压)，对于余量保持电容模块60而言，第一余量保持电容C1的电压将保持不变，第二余量保持电容C2的开关切换到Vrefn(负参考电压)，此时第一DAC电容阵列21的电压值仍然是Vcm，第二DAC电容阵列22的第二端的电压值将变为Vcm–32LSB，此次进行余量转移，即此时大小为32LSB的余量将转移到下一次余量转移和电荷共享，即下一次转换的值是0+32LSB*gain*1/5。

根据此时数模转换器的输出结果，将它与预设的二进制码000000100000对比，如果较大则说明gain大于5，通过调整数字控制器的值来降低电流舵30的输出电流，以此来降低余余量转移模块40的增益，循环数次，直到模数转换器的输出不大于000000100000。如果较小则反之调整。最终将得到一个误差在1+-3％以内的余量转移环路，从而实现16bits以上的精度。

以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是在本发明的发明构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。

Claims (10)

1.一种余量转移环路，其特征在于，包括采样开关模块、逻辑控制电路、余量保持电容模块、DAC电容阵列、余量转移模块、电流舵、复位开关模块和电荷共享开关模块；所述DAC电容阵列包括构成差分结构的第一DAC电容阵列和第二DAC电容阵列；

所述采样开关模块的第一端输入差分模拟信号，所述采样开关模块的第二端与所述DAC电容阵列的第一端连接，所述DAC电容阵列的第二端、所述电荷共享开关模块的第一端、所述余量转移模块的第一受控端及比较器的输入端连接，所述余量转移模块的输入端与所述电流舵的电源输出端连接，所述余量转移模块的输出端与所述余量保持电容模块的第一端、所述电荷共享开关模块的第二端及所述复位开关模块的第一端互连，所述余量保持电容模块的第二端及所述复位开关模块的第二端均接地，所述采样开关模块的受控端、所述余量转移模块的第二受控端、所述电荷共享开关模块的受控端及所述复位开关模块的受控端均与所述逻辑控制模块的控制端连接；

所述电流舵，用于输出静态工作电流；

所述逻辑控制电路，用于在预设周期内按照预设的时间间隔依次输出控制信号，以控制所述复位开关模块、所述余量转移模块、所述采样开关模块和所述电荷共享开关模块依次工作；

所述复位开关模块，基于所述逻辑控制电路的控制，将所述余量保持电容模块的电荷复位；

所述采样开关模块，基于所述逻辑控制电路的控制并启动，将外部输入的差分模拟信号输入至所述DAC电容阵列，以使所述DAC电容阵列对外部输入的差分模拟信号进行采样，并输出差分余量信号；

所述余量转移模块，用于在接收到所述DAC电容阵列上产生的差分余量信号时，基于所述差分余量信号和所述逻辑控制电路的控制，将所述电流舵产生的静态工作电流输出给所述余量保持电容模块进行充电；

所述电荷共享开关模块，基于所述逻辑控制电路的控制，在所述DAC电容阵列采样结束后，将所述余量保持电容模块与所述DAC电容阵列的电荷进行共享，并产生相同的差分余量信号进行下一次的余量转移。

2.如权利要求1所述的余量转移环路，其特征在于，所述余量转移模块包括第一PMOS管、第二PMOS管和第一开关电路；

所述第一开关电路的输入端为所述余量转移模块的输入端，所述第一开关电路的受控端为所述余量转移模块的第二受控端，所述第一开关电路的输出端、所述第一PMOS管的源极及所述第二PMOS管的源极互连，所述第一PMOS管的漏极和所述第二PMOS管的漏极为所述余量转移模块的输出端，所述第一PMOS管的栅极和所述第二PMOS管的栅极为所述余量转移模块的输出端。

3.如权利要求2所述的余量转移环路，其特征在于，余量保持电容模块包括相同电容量的第一余量保持电容和第二余量保持电容，所述第一余量保持电容的第一端与所述第一PMOS管的漏极连接，所述第二余量保持电容的第一端与所述第二PMOS管的漏极连接，所述第一余量保持电容第二端和所述第二余量保持电容均接地。

4.如权利要求2所述的余量转移环路，其特征在于，所述逻辑控制电路包括SAR逻辑控制器和时钟生成器；

所述SAR逻辑控制器的控制端分别与所述采样开关模块的受控端、所述余量转移模块的第二受控端、所述电荷共享开关模块的受控端及所述复位开关模块的受控端连接，所述时钟生成器的信号端与所述SAR逻辑控制器的信号端连接；

所述时钟生成器，用于输出固定宽度脉冲信号至所述SAR逻辑控制器，以使所述SAR逻辑控制器控制所述余量转移模块以第一预设时间为所述余量保持电容充电；

所述SAR逻辑控制器，用于输出控制信号控制所述采样开关模块、所述余量转移模块、所述电荷共享开关模块及所述复位开关模块工作。

5.如权利要求3所述的余量转移环路，其特征在于，所述第一DAC电容阵列的第一端通过所述采样开关模块对应的开关单元与所述差分模拟信号的正输入端连接，所述第一DAC电容阵列的第二端为所述DAC电容阵列的差分余量信号的正输出端；

所述第二DAC电容阵列的第一端通过所述采样开关模块对应的开关单元与所述差分模拟信号的负输入端连接，所述第二DAC电容阵列的第二端为所述DAC电容阵列的差分余量信号的负输出端。

6.如权利要求4所述的余量转移环路，其特征在于，所述第一DAC电容阵列的电容量为所述第一余量保持电容的电容值的4倍，所述第二DAC电容阵列的电容量为所述第二余量保持电容的电容值的4倍。

7.如权利要求6所述的余量转移环路，其特征在于，所述第一余量保持电容的电容量为所述第一DAC电容阵列的最低位的等效电容量的32倍；

所述第二余量保持电容的电容量为所述第二DAC电容阵列的最低位的等效电容量的32倍。

8.如权利要求7所述的余量转移环路，其特征在于，所述电流舵还与数字控制器连接，所述时钟控制器用于控制所述电流舵输出变化的静态工作电流，以使所述余量转移模块的增益保持恒定。

9.一种逐次逼近型模数转换器，其特征在于，包括比较器、连接于所述比较器输出端的寄存器以及如权利要求1至8任意一项所述的余量转移环路。

10.一种增益校准方法，用于对如权利要求1至8任意一项所述的余量转移环路进行增益校准，其特征在于，所述增益校准方法包括：

步骤S10、将余量转移环路的DAC电容阵列的第一端与参考电压连接，DAC电容阵列的第二端与第二电源连接，外部输入的差分模拟信号置零；

步骤S20、控制第二电源输出电源至DAC电容阵列的第二端，以使DAC电容阵列的第二端复位至共模电平，且使DAC电容阵列产生差分余量信号；

步骤S30、控制DAC电容阵列将产生的差分余量信号经所述余量转移模块余量转移至所述余量保持电容模块；

步骤S40、将余量转移后的数值电荷共享给DAC电容阵列；

步骤S50、控制DAC电容阵列将余量转移后的数值电荷进行模数转换后与预设的二进制码值进行匹配，并根据匹配结果对应控制电流舵的输出电流，直至所述DAC电容阵列数模转换后的二进制码与所述预设的二进制码的匹配。