JP2016225951A - 増幅回路及びアナログ/デジタル変換回路 - Google Patents
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Abstract
【課題】高精度な増幅回路及びアナログ/デジタル変換回路を提供する。【解決手段】実施形態の増幅回路は、ボトムプレート端子TBTMに供給されたボトムプレート電圧VBTMと入力電圧VINPとの差である第1の電圧と、ボトムプレート電圧VBTMと入力電圧VINNとの差である第2の電圧とをサンプリングするサンプリング回路110を有し、第1の電圧を増幅して電圧VOUTPを出力し、第2の電圧を増幅して電圧VOUTNを出力する差動増幅器と、電圧VOUTPとVOUTNとの同相電圧を検出し、前記同相電圧に応じてボトムプレート端子TBTMに供給するボトムプレート電圧VBTMを調整するコモンモードフィードバック回路13を備える。【選択図】図1
Description
実施形態は、増幅回路及び前記増幅回路を有するアナログ/デジタル変換回路に関する。
アナログ信号をデジタル信号に変換(以下、アナログ/デジタル変換と記す)するアナログ/デジタル変換回路(以下、AD変換回路とも記す)は、一般的に増幅演算を行う増幅回路を有している。
増幅回路には信号品質を上げるために差動信号を用いる場合が多く、この場合、増幅回路は差動構成となる。増幅回路が差動構成を持つ場合、同相ゲインをもつため、入力された同相電圧の変動等により、増幅回路から出力された同相電圧に変動が生じる。大きな同相電圧の変動は、内部の電流源が適切に動作する電圧範囲を超えてしまう場合があり、増幅演算の誤差要因となる。
高精度な増幅回路及びアナログ/デジタル変換回路を提供する。
実施形態の増幅回路は、第1の端子に供給された調整電圧と第1の入力電圧との差である第1の電圧と、前記調整電圧と第2の入力電圧との差である第2の電圧とをサンプリングするサンプリング回路を有し、前記第1の電圧を増幅して第1の電圧信号を出力し、前記第2の電圧を増幅して第2の電圧信号を出力する差動増幅器と、前記第1の電圧信号と前記第2の電圧信号との同相電圧を検出し、前記同相電圧に応じて前記第1の端子に供給する前記調整電圧を調整するフィードバック回路とを具備する。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
[第1の実施形態]
第1の実施形態の増幅回路について説明する。
第1の実施形態の増幅回路について説明する。
1.増幅回路の構成
図1は、第1の実施形態の増幅回路の構成を示すブロック図である。図示するように、増幅回路10は、差動電圧/時間変換回路11、差動時間/電圧変換回路12、及びコモンモードフィードバック回路13を備える。
図1は、第1の実施形態の増幅回路の構成を示すブロック図である。図示するように、増幅回路10は、差動電圧/時間変換回路11、差動時間/電圧変換回路12、及びコモンモードフィードバック回路13を備える。
差動電圧/時間変換回路11は、電圧信号を時間信号に変換(以下、電圧/時間変換と記す)する回路であり、2つの入力電圧(アナログ信号)VINP,VINNを時間信号DP,DNにそれぞれ変換する。入力電圧VINP,VINNは、差動信号を構成している、すなわち、互いに逆位相の信号である。
差動時間/電圧変換回路12は、時間信号を電圧信号に変換(以下、時間/電圧変換と記す)する回路であり、差動電圧/時間変換回路11から出力された時間信号DP,DNを電圧VOUTP,VOUTNにそれぞれ変換する。
コモンモードフィードバック回路13は、電圧VOUTP,VOUTNから同相電圧VOUTCOMを検出する。さらに、検出した同相電圧VOUTCOMと、目標とする同相電圧の設定電圧(以下、目標電圧と記す)Vcom_tとを比較して、比較結果に応じた調整電圧(以下、ボトムプレート電圧とも記す)VBTMを出力する。
差動電圧/時間変換回路11は、ボトムプレート端子TBTMを有する。差動電圧/時間変換回路11及び差動時間/電圧変換回路12は、ボトムプレート端子TBTMに入力されたボトムプレート電圧VBTMにより、同相電圧VOUTCOMを所望の電圧に安定化させる。差動電圧/時間変換回路11は、ボトムプレート端子TBTMに供給されたボトムプレート電圧VBTMに応じて、入力電圧VINP,VINNを時間信号DP,DNにそれぞれ変換する。さらに前述したように、差動時間/電圧変換回路12は、時間信号DP,DNを電圧VOUTP,VOUTNにそれぞれ変換する。
差動電圧/時間変換回路11は、ボトムプレート端子(第1の端子)TBTMに供給されたボトムプレート電圧VBTMと入力電圧VINPとの第1の差電圧と、ボトムプレート電圧VBTMと入力電圧VINNとの第2の差電圧とをサンプリングするサンプリング回路を有する。増幅回路10は、第1,第2の差電圧を増幅して電圧VOUTP,VOUTNをそれぞれ出力する。
1.1 差動電圧/時間変換回路
図2は、差動電圧/時間変換回路11の構成を示す回路図である。図示するように、差動電圧/時間変換回路11は、正側変換器11Pと負側変換器11Nを有する。正側変換器11Pは、入力電圧VINPを電圧/時間変換し、時間信号DPを出力する。負側変換器11Nは、入力電圧VINNを電圧/時間変換し、時間信号DNを出力する。正側変換器11Pと負側変換器11Nは、時間信号DP,DNを差動時間/電圧変換回路12へそれぞれ出力する。正側変換器11Pと負側変換器11Nは、共通のボトムプレート端子TBTMを持つ。ボトムプレート端子TBTMには、ボトムプレート電圧VBTMが供給される。
図2は、差動電圧/時間変換回路11の構成を示す回路図である。図示するように、差動電圧/時間変換回路11は、正側変換器11Pと負側変換器11Nを有する。正側変換器11Pは、入力電圧VINPを電圧/時間変換し、時間信号DPを出力する。負側変換器11Nは、入力電圧VINNを電圧/時間変換し、時間信号DNを出力する。正側変換器11Pと負側変換器11Nは、時間信号DP,DNを差動時間/電圧変換回路12へそれぞれ出力する。正側変換器11Pと負側変換器11Nは、共通のボトムプレート端子TBTMを持つ。ボトムプレート端子TBTMには、ボトムプレート電圧VBTMが供給される。
正側変換器11Pは、入力電圧VINPを電圧/時間変換することによって時間信号DPを生成する。時間信号DPは、入力電圧VINPの電位に依存する時間長を示す。時間信号DPは、例えば、入力電圧VINPに比例して変化するパルス幅を備える矩形波信号である。
正側変換器11Pは、第1のサンプリング回路110、第2のサンプリング回路120、ボトムプレートサンプラ130、検出器140、及び信号生成器150を含む。ここでは、説明を簡素化するために、第2のサンプリング回路として、1つの第2のサンプリング回路120を備える場合を示すが、第2のサンプリング回路は複数配置されてもよい。
第1のサンプリング回路110は、スイッチ111、サンプリング容量(キャパシタ)112、電圧源113、及びスイッチ114を含む。サンプリング容量112は、第1の端子および第2の端子を持つ。電圧源113は、正極端子および負極端子を持つ。
第2のサンプリング回路120は、スイッチ121、サンプリング容量122、電圧源123、及びスイッチ124を含む。サンプリング容量122は、第1の端子および第2の端子を持つ。電圧源123は、正極端子および負極端子を持つ。
ボトムプレートサンプラ130はスイッチ131を含む。検出器140は、比較器141及び電圧源142を含む。比較器141は、第1の入力端子、第2の入力端子および出力端子を含む。電圧源142は、正極端子及び負極端子を持つ。さらに、信号生成器150は電流源151を含む。電流源151は、第1の端子、第2の端子、及び制御端子を含む。
第1のサンプリング回路110のスイッチ111は、入力電圧VINPが入力される入力端子TINPとサンプリング容量112の第1の端子との間に配置される。スイッチ111は、第1のスイッチ制御信号(φ1)に従って、入力端子TINPとサンプリング容量112の第1の端子との間を短絡または開放する。
具体的には、スイッチ111は、差動電圧/時間変換回路11のサンプルフェーズにおいて、入力端子TINPとサンプリング容量112の第1の端子との間を短絡する。他方、スイッチ111は、差動電圧/時間変換回路11のリセットフェーズおよび変換フェーズにおいて、入力端子TINPとサンプリング容量112の第1の端子との間を開放する。
サンプリング容量112の第1の端子は、スイッチ111と、スイッチ114と、信号生成器150の電流源151とに接続される。サンプリング容量112の第2の端子は、ボトムプレートサンプラ130のスイッチ131と、検出器140の比較器141の第1の入力端子とに接続される。サンプリング容量112のキャパシタンスをCaとする。
電圧源113の正極端子はスイッチ114に接続される。電圧源113の負極端子は接地される。電圧源113は、リセット電圧VRESを発生する。
スイッチ114は、サンプリング容量112の第1の端子と電圧源113の正極端子との間に配置される。スイッチ114は、第2のスイッチ制御信号(φ2)に従って、サンプリング容量112の第1の端子と電圧源113の正極端子との間を短絡または開放する。
具体的には、スイッチ114は、差動電圧/時間変換回路11のリセットフェーズにおいて、サンプリング容量112の第1の端子と電圧源113の正極端子との間を短絡する。他方、スイッチ114は、差動電圧/時間変換回路11のサンプルフェーズおよび変換フェーズにおいて、サンプリング容量112の第1の端子と電圧源113の正極端子との間を開放する。
第2のサンプリング回路120のスイッチ121は、入力端子TINPとサンプリング容量122の第1の端子との間に配置される。スイッチ121は、第1のスイッチ制御信号(φ1)に従って、入力端子TINPとサンプリング容量122の第1の端子との間を短絡または開放する。
具体的には、スイッチ121は、差動電圧/時間変換回路11のサンプルフェーズにおいて、入力端子TINPとサンプリング容量122の第1の端子との間を短絡する。他方、スイッチ121は、差動電圧/時間変換回路11のリセットフェーズおよび変換フェーズにおいて、入力端子TINPとサンプリング容量122の第1の端子との間を開放する。
サンプリング容量122の第1の端子は、スイッチ121と、スイッチ124とに接続される。サンプリング容量122の第2の端子は、ボトムプレートサンプラ130のスイッチ131と、検出器140の比較器141の第1の入力端子とに接続される。サンプリング容量122のキャパシタンスをCbとする。
電圧源123の正極端子はスイッチ124に接続される。電圧源123の負極端子は接地される。電圧源123は、調整用電圧VDACを発生する。この電圧VDACは、図2に示されない制御信号によって制御されてもよい。
スイッチ124は、サンプリング容量122の第1の端子と電圧源123の正極端子との間に配置される。スイッチ124は、第3のスイッチ制御信号(φ3)に従って、サンプリング容量122の第1の端子と電圧源123の正極端子との間を短絡または開放する。
具体的には、スイッチ124は、差動電圧/時間変換回路11のリセットフェーズおよび変換フェーズにおいて、サンプリング容量122の第1の端子と電圧源123の正極端子との間を短絡する。他方、スイッチ124は、差動電圧/時間変換回路11のサンプルフェーズにおいて、サンプリング容量122の第1の端子と電圧源123の正極端子との間を開放する。
前述したように、第2のサンプリング回路は複数配置されてもよい。複数の第2のサンプリング回路をN(Nは2以上の自然数)個備えるとすると、図2に示す調整用電圧VDACとして、異なる電圧を供給する場合、図3に示すようにラダー抵抗で発生した電圧VDAC1〜VDACNを用いることで実現できる。各電圧VDACの出力端子には、図2のスイッチ124に相当するN個のスイッチが接続され、N個のスイッチが各電圧VDACの出力端子とN個のサンプリング容量との間の短絡または開放を行う。この場合、リファレンス電圧VRefの1つで複数の調整用電圧VDAC1〜VDACNを発生させることが可能になる。
ボトムプレートサンプラ130のスイッチ131は、サンプリング容量112,122の第2の端子及び比較器141の第1の入力端子と、ボトムプレート端子TBTMとの間に配置される。スイッチ131は、第1のスイッチ制御信号(φ1)に従って、サンプリング容量112,122の第2の端子及び比較器141の第1の端子と、ボトムプレート端子TBTMとの間を短絡または開放する。
具体的には、スイッチ131は、差動電圧/時間変換回路11のサンプルフェーズにおいて、サンプリング容量112,122の第2の端子及び比較器141の第1の端子と、ボトムプレート端子TBTMとの間を短絡する。他方、スイッチ131は、差動電圧/時間変換回路11のリセットフェーズおよび変換フェーズにおいて、サンプリング容量112,122の第2の端子及び比較器141の第1の端子と、ボトムプレート端子TBTMとの間を開放する。
検出器140の比較器141の第1の入力端子は、サンプリング容量112,122の第2の端子及びスイッチ131に接続される。比較器141の第2の入力端子は、電圧源142の正極端子に接続される。比較器141の出力端子は、信号生成器150の電流源151の制御端子に接続されると共に、時間信号DPを出力する。電圧源142の負極端子は接地される。電圧源142は、比較基準電圧VRCを発生する。
比較器141は、差動電圧/時間変換回路11の変換フェーズにおいて、第1の入力端子の電圧を第2の入力端子の電圧と比較する。比較器141は、差動電圧/時間変換回路11のサンプルフェーズおよびリセットフェーズにおいて動作を停止する。
具体的には、差動電圧/時間変換回路11の変換フェーズにおいて、第1の入力端子の電圧が第2の入力端子の電圧よりも低ければ、比較器141は“H(High)”レベル(電源電圧)の時間信号DPを出力する。他方、第1の入力端子の電圧が第2の入力端子の電圧以上であれば、比較器141は“L(Low)”レベル(グラウンド電圧)の時間信号DPを出力する。
信号生成器150の電流源151の第1の端子は接地される。電流源151の第2の端子は、サンプリング容量112の第1の端子と、スイッチ111と、スイッチ114とに接続される。
電流源151は、制御端子を介して比較器141から時間信号DPを受け取る。時間信号DPが“H”レベルであるならば、電流源151は定電流信号を発生し、定電流信号をサンプリング容量112の第1の端子に供給する。他方、時間信号DPが“L”レベルであるならば、電流源151は動作を停止する。
前述のように、差動電圧/時間変換回路11の動作は、サンプルフェーズ、リセットフェーズおよび変換フェーズによって区分される。サンプルフェーズ、リセットフェーズおよび変換フェーズにおける種々のスイッチ制御信号、時間信号および種々のノードの電圧は図4に例示されるように変化する。図4中の“SAMPLE”がサンプルフェーズを示し、“RESET”がリセットフェーズを示し、“CONVERT”が変換フェーズを示す。以降の図中の“SAMPLE”、“RESET”、“CONVERT”も同様である。
サンプルフェーズにおいて、第1のスイッチ制御信号(φ1)は“H”レベルであり、第2のスイッチ制御信号(φ2)および第3のスイッチ制御信号(φ3)は“L”レベルである。さらに、サンプルフェーズにおいて、検出器140は動作しない。すなわち、サンプルフェーズにおいて、差動電圧/時間変換回路11は、サンプリング容量112およびサンプリング容量122に、差動電圧/時間変換回路11の入力電圧VINPとボトムプレート電圧VBTMとの差電圧を充電する。
リセットフェーズにおいて、第1のスイッチ制御信号(φ1)は“L”レベルであり、第2のスイッチ制御信号(φ2)および第3のスイッチ制御信号(φ3)は“H”レベルである。さらに、リセットフェーズにおいて、検出器140は動作しない。すなわち、リセットフェーズにおいて、差動電圧/時間変換回路11は、サンプリング容量112の第1の端子の電圧をリセット電圧VRESを用いてリセットし、サンプリング容量122の第1の端子の電圧を調整用電圧VDACを用いて固定する。
ここで、検出器140の入力端子と同電位のノード(以降の説明においてノードAPと称される)のリセットフェーズにおける電圧VA_RESは、以下のように導出することができる。
サンプルフェーズの終了時に、サンプリング容量112およびサンプリング容量122は、Ca・(VINP−VBTM)およびCb・(VINP−VBTM)の電荷をそれぞれ蓄えている。電荷保存則によれば、サンプルフェーズにおいてサンプリング容量112およびサンプリング容量122に蓄えられた電荷の総量(Ca・Cb(VINP−VBTM))は、リセットフェーズにおいて変化しない。故に、下記式(1)が成立する。
ここで、入力電圧VINPが直流成分および交流成分からなり、交流成分をVINACとし、直流成分に一致するようにボトムプレート電圧VBTMを設計すると、下記式(2)が成立する。
変換フェーズにおいて、第1のスイッチ制御信号(φ1)および第2のスイッチ制御信号(φ2)は“L”レベルであり、第3のスイッチ制御信号(φ3)は“H”レベルである。さらに、変換フェーズにおいて検出器140は動作する。すなわち、変換フェーズにおいて、差動電圧/時間変換回路11は、サンプリング容量112の第1の端子を電圧源113から切断する。比較器141は、ノードAPの電圧VAPが比較基準電圧VRC未満であるか否かを検出し、VAP<VRCが成立する第1の期間に亘って“H”レベルの時間信号DPを出力する。なお、前述のリセット電圧VRES、電圧VDACおよび比較基準電圧VRCは、変換フェーズの開始時にVAP<VRCが成立するように定められるものとする。
電流源151は、第1の期間に亘って、サンプリング容量112の第1の端子に定電流信号を供給する。電流源151から見てサンプリング容量112とサンプリング容量122は直列接続されているため、この定電流信号がサンプリング容量112およびサンプリング容量122を充電する。このため、ノードAPの電圧VAPは、時間と共に上昇し、最終的(第1の期間の終了時)には比較基準電圧VRCに一致する。
電流源151から見てサンプリング容量112およびサンプリング容量122は直列接続されており、サンプリング容量112の第1の端子と同電位のノード(以降の説明においてノードBPと称される)の電圧VBPは、変換フェーズの開始時にはVRESに等しい。従って、第1の期間終了時におけるノードBPの電圧VB_CNVは、下記式(3)を用いて計算できる。
式(3)において、TDOUTは第1の期間の時間長を示し、I151は電流源151によって供給される定電流信号が持つ電流量を示す。
そして、サンプリング容量112およびサンプリング容量122による分圧を考慮すると、第1の期間におけるノードAPの電圧VAPの増分は、CaとCbが等しい場合、第1の期間におけるノードBPの電圧の増分の半分に一致する。また、変換フェーズの開始時におけるノードAPの電圧VAPはVA_RESに等しい。従って、第1の期間終了時におけるノードAPの電圧VA_CNVは、下記式(4)を用いて計算できる。
前述のように、第1の期間の終了時に、ノードAPの電圧VAPは比較基準電圧VRCに一致する。故に、下記式(5)および式(6)を用いて、第1の期間の時間長TDOUTを導出することができる。
式(6)からわかるように、第1の期間の時間長TDOUTは、入力電圧VINPの交流成分VINACとVDAC/2の残差と、直流成分との和に比例する。すなわち、時間信号DPは、入力電圧VINPに依存する時間長TDOUTを示す。
比例係数は、I151およびCaを適切に設計することにより、所望の値に設定することができる。直流成分は、VRC、VRESおよびVDACを適切に設計することにより、所望の値に設定することができる。
また、負側変換器11Nでは、スイッチ111,121に入力電圧VINNが入力される。負側変換器11Nは、入力電圧VINNを電圧/時間変換し、比較器141から時間信号DNを出力する。負側変換器11Nのその他の構成及び動作は、正側変換器11Pと同様であるため、記載を省略する。
1.2 差動時間/電圧変換回路
図5は、差動時間/電圧変換回路12の構成を示す回路図である。図示するように、差動時間/電圧変換回路12は、正側変換器12Pと負側変換器12Nを有する。正側変換器12Pは、時間信号DPを時間/電圧変換し、電圧信号VOUTPを出力する。負側変換器12Nは、時間信号DNを時間/電圧変換し、電圧信号VOUTNを出力する。正側変換器12Pと負側変換器12Nは、電圧信号VOUTP,VOUTNをコモンモードフィードバック回路13へ出力する。
図5は、差動時間/電圧変換回路12の構成を示す回路図である。図示するように、差動時間/電圧変換回路12は、正側変換器12Pと負側変換器12Nを有する。正側変換器12Pは、時間信号DPを時間/電圧変換し、電圧信号VOUTPを出力する。負側変換器12Nは、時間信号DNを時間/電圧変換し、電圧信号VOUTNを出力する。正側変換器12Pと負側変換器12Nは、電圧信号VOUTP,VOUTNをコモンモードフィードバック回路13へ出力する。
正側変換器12Pは、信号生成器210、第3のサンプリング回路220、及びボトムプレートサンプラ230を含む。信号生成器210は電流源211を含む。電流源211は、第1の端子、第2の端子、および制御端子を含む。第3のサンプリング回路220は、電圧源221、サンプリング容量222、及びスイッチ223を含む。電圧源221は、正極端子および負極端子を持つ。サンプリング容量222は、第1の端子および第2の端子を持つ。ボトムプレートサンプラ230は、電圧源231及びスイッチ232を含む。電圧源231は、正極端子および負極端子を持つ。
信号生成器210の電流源211の第1の端子は接地される。電流源211の第2の端子は、サンプリング容量222の第1の端子と、スイッチ223と、出力端子TOUTPとに接続される。電流源211の制御端子には、時間信号DPが入力される。
信号生成器210の電流源211は、差動電圧/時間変換回路11から時間信号DPを制御端子を介して受け取る。時間信号DPが“H”レベルであるならば、電流源211は定電流信号を発生し、定電流信号をサンプリング容量222の第1の端子へ供給する。他方、時間信号DPが“L”レベルであるならば、電流源211は動作を停止する。
第3のサンプリング回路220の電圧源221の正極端子は、スイッチ223に接続される。電圧源221の負極端子は接地される。電圧源221は、リセット電圧VRESを発生する。
サンプリング容量222の第1の端子は、電流源211の第2の端子と、スイッチ223と、出力端子TOUTPに接続される。サンプリング容量222の第2の端子は、スイッチ232に接続される。サンプリング容量222のキャパシタンスをC2とする。C2は、典型的にはCaの定数倍に一致するように設計される。この定数は、例えば、差動電圧/時間変換回路11と差動時間/電圧変換回路12を含む増幅回路の利得(増幅率)の逆数であってもよい。例えば、利得が2倍であれば、C2=Ca/2程度に設定すればよい。
スイッチ223は、サンプリング容量222の第1の端子と電圧源221の正極端子との間に配置される。スイッチ223は、第2のスイッチ制御信号(φ2)に従って、サンプリング容量222の第1の端子と電圧源221の正極端子との間を短絡または開放する。
具体的には、スイッチ223は、差動時間/電圧変換回路12のリセットフェーズにおいて、サンプリング容量222の第1の端子と電圧源221の正極端子との間を短絡する。他方、スイッチ223は、差動時間/電圧変換回路12のサンプルフェーズおよびホールドフェーズにおいて、サンプリング容量222の第1の端子と電圧源221の正極端子との間を開放する。
ボトムプレートサンプラ230の電圧源231の正極端子は、スイッチ232に接続される。電圧源231の負極端子は接地される。電圧源231は、中間電圧VCMを発生する。
スイッチ232は、サンプリング容量222の第2の端子と電圧源231の正極端子との間に配置される。スイッチ232は、第3のスイッチ制御信号(φ3)に従って、サンプリング容量222の第2の端子と電圧源231の正極端子との間を短絡または開放する。
具体的には、スイッチ232は、差動時間/電圧変換回路12のリセットフェーズおよびサンプルフェーズにおいて、サンプリング容量222の第2の端子と電圧源231の正極端子との間を短絡する。他方、スイッチ232は、差動時間/電圧変換回路12のホールドフェーズにおいて、サンプリング容量222の第2の端子と電圧源231の正極端子との間を開放する。
前述のように、差動時間/電圧変換回路12の動作は、リセットフェーズ、サンプルフェーズおよびホールドフェーズによって区分される。リセットフェーズ、サンプルフェーズおよびホールドフェーズにおける種々のスイッチ制御信号および時間信号は図6に例示されるように変化する。図6中の“HOLD”がホールドフェーズを示す。以降の図中の“HOLD”も同様である。
リセットフェーズにおいて、第1のスイッチ制御信号(φ1)は“L”レベルであり、第2のスイッチ制御信号(φ2)および第3のスイッチ制御信号(φ3)は“H”レベルである。差動時間/電圧変換回路12のリセットフェーズは、差動電圧/時間変換回路11のリセットフェーズと時間的に揃えられる。
すなわち、リセットフェーズにおいて、差動時間/電圧変換回路12は、サンプリング容量222の第1の端子の電圧をリセット電圧VRESを用いてリセットし、サンプリング容量222の第2の端子の電圧を中間電圧VCMを用いて固定する。
サンプルフェーズにおいて、第1のスイッチ制御信号(φ1)および第2のスイッチ制御信号(φ2)は“L”レベルであり、第3のスイッチ制御信号(φ3)は“H”レベルである。差動時間/電圧変換回路12のサンプルフェーズは、差動電圧/時間変換回路11の変換フェーズと時間的に揃えられる。
すなわち、サンプルフェーズにおいて、差動時間/電圧変換回路12は、サンプリング容量222の第1の端子を電圧源221から切断する。電流源211は、前述の第1の期間に亘って“H”レベルの時間信号DPを受け取るので、第1の期間に亘って定電流信号を第3のサンプリング回路220へ供給する。この定電流信号は、サンプリング容量222、スイッチ232および電圧源231によって形成される電流経路を通じて流れる。この定電流信号がサンプリング容量222を充電するので、サンプリング容量222の第1の端子の電圧は時間と共に上昇する。
サンプリング容量222の第1の端子と同電位のノード(以降の説明においてノードCPと称される)の電圧VCPは、サンプルフェーズの開始時にはVRESに等しい。従って、第1の期間終了時におけるノードCPの電圧VC_SMPは、下記式(7)を用いて計算できる。
式(7)において、TDINは第1の期間の長さを示し、I211は電流源211によって供給される定電流信号が持つ電流量を示す。
ホールドフェーズにおいて、第1のスイッチ制御信号(φ1)は“H”レベルであり、第2のスイッチ制御信号(φ2)および第3のスイッチ制御信号(φ3)は“L”レベルである。差動時間/電圧変換回路12のホールドフェーズは、差動電圧/時間変換回路11のサンプルフェーズと時間的に揃えられる。
ホールドフェーズにおいて、差動時間/電圧変換回路12は、サンプリング容量222の第1の端子を電圧源221から切断し、サンプリング容量222の第2の端子を電圧源231から切断する。
サンプルフェーズの終了時に、サンプリング容量222は、C2・(VC_SMP−VCM)の電荷を蓄えている。電荷保存則によれば、サンプルフェーズにおいてサンプリング容量222に蓄えられた電荷の総量は、ホールドフェーズにおいて変化しない。故に、差動時間/電圧変換回路12の出力電圧VOUTPに関して下記式(8)が成立する。
式(8)のTDINが、式(6)に示されるTDOUTに一致すると仮定すれば、式(8)は下記式(9)に書き換え可能である。
さらに、C2=Ca/2と仮定し、I211=I151と仮定すれば、式(9)は下記式(10)に書き換え可能である。
さらに、VCM=VRCと仮定すると、式(10)は下記式(11)に書き換え可能である。
式(11)からわかるように、出力電圧VOUTPは、入力電圧VINPの交流成分(VINAC)を−2倍し、調整用電圧VDACを加算することによって得られる電圧に等しい。いいかえると、VINACとVDAC/2との残差をとって、−2倍の演算をすることに等しい。また、VDACが入力電圧VINPの直流成分に等しいと仮定すれば、以上の数値例によって、入力電圧VINPの直流成分を固定したまま交流成分VINACを−2倍に増幅することができる。
以上説明したように、差動電圧/時間変換回路11と差動時間/電圧変換回路12を含む増幅回路は、入力側のサンプリング容量および出力側のサンプリング容量を同時期に同一のリセット電圧を用いてリセットし、それから入力電圧を増幅する。故に、この増幅回路によれば、増幅動作の開始時における入出力間の電圧のミスマッチは緩和される。また、この増幅回路は、入出力間を短絡するスイッチを備えていない。故に、入出力間のアイソレーションの低下および当該スイッチの非線形歪は生じない。従って、この増幅回路によれば、消費電力を低減し、かつ精度を向上させることができる。
また、負側変換器12Nでは、電流源211に時間信号DNが入力される。負側変換器12Nは、時間信号DNを時間/電圧変換し、出力端子TOUTNから電圧VOUTNを出力する。負側変換器12Nのその他の構成及び動作は、正側変換器12Pと同様であるため、記載を省略する。
1.3 コモンモードフィードバック回路
図7は、コモンモードフィードバック回路13の構成例を示す図である。コモンモードフィードバック回路13は、同相検出回路310、誤差増幅器320、フィルタ330、及びバッファ回路340を有する。ここでは、同相検出回路310、誤差増幅器320、フィルタ330、及びバッファ回路340を有する場合を説明するが、コモンモードフィードバック回路13は、少なくとも同相検出回路310および誤差増幅器320を有していればよい。
図7は、コモンモードフィードバック回路13の構成例を示す図である。コモンモードフィードバック回路13は、同相検出回路310、誤差増幅器320、フィルタ330、及びバッファ回路340を有する。ここでは、同相検出回路310、誤差増幅器320、フィルタ330、及びバッファ回路340を有する場合を説明するが、コモンモードフィードバック回路13は、少なくとも同相検出回路310および誤差増幅器320を有していればよい。
同相検出回路310は、差動時間/電圧変換回路12から出力された電圧信号VOUTP,VOUTNから同相電圧VOUTCOMを検出する。誤差増幅器320は、同相電圧VOUTCOMと目標電圧Vcom_tとを比較し、比較結果に応じてボトムプレート電圧VBTMを出力する。
フィルタ330は、誤差増幅器320から出力されたボトムプレート電圧VBTMの帯域を制限する。バッファ回路340は、フィルタ330から出力されたボトムプレート電圧VBTMを増幅し、差動電圧/時間変換回路11のボトムプレート端子TBTMへ出力する。
2.増幅回路の動作
以下に、増幅回路10における同相電圧VOUTCOMを安定化させる動作を説明する。
以下に、増幅回路10における同相電圧VOUTCOMを安定化させる動作を説明する。
図8は、第1の実施形態の増幅回路の動作を示すタイミングチャートであり、区分した各フェーズにおける種々の信号の変化を示すタイミングチャートである。
図示するように、差動電圧/時間変換回路11は、サンプルフェーズ(n)、リセットフェーズ(n)、変換フェーズ(n)、及びサンプルフェーズ(n+1)の順序で動作を繰り返す。nは取り込んだデータを示す。差動時間/電圧変換回路12は、差動電圧/時間変換回路11におけるフェーズにそれぞれ対応する、ホールドフェーズ(n−1)、リセットフェーズ(n)、サンプルフェーズ(n)、及びホールドフェーズ(n)の順序で動作を繰り返す。
リセットフェーズにおいて、電圧VAPは以下の式(12)で表すことができる。
さらに、差動電圧/時間変換回路11の時間信号TDOUTPは以下の式(13)で表すことができる。
さらに、差動時間/電圧変換回路12の電圧信号VOUTPは以下の式(14)で表すことができる。
ここで、ゲインは、(Cb・I2)/(C2・I1)である。
同相電圧VOUTCOMは以下の式(15)で表すことができる。
ここでも、ゲインは、(Cb・I2)/(C2・I1)である。
前記式(15)からわかるように、同相電圧VOUTCOMが変動したのと同じ電圧の変化方向にボトムプレート電圧VBTMを調整することにより、すなわち同相電圧VOUTCOMが上昇した場合はボトムプレート電圧VBTMを上昇させ、同相電圧VOUTCOMが低下した場合はボトムプレート電圧VBTMを低下させることにより、同相電圧VOUTCOMを安定化することが可能である。例えば、誤差増幅器320は、同相電圧VOUTCOMが目標電圧Vcom_tより高い場合は、ボトムプレート電圧VBTMを高くなるように調整する。一方、同相電圧VOUTCOMが目標電圧Vcom_tより低い場合は、ボトムプレート電圧VBTMを低くなるように調整する。これにより、入力電圧VINP,VINNの同相電圧が変動した場合でも、同相電圧VOUTCOMを目標電圧Vcom_tに収束させ安定化することができる。このボトムプレート電圧VBTMの調整は、コモンモードフィードバックループを形成することで実現できる。
3.他の回路例
図9は、差動時間/電圧変換回路12と同相検出回路310の一例を示す回路図である。図示するように、差動時間/電圧変換回路12は図5に示した構成と同様である。スイッチトキャパシタ(switched capacitor)型の同相検出回路310は、キャパシタ311,312、電圧源313、及びスイッチ314を含む。
図9は、差動時間/電圧変換回路12と同相検出回路310の一例を示す回路図である。図示するように、差動時間/電圧変換回路12は図5に示した構成と同様である。スイッチトキャパシタ(switched capacitor)型の同相検出回路310は、キャパシタ311,312、電圧源313、及びスイッチ314を含む。
出力端子TOUTPと出力端子TOUTNとの間には、直列接続されたキャパシタ311,312が配置される。キャパシタ311とキャパシタ312間のノードは出力端子TCOMに接続される。スイッチ314は、キャパシタ311とキャパシタ312間のノードと、電圧源313の正極端子との間に配置される。電圧源313の負極端子は接地される。そして、出力端子TCOMから同相電圧VOUTCOMが出力される。
図10に、図9に示した回路における動作を示す。差動電圧/時間変換回路11から出力された時間信号DP,DNより、差動時間/電圧変換回路12と同相検出回路310を用いて同相電圧VOUTCOMを検出する。
リセットフェーズでは、第2のスイッチ制御信号(φ2)によりスイッチ223を短絡し、第3のスイッチ制御信号(φ3)によりスイッチ232を短絡することにより、差動時間/電圧変換回路12のサンプリング容量222をリセットする。これにより、サンプリング容量222には電圧VRESと電圧VCMとの差である電圧が充電される。これと同時に、第2のスイッチ制御信号(φ2)によりスイッチ314を短絡することにより、同相検出回路310のキャパシタ311,312もリセットする。
変換フェーズでは、第2のスイッチ制御信号(φ2)によりスイッチ223を開放し、第3のスイッチ制御信号(φ3)によりスイッチ232を短絡することにより、差動時間/電圧変換回路12のサンプリング容量222に、電流源211からサンプリング容量222に充電された電圧に相当する電流が供給される。これと同時に、第2のスイッチ制御信号(φ2)により同相検出回路310のスイッチ314を開放する。
時刻T1は、第2のスイッチ制御信号(φ2)によりスイッチ223が開放され、正側変換器12P及び負側変換器12Nのサンプリング容量222の第1の端子への充電が開始される時刻を示す。時刻T2は、負側変換器12Nのサンプリング容量222の第1の端子への充電が終了する時刻を示す。時刻T3は、正側変換器12Pのサンプリング容量222の第1の端子への充電が終了する時刻を示す。すなわち、変換フェーズにおいて、時刻T1は、時間信号DP,DNの電圧信号への変換が開始される時刻を示す。時刻T2は、時間信号DNの電圧信号への変換が終了する時刻を示す。時刻T3は、時間信号DPの電圧信号への変換が終了する時刻を示す。
電圧VOUTNは、期間(T1−T2)でリニアに上昇し、時刻T2以降で一定の電圧となる。電圧VOUTPは、期間(T1−T3)でリニアに上昇し、時刻T3以降で一定の電圧となる。この場合、電圧VOUTPと電圧VOUTNとが同相で動作する期間(T1−T2)と、差動で動作する期間(T2−T3)で、負荷状態が異なるため、同相電圧VOUTCOMの検出に誤差が生じる場合があるが、実施形態としては問題無く動作が可能である。
4.AD変換回路
第1の実施形態の増幅回路を、パイプライン型AD変換回路に適用した例を説明する。
第1の実施形態の増幅回路を、パイプライン型AD変換回路に適用した例を説明する。
4.1 AD変換回路の構成
図11は、図1に示した増幅回路を用いたAD変換回路の構成を示すブロック図である。図示するように、AD変換回路100は、第1のアナログ/デジタル変換器(ADC)21、差動電圧/時間変換回路11a、差動時間/電圧変換回路12、コモンモードフィードバック回路13、第2のアナログ/デジタル変換器(ADC)22、及びデジタル処理回路23を備える。
図11は、図1に示した増幅回路を用いたAD変換回路の構成を示すブロック図である。図示するように、AD変換回路100は、第1のアナログ/デジタル変換器(ADC)21、差動電圧/時間変換回路11a、差動時間/電圧変換回路12、コモンモードフィードバック回路13、第2のアナログ/デジタル変換器(ADC)22、及びデジタル処理回路23を備える。
以下に、AD変換回路の動作の概要を説明する。
第1のアナログ/デジタル変換器21は、入力電圧VINPをアナログ/デジタル変換することによってデジタル信号DACINPを生成し、入力電圧VINNをアナログ/デジタル変換することによってデジタル信号DACINNを生成する。入力電圧VINPとVINNは、差動信号を構成している。第1のアナログ/デジタル変換器21は、デジタル信号DACINP及びデジタル信号DACINNを差動電圧/時間変換回路11a及びデジタル処理回路23へ出力する。
差動電圧/時間変換回路11aは、電圧/時間変換機能を有すると共に、デジタル/アナログ変換機能を有する。すなわち、差動電圧/時間変換回路11aは、入力電圧VINPと、デジタル信号DACINPをアナログ信号に変換した結果に相当する電圧との差である第1の電圧(残差信号)を求め、第1の電圧を電圧/時間変換することによって時間信号DPを生成する。また、差動電圧/時間変換回路11aは、入力電圧VINNと、デジタル信号DACINNをアナログ信号に変換した結果に相当する電圧との差である第2の電圧(残差信号)を求め、第2の電圧を電圧/時間変換することによって時間信号DNを生成する。差動時間/電圧変換回路12は、時間信号DP,DNを時間/電圧変換することによって前記第1,第2の電圧を復元し、電圧信号VOUTP,VOUTNをそれぞれ生成する。差動時間/電圧変換回路12は、電圧信号VOUTP,VOUTNを第2のアナログ/デジタル変換器22へ出力する。
第2のアナログ/デジタル変換器22は、電圧信号VOUTP,VOUTNをアナログ/デジタル変換することによってそれぞれデジタル信号DSP,DSNを得る。第2のアナログ/デジタル変換器22は、デジタル信号DSP,DSNをデジタル処理回路23へ出力する。デジタル処理回路23は、デジタル信号DACINP,DACINN及びデジタル信号DSP,DSNに基づいてデジタル信号SOUTを出力する。
4.2 差動電圧/時間変換回路の構成
以下に、差動電圧/時間変換回路11aについて詳述する。第1,第2のアナログ/デジタル変換器(ADC)21,22は通常の構成を有し、差動時間/電圧変換回路12及びコモンモードフィードバック回路13の構成は前記第1の実施形態と同様であるため、説明を省略する。
以下に、差動電圧/時間変換回路11aについて詳述する。第1,第2のアナログ/デジタル変換器(ADC)21,22は通常の構成を有し、差動時間/電圧変換回路12及びコモンモードフィードバック回路13の構成は前記第1の実施形態と同様であるため、説明を省略する。
図12は、差動電圧/時間変換回路11aの構成を示す回路図である。
図示するように、差動電圧/時間変換回路11aは、正側変換器11aPと負側変換器11aNを有する。正側変換器11aPは、入力電圧VINPと、デジタル信号DACINPをデジタル/アナログ変換した結果に相当する電圧との差である第1の電圧を電圧/時間変換し、時間信号DPを出力する。詳述すると、デジタル信号DACINPをアナログ電圧に戻し、このアナログ電圧と入力電圧VINPとの差(前記第1の電圧)を取る。これにより、第1のアナログ/デジタル変換器21によってデジタル信号に変換できなかった入力電圧VINPの電圧部分(以下、残差)を求め、この残差を増幅するために、残差を時間信号DPに変換する。なおその後、時間信号DPは差動時間/電圧変換回路12により電圧信号VOUTPに変換され、さらに第2のアナログ/デジタル変換器22によりデジタル信号DSPに変換される。これにより、入力電圧VINPのデジタル信号に変換できなかった残差がデジタル信号DSPに変換される。
図示するように、差動電圧/時間変換回路11aは、正側変換器11aPと負側変換器11aNを有する。正側変換器11aPは、入力電圧VINPと、デジタル信号DACINPをデジタル/アナログ変換した結果に相当する電圧との差である第1の電圧を電圧/時間変換し、時間信号DPを出力する。詳述すると、デジタル信号DACINPをアナログ電圧に戻し、このアナログ電圧と入力電圧VINPとの差(前記第1の電圧)を取る。これにより、第1のアナログ/デジタル変換器21によってデジタル信号に変換できなかった入力電圧VINPの電圧部分(以下、残差)を求め、この残差を増幅するために、残差を時間信号DPに変換する。なおその後、時間信号DPは差動時間/電圧変換回路12により電圧信号VOUTPに変換され、さらに第2のアナログ/デジタル変換器22によりデジタル信号DSPに変換される。これにより、入力電圧VINPのデジタル信号に変換できなかった残差がデジタル信号DSPに変換される。
負側変換器11aNは、入力電圧VINNと、デジタル信号DACINNをデジタル/アナログ変換した結果に相当する電圧との差である第2の電圧を電圧/時間変換し、時間信号DNを出力する。ここでも、前述と同様に、デジタル信号DACINNをアナログ電圧に戻し、このアナログ電圧と入力電圧VINNとの差(前記第2の電圧)を取る。これにより、入力電圧VINNにおいて、デジタル信号に変換できなかった電圧部分(以下、残差)を求め、この残差を増幅するために、残差を時間信号DNに変換する。正側変換器11aPと負側変換器11aNは、時間信号DP,DNを差動時間/電圧変換回路12へそれぞれ出力する。正側変換器11aPと負側変換器11aNは、共通のボトムプレート端子TBTMを持つ。ボトムプレート端子TBTMには、ボトムプレート電圧VBTMが供給される。
正側変換器11aPは、第1のサンプリング回路110、第2のサンプリング回路120−1,…,120−N、ボトムプレートサンプラ130、検出器140、及び信号生成器150を含む。ここでは、説明を簡素化するために、第2のサンプリング回路として、1つの第2のサンプリング回路120−1を備える場合を説明する。
第2のサンプリング回路120−1は、スイッチ121−1、サンプリング容量122−1、電圧源123−1、及びスイッチ124−1を含む。サンプリング容量122−1は、第1の端子及び第2の端子を有する。電圧源123−1は、正極端子及び負極端子を有する。
第1のサンプリング回路110のスイッチ111は、入力端子TINPとサンプリング容量112の第1の端子との間に挿入される。スイッチ111は、第1のスイッチ制御信号(φ1)に従って、入力端子TINPとサンプリング容量112の第1の端子との間を短絡または開放する。
具体的には、スイッチ111は、差動電圧/時間変換回路11aのサンプルフェーズにおいて、入力端子TINPとサンプリング容量112の第1の端子との間を短絡する。他方、スイッチ111は、差動電圧/時間変換回路11aのリセットフェーズおよび変換フェーズにおいて、入力端子TINPとサンプリング容量112の第1の端子との間を開放する。
サンプリング容量112の第1の端子は、スイッチ111と、スイッチ114と、信号生成器150の電流源151とに接続される。サンプリング容量112の第2の端子は、ボトムプレートサンプラ130のスイッチ131と、サンプリング容量122−1の第2の端子と、検出器140の比較器141の第1の入力端子とに接続される。サンプリング容量112のキャパシタンスをCaとする。
電圧源113の正極端子は、スイッチ114に接続される。電圧源113の負極端子は接地される。電圧源113は、リセット電圧VRESを発生する。
スイッチ114は、サンプリング容量112の第1の端子と電圧源113の正極端子との間に挿入される。スイッチ114は、第2のスイッチ制御信号(φ2)に従って、サンプリング容量112の第1の端子と電圧源113の正極端子との間を短絡または開放する。
具体的には、スイッチ114は、差動電圧/時間変換回路11aのリセットフェーズにおいてサンプリング容量112の第1の端子と電圧源113の正極端子との間を短絡する。他方、スイッチ114は、差動電圧/時間変換回路11aのサンプルフェーズおよび変換フェーズにおいてサンプリング容量112の第1の端子と電圧源113の正極端子との間を開放する。
第2のサンプリング回路120−1のスイッチ121−1は、入力端子TINPとサンプリング容量122−1の第1の端子との間に挿入される。スイッチ121−1は、第1のスイッチ制御信号(φ1)に従って、入力端子TINPとサンプリング容量122−1の第1の端子との間を短絡または開放する。
具体的には、スイッチ121−1は、差動電圧/時間変換回路11aのサンプルフェーズにおいて、入力端子TINPとサンプリング容量122−1の第1の端子との間を短絡する。他方、スイッチ121−1は、差動電圧/時間変換回路11aのリセットフェーズおよび変換フェーズにおいて、入力端子TINPとサンプリング容量122−1の第1の端子との間を開放する。
サンプリング容量122−1の第1の端子は、スイッチ121−1と、スイッチ124−1とに共通に接続される。サンプリング容量122−1の第2の端子は、ボトムプレートサンプラ130のスイッチ131と、サンプリング容量112の第2の端子と、検出器140の比較器141の第1の入力端子とに接続される。サンプリング容量122−1のキャパシタンスをCbとする。
電圧源123−1の正極端子は、スイッチ124−1に接続される。電圧源123−1の負極端子は接地される。電圧源123−1は、調整用電圧VDACを発生する。この電圧VDACは、図12に示されない制御信号によって制御されてもよい。
スイッチ124−1は、サンプリング容量122−1の第1の端子と電圧源123−1の正極端子との間に挿入される。スイッチ124−1は、第3のスイッチ制御信号(φ3)に従って、サンプリング容量122−1の第1の端子と電圧源123−1の正極端子との間を短絡または開放する。第3のスイッチ制御信号(φ3)としては、例えばアナログ/デジタル変換器21の出力信号であるデジタル信号DACINPが対応し、スイッチ124−1は、第1のデジタル信号DACINPに従って、サンプリング容量122−1の第1の端子と電圧源123−1の正極端子との間を短絡または開放する。
具体的には、スイッチ124−1は、差動電圧/時間変換回路11aのリセットフェーズおよび変換フェーズにおいて、サンプリング容量122−1の第1の端子と電圧源123−1の正極端子との間を短絡する。他方、スイッチ124−1は、差動電圧/時間変換回路11aのサンプルフェーズにおいて、サンプリング容量122−1の第1の端子と電圧源123−1の正極端子との間を開放する。また、変換フェーズにおいて、サンプリング容量122−1は、入力電圧VINPと、第1のデジタル信号DACINPをアナログ信号に変換した結果に相当する電圧との差である第1の電圧を蓄える。詳述すると、第1のデジタル信号DACINPとして、例えば1ビットの信号がスイッチ124−1に入力されると、前記1ビットの信号が“H”のとき、スイッチ124−1が閉じられ、前記1ビットの信号が“L”のとき、スイッチ124−1が開放される。スイッチ124−1が閉じられると、電圧源123−1からサンプリング容量122−1に電流が流れ、サンプリング容量122−1に前記第1の電圧が充電される。サンプリング容量122−1に蓄えられた第1の電圧は、電圧/時間変換機能により時間信号DPに変換される。なお、例えば、第1のデジタル信号DACINPが2ビットのデジタル信号である場合、第2のサンプリング回路120−Nは“22−1(=3)個”、すなわちサンプリング回路120−1,120−2,120−3が準備される。デジタル信号DACINPの下位ビットがスイッチ124−1に入力され、デジタル信号DACINPの上位ビットがスイッチ124−2,124−3に入力される。そして、前述した1つの第2のサンプリング回路120−1を備える場合と同様に、スイッチ124−1〜124−3がデジタル信号DACINPに応じて短絡または開放され、サンプリング容量122−1〜122−Nに前記第1の電圧が充電される。
図12に示す調整用電圧VDACは、第2のサンプリング回路120−1〜120−Nで、異なる電圧を供給する場合、図3に示すようにラダー抵抗で発生した電圧VDAC1〜VDACNを用いることで実現できる。各電圧VDACの出力端子には、図12のスイッチ124−1に相当するスイッチが接続され、各電圧VDACの出力端子とサンプリング容量122−1〜122−Nとの間の短絡または開放を行う。この場合、リファレンス電圧VRefの1つで複数の調整用電圧VDAC1〜VDACNを発生させることが可能になる。
ボトムプレートサンプラ130のスイッチ131は、サンプリング容量112,122−1の第2の端子及び比較器141の第1の入力端子と、ボトムプレート端子TBTMとの間に配置される。スイッチ131は、第1のスイッチ制御信号(φ1)に従って、サンプリング容量112,122−1の第2の端子及び比較器141の第1の入力端子と、ボトムプレート端子TBTMとの間を短絡または開放する。
具体的には、スイッチ131は、差動電圧/時間変換回路11aのサンプルフェーズにおいて、サンプリング容量112,122−1の第2の端子及び比較器141の第1の入力端子と、ボトムプレート端子TBTMとの間を短絡する。他方、スイッチ131は、差動電圧/時間変換回路11aのリセットフェーズおよび変換フェーズにおいて、サンプリング容量112,122−1の第2の端子及び比較器141の第1の入力端子と、ボトムプレート端子TBTMとの間を開放する。
検出器140の比較器141の第1の入力端子は、サンプリング容量112,122−1の第2の端子及びスイッチ131に接続される。比較器141の第2の入力端子は、電圧源142の正極端子に接続される。比較器141の出力端子は、信号生成器150の電流源151の制御端子に接続されると共に、時間信号DPを出力する。電圧源142の負極端子は接地される。電圧源142は、比較基準電圧VRCを発生する。
比較器141は、差動電圧/時間変換回路11aの変換フェーズにおいて、第1の入力端子の電圧を第2の入力端子の電圧と比較する。比較器141は、差動電圧/時間変換回路11aのサンプルフェーズおよびリセットフェーズにおいて動作を停止する。
具体的には、差動電圧/時間変換回路11aの変換フェーズにおいて、第1の入力端子の電圧が第2の入力端子の電圧よりも低ければ、比較器141は“H(High)”レベル(電源電圧)の時間信号DPを出力する。他方、第1の入力端子の電圧が第2の入力端子の電圧以上であれば、比較器141は“L(Low)”レベル(グラウンド電圧)の時間信号DPを出力する。
信号生成器150の電流源151の第1の端子は接地される。電流源151の第2の端子は、サンプリング容量112の第1の端子と、スイッチ111と、スイッチ114とに接続される。
電流源151は、制御端子を介して比較器141から時間信号DPを受け取る。時間信号DPが“H”レベルであるならば、電流源151は定電流信号を発生し、定電流信号をサンプリング容量112の第1の端子に供給する。他方、時間信号DPが“L”レベルであるならば、電流源151は動作を停止する。
差動電圧/時間変換回路11aのその他の構成及び動作は、図2に示した回路と同様である。
また、負側変換器11aNでは、入力電圧VINNがスイッチ111,121−1に入力され、アナログ/デジタル変換器21から出力されたデジタル信号DACINNがスイッチ124−1に入力される。さらに、サンプリング容量122−1は、入力電圧VINPと、デジタル信号DACINPをアナログ信号に変換した結果に相当する電圧との差である第2の電圧を蓄える。サンプリング容量122−1に蓄えられた第2の電圧は、電圧/時間変換機能により時間信号DNに変換され、比較器141から時間信号DNが出力される。負側変換器11aNのその他の構成及び動作は、正側変換器11aPと同様であるため、記載を省略する。
5.本実施形態の効果
第1の実施形態の増幅回路によれば、増幅動作を安定化させることができ、高精度な増幅演算を実行できる。
第1の実施形態の増幅回路によれば、増幅動作を安定化させることができ、高精度な増幅演算を実行できる。
以下に前記効果について詳述する。
増幅回路に電圧/時間変換回路及び時間/電圧変換回路を用い、さらにこれら変換回路に信号品質を上げるために差動信号を用いる場合がある。差動信号を用いる場合、電圧/時間変換回路、及び時間/電圧変換回路は差動構成となる。電圧/時間変換回路及び時間/電圧変換回路が差動構成を持つ場合、同相ゲインをもつため、入力された同相電圧の変動等により、電圧/時間変換回路及び時間/電圧変換回路から出力される同相電圧に変動が生じる。大きな同相電圧の変動は、内部の電流源が適切に動作する電圧範囲を超えてしまう場合があり、増幅演算の誤差要因となる。
増幅回路に電圧/時間変換回路及び時間/電圧変換回路を用い、さらにこれら変換回路に信号品質を上げるために差動信号を用いる場合がある。差動信号を用いる場合、電圧/時間変換回路、及び時間/電圧変換回路は差動構成となる。電圧/時間変換回路及び時間/電圧変換回路が差動構成を持つ場合、同相ゲインをもつため、入力された同相電圧の変動等により、電圧/時間変換回路及び時間/電圧変換回路から出力される同相電圧に変動が生じる。大きな同相電圧の変動は、内部の電流源が適切に動作する電圧範囲を超えてしまう場合があり、増幅演算の誤差要因となる。
これに対して、第1の実施形態の増幅回路では、出力された同相電圧VOUTCOMを検出し、検出結果に応じて、サンプリング時に電圧/時間変換回路のボトムプレート端子に供給するボトムプレート電圧VBTMを制御する。これにより、出力される同相電圧VOUTCOMを目標電圧Vcom_tに収束させ安定化することができ、高精度な増幅演算を実行できる。
[第2の実施形態]
第2の実施形態の増幅回路について説明する。第2の実施形態では、差動電圧/時間変換回路11から出力された時間信号DP,DNから同相電圧VOUTCOMを検出する。ここでは、第1の実施形態と異なる構成を説明する。
第2の実施形態の増幅回路について説明する。第2の実施形態では、差動電圧/時間変換回路11から出力された時間信号DP,DNから同相電圧VOUTCOMを検出する。ここでは、第1の実施形態と異なる構成を説明する。
1.増幅回路の構成
図13は、第2の実施形態の増幅回路の構成を示すブロック図である。
図示するように、増幅回路20は、差動電圧/時間変換回路11、差動時間/電圧変換回路12、及びコモンモードフィードバック回路13aを備える。差動電圧/時間変換回路11及び差動時間/電圧変換回路12の構成は、第1の実施形態と同様であるため、記載を省略する。
図13は、第2の実施形態の増幅回路の構成を示すブロック図である。
図示するように、増幅回路20は、差動電圧/時間変換回路11、差動時間/電圧変換回路12、及びコモンモードフィードバック回路13aを備える。差動電圧/時間変換回路11及び差動時間/電圧変換回路12の構成は、第1の実施形態と同様であるため、記載を省略する。
1.1 コモンモードフィードバック回路
図13に示すように、コモンモードフィードバック回路13aは、同相検出回路310a、及び誤差増幅器320を含む。同相検出回路310aは、差動電圧/時間変換回路11から出力された時間信号DP,DNを得て、時間/電圧変換を行い、電圧信号を求める。さらに、同相検出回路310aは、前記電圧信号から同相電圧VOUTCOMを検出し、誤差増幅器320へ出力する。
図13に示すように、コモンモードフィードバック回路13aは、同相検出回路310a、及び誤差増幅器320を含む。同相検出回路310aは、差動電圧/時間変換回路11から出力された時間信号DP,DNを得て、時間/電圧変換を行い、電圧信号を求める。さらに、同相検出回路310aは、前記電圧信号から同相電圧VOUTCOMを検出し、誤差増幅器320へ出力する。
図14は、同相検出回路310aの構成を示す回路図である。
図示するように、同相検出回路310aは、差動時間/電圧変換部311と同相検出部312とを含む。この差動時間/電圧変換部311では、時間信号DP,DNが電流源211aの制御端子にそれぞれ入力される。電流源211aに流れる電流をI3とし、サンプリング容量222aの容量をC3とする。その他の構成は図5に示した回路と同様である。また、同相検出部312では、2つのサンプリング容量222aの第1の端子を接続することで、同相電圧VOUTCOMを得る。
図9に示した回路では、差動時間/電圧変換回路12の出力端子TOUTP,TOUTNに同相検出回路310を直接接続していたが、図14に示す回路では、差動電圧/時間変換回路11から出力された時間信号DP,DNを、同相検出回路310a内に設けた差動時間/電圧変換部311に入力しているため、差動電圧/時間変換回路11の出力端子の負荷状態が変動しない。このため、図9に示した回路より精度よく同相電圧VOUTCOMを検出することができる。なお、同相検出回路310aの電流I3と容量C3は、差動時間/電圧変換回路12の電流I2と容量C2に対して、電流と容量の比が一定になるように選択する(I2/C2=I3/C3)。同相検出回路310aの電流I3と容量C3の比と、差動時間/電圧変換回路12の電流I2と容量C2の比を一定にすることで、差動時間/電圧変換回路12から出力される電圧信号VOUTP,VOUTNと同等の信号を用いて同相電圧VOUTCOMを検出することが可能となる。その他の構成及び効果は、前記第1の実施形態と同様である。
[第3の実施形態]
第3の実施形態では、差動電圧/時間変換回路11と差動時間/電圧変換回路12を縦続接続した増幅回路を前段に持つ逐次比較型のアナログ/デジタル変換回路(AD変換回路)について説明する。ここでは、第1の実施形態と異なる構成について説明する。
第3の実施形態では、差動電圧/時間変換回路11と差動時間/電圧変換回路12を縦続接続した増幅回路を前段に持つ逐次比較型のアナログ/デジタル変換回路(AD変換回路)について説明する。ここでは、第1の実施形態と異なる構成について説明する。
1.AD変換回路の構成
図15は、第3の実施形態のAD変換回路の構成を示すブロック図である。
図示するように、AD変換回路30は、差動電圧/時間変換回路11、差動時間/電圧変換回路12、逐次比較型AD変換器14、デジタル処理回路23、及びコモンモードフィードバック回路13bを備える。差動電圧/時間変換回路11及び差動時間/電圧変換回路12の構成は、第1の実施形態と同様であるため、記載を省略する。
図15は、第3の実施形態のAD変換回路の構成を示すブロック図である。
図示するように、AD変換回路30は、差動電圧/時間変換回路11、差動時間/電圧変換回路12、逐次比較型AD変換器14、デジタル処理回路23、及びコモンモードフィードバック回路13bを備える。差動電圧/時間変換回路11及び差動時間/電圧変換回路12の構成は、第1の実施形態と同様であるため、記載を省略する。
1.1 逐次比較型AD変換器の構成
図16は、逐次比較型AD変換器の構成を示す回路図である。
逐次比較型AD変換器14は、差動時間/電圧変換回路12から出力された電圧信号VOUTP,VOUTNをアナログ/デジタル変換することによって信号Dsを得て、信号Dsをデジタル処理回路23へ出力する。デジタル処理回路23は、信号Dsに基づいて、デジタル信号SOUTを出力し、さらに、スイッチ制御信号(φSAR)を制御する信号SARを出力する。また、逐次比較型AD変換器14は、電圧信号VOUTP,VOUTNから得られた電圧VcompINP,VcompINNから同相電圧の成分を含む電圧VCOMを検出する。
図16は、逐次比較型AD変換器の構成を示す回路図である。
逐次比較型AD変換器14は、差動時間/電圧変換回路12から出力された電圧信号VOUTP,VOUTNをアナログ/デジタル変換することによって信号Dsを得て、信号Dsをデジタル処理回路23へ出力する。デジタル処理回路23は、信号Dsに基づいて、デジタル信号SOUTを出力し、さらに、スイッチ制御信号(φSAR)を制御する信号SARを出力する。また、逐次比較型AD変換器14は、電圧信号VOUTP,VOUTNから得られた電圧VcompINP,VcompINNから同相電圧の成分を含む電圧VCOMを検出する。
図16に示すように、逐次比較型AD変換器14は、逐次比較型AD変換部14a及びスイッチトキャパシタ型の同相検出回路14bを有する。逐次比較型AD変換部14aは、正側逐次変換部14aPと負側逐次変換部14aN、比較器417、及びスイッチ416P,416Nを含む。
正側逐次変換部14aPは、サンプリング容量401〜405、スイッチ406〜410、及びスイッチ411〜415を備える。サンプリング容量401〜405のキャパシタンスは、それぞれ8C、4C、2C、C、Cである。Cは正の定数である。比較器417は第1の入力端子と第2の入力端子とを有し、第1の入力端子に入力された電圧VcompINPと第2の入力端子に入力された電圧VcompINNを比較し、比較結果に応じたデジタル信号Dsを出力する。
サンプリング容量401〜405のそれぞれの第1の端子は、スイッチ416P、及び比較器417の第1の入力端子に接続されている。サンプリング容量401〜405のそれぞれの第2の端子は、スイッチ406〜410にそれぞれ接続されている。サンプリング容量401〜405のそれぞれの第2の端子は、またスイッチ411〜415にそれぞれ接続されている。スイッチ406〜410には電圧VOUTPが供給される。さらに、スイッチ411〜415には、電圧VREFHまたは電圧VREFLが供給される。
また、負側逐次変換部14aNは、正側逐次変換部14aPと同様に、サンプリング容量401〜405、スイッチ406〜410、スイッチ411〜415を備える。スイッチ406〜410には電圧VOUTNが供給される。サンプリング容量401〜405のそれぞれの第1の端子は、スイッチ416N、及び比較器417の第2の入力端子に接続されている。負側逐次変換部14aNのその他の構成は、正側逐次変換部14aPと同様であるため、記載を省略する。
同相検出回路14bは、キャパシタ418P、キャパシタ418N、及びスイッチ419を備える。キャパシタ418Pの第1の端子は、正側逐次変換部14aPのサンプリング容量401〜405の第1の端子にそれぞれ接続されている。キャパシタ418Nの第1の端子は、負側逐次変換部14aNのサンプリング容量401〜405の第1の端子にそれぞれ接続されている。キャパシタ418Pの第2の端子はキャパシタ418Nの第2の端子に接続され、これら第2の端子間のノードはスイッチ419に接続されている。さらに、スイッチ419はスイッチ416P,416Nに接続されている。スイッチ419と、スイッチ416P,416Nとの間のノードには電圧VBIASが供給される。キャパシタ418P,418Nは直列に接続され、キャパシタ418P,418Nの容量は同じCCMである。よって、キャパシタ418Pの第2の端子とキャパシタ418Nの第2の端子との間のノードから同相電圧の成分を含む電圧VCOMが検出される。
1.2 逐次比較型AD変換器の動作
サンプルフェーズには、スイッチ406〜410は、スイッチ制御信号(φS)に従って、サンプリング容量401〜405の第2の端子と、電圧VOUTPが供給される端子との間を短絡または開放する。また、スイッチ416P,416Nは、スイッチ制御信号(φS)に従って、サンプリング容量401〜405の第1の端子と、電圧VBIASとの間を短絡または開放する。スイッチ419は、スイッチ制御信号(φS)に従って、キャパシタ418P,418Nの第2の端子と、電圧VBIASとの間を短絡または開放する。
サンプルフェーズには、スイッチ406〜410は、スイッチ制御信号(φS)に従って、サンプリング容量401〜405の第2の端子と、電圧VOUTPが供給される端子との間を短絡または開放する。また、スイッチ416P,416Nは、スイッチ制御信号(φS)に従って、サンプリング容量401〜405の第1の端子と、電圧VBIASとの間を短絡または開放する。スイッチ419は、スイッチ制御信号(φS)に従って、キャパシタ418P,418Nの第2の端子と、電圧VBIASとの間を短絡または開放する。
具体的には、サンプルフェーズにおいて、以下のように動作する。スイッチ406〜410は、スイッチ制御信号(φS)に従って、サンプリング容量401〜405の第2の端子と、電圧VOUTPが供給される端子との間を短絡する。スイッチ416P,416Nは、スイッチ制御信号(φS)に従って、サンプリング容量401〜405の第1の端子と、電圧VBIASとの間を短絡する。スイッチ419は、スイッチ制御信号(φS)に従って、キャパシタ418P,418Nの第2の端子と、電圧VBIASとの間を短絡する。
逐次比較(SAR)時には、スイッチ411〜415は、スイッチ制御信号(φSAR)に従って、サンプリング容量401〜405のそれぞれの第2の端子と、電圧VREFHが供給される端子または電圧VREFLが供給される端子との間を短絡または開放する。
具体的には、逐次比較時において、以下のように動作する。逐次比較時の第1の期間において、スイッチ411は、スイッチ制御信号(φSAR)に従って、サンプリング容量401の第2の端子と、電圧VREFHが供給される端子または電圧VREFLが供給される端子との間を短絡する。一方、スイッチ412〜415は、サンプリング容量402〜405の第2の端子と、電圧VREFHが供給される端子または電圧VREFLが供給される端子との間を短絡する。
また、逐次比較時の第2の期間において、スイッチ412は、スイッチ制御信号(φSAR)に従って、サンプリング容量402の第2の端子と、電圧VREFHが供給される端子または電圧VREFLが供給される端子との間を短絡する。一方、スイッチ411,413〜415は、サンプリング容量401,403〜405の第2の端子と、電圧VREFHが供給される端子または電圧VREFLが供給される端子との間を短絡する。
逐次比較時の第3の期間において、スイッチ413は、スイッチ制御信号(φSAR)に従って、サンプリング容量403の第2の端子と、電圧VREFHが供給される端子または電圧VREFLが供給される端子との間を短絡する。一方、スイッチ411,412,414,415は、サンプリング容量401,402,404,405の第2の端子と、電圧VREFHが供給される端子または電圧VREFLが供給される端子との間を短絡する。
逐次比較時の第4の期間において、スイッチ414は、スイッチ制御信号(φSAR)に従って、サンプリング容量404の第2の端子と、電圧VREFHが供給される端子または電圧VREFLが供給される端子との間を短絡する。一方、スイッチ411,412,413,415は、サンプリング容量401,402,403,405の第2の端子と、電圧VREFHが供給される端子または電圧VREFLが供給される端子との間を短絡する。
逐次比較時の第5の期間において、スイッチ415は、スイッチ制御信号(φSAR)に従って、サンプリング容量405の第2の端子と、電圧VREFHが供給される端子または電圧VREFLが供給される端子との間を短絡する。一方、スイッチ411,412,413,414は、サンプリング容量401,402,403,404の第2の端子と、電圧VREFHが供給される端子または電圧VREFLが供給される端子との間を短絡する。
図17は、逐次比較型AD変換器14の比較器417に入力される電圧を示す図である。図17を用いて、サンプルフェーズと逐次比較時の動作を述べる。
サンプルフェーズには、電圧VcompINP,VcompINNは、スイッチ制御信号(φS)に従って、図17中にaにて示すように、電圧VBIASで固定される。さらに、正側逐次変換部14aPのスイッチ406〜410は、スイッチ制御信号(φS)に従って、サンプリング容量401〜405の第2の端子と、電圧VOUTPが供給される端子との間をそれぞれ短絡する。負側逐次変換部14aNのスイッチ406〜410は、スイッチ制御信号(φS)に従って、サンプリング容量401〜405の第2の端子と、電圧VOUTNが供給される端子との間をそれぞれ短絡する。
サンプルフェーズには、電圧VcompINP,VcompINNは、スイッチ制御信号(φS)に従って、図17中にaにて示すように、電圧VBIASで固定される。さらに、正側逐次変換部14aPのスイッチ406〜410は、スイッチ制御信号(φS)に従って、サンプリング容量401〜405の第2の端子と、電圧VOUTPが供給される端子との間をそれぞれ短絡する。負側逐次変換部14aNのスイッチ406〜410は、スイッチ制御信号(φS)に従って、サンプリング容量401〜405の第2の端子と、電圧VOUTNが供給される端子との間をそれぞれ短絡する。
一方、逐次比較時には、電圧VcompINP,VcompINNは以下の式(16)に示す電圧VCOMに近づくように動作する。
逐次比較時の第1の期間では、例えば、電圧VcompINPは図17中にbPにて示す電圧を取り、電圧VcompINNはbNにて示す電圧を取る。具体的には、正側逐次変換部14aPでは、スイッチ411はサンプリング容量401の第2の端子と、電圧VREFHが供給される端子との間を短絡する。スイッチ412〜415は、サンプリング容量402〜405の第2の端子と、電圧VREFLが供給される端子との間をそれぞれ短絡する。これにより、例えば、電圧VcompINPは図17中にbPにて示す電圧となる。
負側逐次変換部14aNでは、スイッチ411はサンプリング容量401の第2の端子と、電圧VREFLが供給される端子との間を短絡する。スイッチ412〜415は、サンプリング容量402〜405の第2の端子と、電圧VREFHが供給される端子との間をそれぞれ短絡する。これにより、例えば、電圧VcompINNは図17中にbNにて示す電圧となる。
比較器417は、電圧VcompINP(電圧bP)と電圧VcompINN(電圧bN)とを比較し、比較結果に応じた信号Dsをデジタル処理回路23に出力する。デジタル処理回路23は、信号Dsを処理してスイッチ制御信号(φSAR)を制御する信号SARを出力すると共に、デジタル信号SOUTを出力する。
逐次比較時の第2の期間では、例えば、電圧VcompINPは図17中にcPにて示す電圧を取り、電圧VcompINNはcNにて示す電圧を取る。具体的には、正側逐次変換部14aPでは、スイッチ412はサンプリング容量402の第2の端子と、電圧VREFHが供給される端子との間を短絡する。スイッチ411,413〜415は、デジタル処理回路23から出力された信号SARによって制御されたスイッチ制御信号(φSAR)に応じて、サンプリング容量401,403〜405の第2の端子と、電圧VREFHが供給される端子または電圧VREFLが供給される端子のいずれかとの間を短絡する。これにより、例えば、電圧VcompINPは図17中にcPにて示す電圧となる。
負側逐次変換部14aNでは、スイッチ412はサンプリング容量402の第2の端子と、電圧VREFLHが供給される端子との間を短絡する。スイッチ411,413〜415は、信号SARによって制御されたスイッチ制御信号(φSAR)に応じて、サンプリング容量401,403〜405の第2の端子と、電圧VREFHが供給される端子または電圧VREFLが供給される端子のいずれかとの間を短絡する。これにより、例えば、電圧VcompINNは図17中にcNにて示す電圧となる。
比較器417は、電圧VcompINP(電圧cP)と電圧VcompINN(電圧cN)とを比較し、比較結果に応じた信号Dsをデジタル処理回路23に出力する。デジタル処理回路23は、信号Dsを処理してスイッチ制御信号(φSAR)を制御する信号SARを出力すると共に、デジタル信号SOUTを出力する。
以降、逐次比較時の第3,第4,第5の期間では、前述した第2の期間に準じた動作を行い、例えば、電圧VcompINPは、dP,eP,fPにて示す電圧をそれぞれ取り、電圧VcompINNは、dN,eN,fNにて示す電圧をそれぞれ取る。
電圧VCOMの検出は、逐次比較時のどの期間で行ってもよい。また、前述した逐次比較のサイクル数(前記期間数)が多ければ多いほど、比較器417の第1の入力端子に入力される電圧VcompINPと、第2の入力端子に入力される電圧VcompINNとの差は0に近づく。このため、同相検出回路14b自体を省くことも可能である。その場合、同相電圧として、電圧VcompINPまたはVcompINNのいずれかの電圧を検出するか、もしくは、逐次比較終了後にショートして検出することもできる。
上述した同相電圧の検出方法では、式(16)からわかるように、逐次比較AD変換器14に入力される電圧VOUTP,VOUTNの同相電圧((VOUTP+VOUTN)/2)と、リファレンス電圧VREFH,VREFLの同相電圧((VREFH+VREFL)/2)との大小関係で、電圧VOUTP,VOUTNの同相電圧のほうが大きい場合は、電圧VCOMは電圧VBIASよりも小さく、リファレンス電圧VREFH,VREFLの同相電圧のほうが大きい場合は、電圧VCOMは電圧VBIASよりも大きくなる。
したがって、誤差増幅器320の第2の入力端子に供給する電圧VCOMの目標電圧Vcom_tは、電圧VBIASに設定する。これにより、誤差増幅器320は、電圧VCOMが目標電圧Vcom_tより高い場合は、ボトムプレート電圧VBTMを高くなるように調整する。一方、電圧VCOMが目標電圧Vcom_tより低い場合は、ボトムプレート電圧VBTMを低くなるように調整する。これによって、式(15)に示したように、入力電圧VINP,VINNの同相電圧が変動した場合でも、同相電圧の成分を含む電圧VCOMを目標電圧Vcom_tに収束させ安定化することができる。
2.AD変換回路の変形例
変形例としてパイプライン型AD変換回路に適用した例を説明する。
変形例としてパイプライン型AD変換回路に適用した例を説明する。
2.1 AD変換回路の構成
図18は、パイプライン型AD変換回路の構成を示すブロック図である。図示するように、AD変換回路200は、第1のアナログ/デジタル変換器(ADC)21、差動電圧/時間変換回路11a、差動時間/電圧変換回路12、コモンモードフィードバック回路13b、第2のアナログ/デジタル変換器としての逐次比較型AD変換器14、及びデジタル処理回路23を備える。
図18は、パイプライン型AD変換回路の構成を示すブロック図である。図示するように、AD変換回路200は、第1のアナログ/デジタル変換器(ADC)21、差動電圧/時間変換回路11a、差動時間/電圧変換回路12、コモンモードフィードバック回路13b、第2のアナログ/デジタル変換器としての逐次比較型AD変換器14、及びデジタル処理回路23を備える。
以下に、AD変換回路の動作の概要を説明する。
第1のアナログ/デジタル変換器21は、入力電圧VINPをアナログ/デジタル変換することによってデジタル信号DACINPを生成し、入力電圧VINNをアナログ/デジタル変換することによってデジタル信号DACINNを生成する。第1のアナログ/デジタル変換器21は、デジタル信号DACINP及びデジタル信号DACINNを差動電圧/時間変換回路11a及びデジタル処理回路23へ出力する。
差動電圧/時間変換回路11aは、電圧/時間変換機能を有すると共に、デジタル/アナログ変換機能を有する。すなわち、差動電圧/時間変換回路11aは、入力電圧VINPと、デジタル信号DACINPをアナログ信号に変換した結果に相当する電圧との差である第1の電圧(残差信号)を求め、第1の電圧を電圧/時間変換することによって時間信号DPを生成する。また、差動電圧/時間変換回路11aは、入力電圧VINNと、デジタル信号DACINNをアナログ信号に変換した結果に相当する電圧との差である第2の電圧(残差信号)を求め、第2の電圧を電圧/時間変換することによって時間信号DNを生成する。
差動時間/電圧変換回路12は、時間信号DP,DNを時間/電圧変換することによって前記第1,第2の電圧を復元し、電圧信号VOUTP,VOUTNをそれぞれ生成する。差動時間/電圧変換回路12は、電圧信号VOUTP,VOUTNを逐次比較型AD変換器14へ出力する。
逐次比較型AD変換器14は、電圧信号VOUTP,VOUTNをアナログ/デジタル変換することによって信号DSを得る。逐次比較型AD変換器14は信号DSをデジタル処理回路23へ出力する。デジタル処理回路23は、信号Dsに基づいてスイッチ制御信号(φSAR)を制御する信号SARを出力する。さらに、デジタル処理回路23は、デジタル信号DACINP,DACINN及び信号DSに基づいてデジタル信号SOUTを出力する。
AD変換回路200のその他の構成及び動作は、図12及び図15等に示した回路と同様であるため、記載を省略する。
3.本実施形態の効果
第3の実施形態及び変形例では、同相電圧の成分を含む電圧VCOMを目標電圧に安定化できるため、高精度な増幅演算を実行でき、高精度なアナログ/デジタル変換が可能である。その他の効果は、前記第1の実施形態と同様である。
第3の実施形態及び変形例では、同相電圧の成分を含む電圧VCOMを目標電圧に安定化できるため、高精度な増幅演算を実行でき、高精度なアナログ/デジタル変換が可能である。その他の効果は、前記第1の実施形態と同様である。
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
10…増幅回路、11…差動電圧/時間変換回路、11P…正側変換器、11N…負側変換器、12…差動時間/電圧変換回路、12P…正側変換器、12N…負側変換器、13…コモンモードフィードバック回路、110…第1のサンプリング回路、111…スイッチ、112…サンプリング容量(キャパシタ)、113…電圧源、114…スイッチ、120…第2のサンプリング回路、121…スイッチ、122…サンプリング容量、123…電圧源、124…スイッチ、130…ボトムプレートサンプラ、131…スイッチ、140…検出器、141…比較器、142…電圧源、150…信号生成器、151…電流源、210…信号生成器、211…電流源、220…第3のサンプリング回路、221…電圧源、222…サンプリング容量、223…スイッチ、230…ボトムプレートサンプラ、231…電圧源、232…スイッチ、310…同相検出回路、320…誤差増幅器、330…フィルタ、340…バッファ回路、TBTM…ボトムプレート端子、VBTM…ボトムプレート電圧。
Claims (8)
- 第1の端子に供給された調整電圧と第1の入力電圧との差である第1の電圧と、前記調整電圧と第2の入力電圧との差である第2の電圧とをサンプリングするサンプリング回路を有し、前記第1の電圧を増幅して第1の電圧信号を出力し、前記第2の電圧を増幅して第2の電圧信号を出力する差動増幅器と、
前記第1の電圧信号と前記第2の電圧信号との同相電圧を検出し、前記同相電圧に応じて前記第1の端子に供給する前記調整電圧を調整するフィードバック回路と、
を具備する増幅回路。 - 第1の端子に供給された調整電圧に応じて、第1の入力電圧を第1の時間信号に、第2の入力電圧を第2の時間信号にそれぞれ変換する差動電圧/時間変換回路と、
前記第1の時間信号を第1の電圧信号に変換し、前記第2の時間信号を第2の電圧信号に変換する差動時間/電圧変換回路と、
前記第1の電圧信号と前記第2の電圧信号との同相電圧を検出し、前記同相電圧に応じて前記第1の端子に供給する前記調整電圧を調整するフィードバック回路と、
を具備する増幅回路。 - 第1の端子に供給された調整電圧に応じて、第1の入力電圧を第1の時間信号に、第2の入力電圧を第2の時間信号にそれぞれ変換する差動電圧/時間変換回路と、
前記第1の時間信号を第1の電圧信号に変換し、前記第2の時間信号を第2の電圧信号に変換する差動時間/電圧変換回路と、
前記第1の時間信号と前記第2の時間信号との同相電圧を検出し、前記同相電圧に応じて前記第1の端子に供給する前記調整電圧を調整するフィードバック回路と、
を具備する増幅回路。 - 前記第1の入力電圧を第1のデジタル信号に、前記第2の入力電圧を第2のデジタル信号にそれぞれ変換する第1のアナログ/デジタル変換器をさらに具備し、
前記差動電圧/時間変換回路は、第1キャパシタ、第2キャパシタ、前記第1キャパシタに電流を供給する第1の電流源、前記第2キャパシタに電流を供給する第2の電流源、第1の比較器、及び第2の比較器を有し、
前記第1,第2の入力電圧をサンプリングするサンプルフェーズに、前記第1の入力電圧と、前記第1のデジタル信号をアナログ信号に変換した結果に相当する電圧と、の差である第1の電圧を、前記第1キャパシタに蓄え、変換フェーズに、前記第1の電流源から供給される電流により変化する前記第1の電圧と基準電圧との前記第1の比較器による比較結果に基づいて、前記第1の電圧を第1の時間信号に変換し、
前記サンプルフェーズに、前記第2の入力電圧と、前記第2のデジタル信号をアナログ信号に変換した結果に相当する電圧と、の差である第2の電圧を、前記第2キャパシタに蓄え、前記変換フェーズに、前記第2の電流源から供給される電流により変化する前記第2の電圧と前記基準電圧との前記第2の比較器による比較結果に基づいて、前記第2の電圧を第2の時間信号に変換する請求項2または3に記載の増幅回路。 - 前記サンプリング回路は、前記第1,第2の入力電圧をサンプリングするサンプルフェーズに前記第1の電圧を蓄える第1キャパシタと、第1電圧源と、前記サンプルフェーズに前記第1キャパシタと前記第1電圧源を開放し、変換フェーズに前記第1キャパシタと前記第1電圧源を短絡する第1スイッチと、前記サンプルフェーズに前記第2の電圧を蓄える第2キャパシタと、第2電圧源と、前記サンプルフェーズに前記第2キャパシタと前記第2電圧源を開放し、前記変換フェーズに前記第2キャパシタと前記第2電圧源を短絡する第2スイッチとを有する請求項1に記載の増幅回路。
- 前記差動電圧/時間変換回路は、
第1キャパシタと、第1電圧源と、前記第1の入力電圧が入力される端子と前記第1キャパシタとを短絡または開放する第1スイッチと、前記第1キャパシタと前記第1電圧源を短絡または開放する第2スイッチとを有する第1サンプリング回路と、
第2キャパシタと、第2電圧源と、前記第2の入力電圧が入力される端子と前記第2キャパシタとを短絡または開放する第3スイッチと、前記第2キャパシタと前記第2電圧源を短絡または開放する第4スイッチとを有する第2サンプリング回路とを備え、
前記第1,第2の入力電圧をサンプリングするサンプルフェーズに、前記第1スイッチは前記第1の入力電圧が入力される端子と前記第1キャパシタとを短絡し、第2スイッチは前記第1キャパシタと前記第1電圧源を開放し、前記第3スイッチは前記第2の入力電圧が入力される端子と前記第2キャパシタとを短絡し、第4スイッチは前記第2キャパシタと前記第2電圧源を開放し、変換フェーズに、前記第1スイッチは前記第1の入力電圧が入力される端子と前記第1キャパシタとを開放し、第2スイッチは前記第1キャパシタと前記第1電圧源を短絡し、前記第3スイッチは前記第2の入力電圧が入力される端子と前記第2キャパシタとを開放し、第4スイッチは前記第2キャパシタと前記第2電圧源を短絡し、
前記差動時間/電圧変換回路は、
第3キャパシタと、第3電圧源と、前記第3キャパシタと前記第3電圧源を短絡または開放する第5スイッチとを有する第3サンプリング回路と、第4電圧源と、前記第3キャパシタと前記第4電圧源を短絡または開放する第6スイッチと、
第4キャパシタと、第5電圧源と、前記第4キャパシタと前記第5電圧源を短絡または開放する第7スイッチとを有する第4サンプリング回路と、第6電圧源と、前記第4キャパシタと前記第6電圧源を短絡または開放する第8スイッチとを備え、
サンプルフェーズに、前記第5スイッチは前記第3キャパシタと前記第3電圧源とを開放し、前記第6スイッチは前記第3キャパシタと前記第4電圧源とを短絡し、前記第7スイッチは前記第4キャパシタと前記第5電圧源とを開放し、前記第8スイッチは前記第4キャパシタと前記第6電圧源とを短絡し、ホールドフェーズに、前記第5スイッチは前記第3キャパシタと前記第3電圧源とを開放し、前記第6スイッチは前記第3キャパシタと前記第4電圧源とを開放し、前記第7スイッチは前記第4キャパシタと前記第5電圧源とを開放し、前記第8スイッチは前記第4キャパシタと前記第6電圧源とを開放する請求項2または3に記載の増幅回路。 - 前記差動電圧/時間変換回路は、前記第1電圧源と、前記第1電圧源に接続された抵抗ラダーと、前記抵抗ラダーの接続を切り替える第9スイッチとをさらに備える請求項6に記載の増幅回路。
- 第1の端子に供給された調整電圧に応じて、第1の入力電圧を第1の時間信号に、第2の入力電圧を第2の時間信号にそれぞれ変換する差動電圧/時間変換回路と、
前記第1の時間信号を第1の電圧信号に変換し、前記第2の時間信号を第2の電圧信号に変換する差動時間/電圧変換回路と、
前記第1の電圧信号及び前記第2の電圧信号をサンプリングするサンプリング回路と、前記サンプリング回路にサンプリングされた前記第1の電圧信号と前記第2の電圧信号を用いて同相電圧を検出する検出回路を有し、前記第1の電圧信号及び前記第2の電圧信号をデジタル信号に変換するアナログ/デジタル変換器と、
前記同相電圧に応じて、前記第1の端子に供給する前記調整電圧を調整するフィードバック回路と、
を具備するアナログ/デジタル変換回路。
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Families Citing this family (10)
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JP6333051B2 (ja) * | 2014-05-08 | 2018-05-30 | オリンパス株式会社 | 逐次比較型a/d変換回路 |
KR101615435B1 (ko) * | 2014-06-09 | 2016-04-26 | 한국과학기술원 | 센서 저항을 이용한 온도 측정 장치 및 그 방법 |
US10164653B1 (en) * | 2017-08-24 | 2018-12-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Analog to digital converter |
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Cited By (2)
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