JP2016225951A - 増幅回路及びアナログ／デジタル変換回路 - Google Patents

Abstract

【課題】高精度な増幅回路及びアナログ／デジタル変換回路を提供する。【解決手段】実施形態の増幅回路は、ボトムプレート端子ＴＢＴＭに供給されたボトムプレート電圧ＶＢＴＭと入力電圧ＶＩＮＰとの差である第１の電圧と、ボトムプレート電圧ＶＢＴＭと入力電圧ＶＩＮＮとの差である第２の電圧とをサンプリングするサンプリング回路１１０を有し、第１の電圧を増幅して電圧ＶＯＵＴＰを出力し、第２の電圧を増幅して電圧ＶＯＵＴＮを出力する差動増幅器と、電圧ＶＯＵＴＰとＶＯＵＴＮとの同相電圧を検出し、前記同相電圧に応じてボトムプレート端子ＴＢＴＭに供給するボトムプレート電圧ＶＢＴＭを調整するコモンモードフィードバック回路１３を備える。【選択図】図１

Description

実施形態は、増幅回路及び前記増幅回路を有するアナログ／デジタル変換回路に関する。

アナログ信号をデジタル信号に変換（以下、アナログ／デジタル変換と記す）するアナログ／デジタル変換回路（以下、ＡＤ変換回路とも記す）は、一般的に増幅演算を行う増幅回路を有している。

増幅回路には信号品質を上げるために差動信号を用いる場合が多く、この場合、増幅回路は差動構成となる。増幅回路が差動構成を持つ場合、同相ゲインをもつため、入力された同相電圧の変動等により、増幅回路から出力された同相電圧に変動が生じる。大きな同相電圧の変動は、内部の電流源が適切に動作する電圧範囲を超えてしまう場合があり、増幅演算の誤差要因となる。

特開２０１３−１５３２４６号公報

高精度な増幅回路及びアナログ／デジタル変換回路を提供する。

実施形態の増幅回路は、第１の端子に供給された調整電圧と第１の入力電圧との差である第１の電圧と、前記調整電圧と第２の入力電圧との差である第２の電圧とをサンプリングするサンプリング回路を有し、前記第１の電圧を増幅して第１の電圧信号を出力し、前記第２の電圧を増幅して第２の電圧信号を出力する差動増幅器と、前記第１の電圧信号と前記第２の電圧信号との同相電圧を検出し、前記同相電圧に応じて前記第１の端子に供給する前記調整電圧を調整するフィードバック回路とを具備する。

第１の実施形態の増幅回路の構成を示すブロック図である。 第１の実施形態における差動電圧／時間変換回路の構成を示す回路図である。 第１の実施形態における差動電圧／時間変換回路内のラダー抵抗の構成を示す回路図である。 第１の実施形態における差動電圧／時間変換回路の動作を区分した各フェーズにおける種々の信号の変化を示すタイミングチャートである。 第１の実施形態における差動時間／電圧変換回路の構成を示す回路図である。 第１の実施形態における差動時間／電圧変換回路の動作を区分した各フェーズにおける種々の信号の変化を示すタイミングチャートである。 第１の実施形態におけるコモンモードフィードバック回路の構成例を示す図である。 第１の実施形態の増幅回路の動作を示すタイミングチャートである。 第１の実施形態における差動時間／電圧変換回路と同相検出回路の構成例を示す回路図である。 図９に示した回路の動作を示すタイミングチャートである。 図１に示した増幅回路を用いたＡＤ変換回路の構成を示すブロック図である。 図１１に示したＡＤ変換回路の差動電圧／時間変換回路１１ａの構成を示す回路図である。 第２の実施形態の増幅回路の構成を示すブロック図である。 第２の施形態における同相検出回路の構成を示す回路図である。 第３の実施形態のＡＤ変換回路の構成を示すブロック図である。 第３の施形態における逐次比較型ＡＤ変換器の構成を示す回路図である。 第３の実施形態における逐次比較型ＡＤ変換器の比較器に入力される電圧を示す図である。 第３の実施形態の変形例のパイプライン型ＡＤ変換回路の構成を示すブロック図である。

以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。

［第１の実施形態］
第１の実施形態の増幅回路について説明する。

１．増幅回路の構成
図１は、第１の実施形態の増幅回路の構成を示すブロック図である。図示するように、増幅回路１０は、差動電圧／時間変換回路１１、差動時間／電圧変換回路１２、及びコモンモードフィードバック回路１３を備える。

差動電圧／時間変換回路１１は、電圧信号を時間信号に変換（以下、電圧／時間変換と記す）する回路であり、２つの入力電圧（アナログ信号）Ｖ_ＩＮＰ，Ｖ_ＩＮＮを時間信号Ｄ_Ｐ，Ｄ_Ｎにそれぞれ変換する。入力電圧Ｖ_ＩＮＰ，Ｖ_ＩＮＮは、差動信号を構成している、すなわち、互いに逆位相の信号である。

差動時間／電圧変換回路１２は、時間信号を電圧信号に変換（以下、時間／電圧変換と記す）する回路であり、差動電圧／時間変換回路１１から出力された時間信号Ｄ_Ｐ，Ｄ_Ｎを電圧Ｖ_ＯＵＴＰ，Ｖ_ＯＵＴＮにそれぞれ変換する。

コモンモードフィードバック回路１３は、電圧Ｖ_ＯＵＴＰ，Ｖ_ＯＵＴＮから同相電圧Ｖ_{ＯＵＴＣＯＭ}を検出する。さらに、検出した同相電圧Ｖ_{ＯＵＴＣＯＭ}と、目標とする同相電圧の設定電圧（以下、目標電圧と記す）Ｖ_{ｃｏｍ_ｔ}とを比較して、比較結果に応じた調整電圧（以下、ボトムプレート電圧とも記す）Ｖ_ＢＴＭを出力する。

差動電圧／時間変換回路１１は、ボトムプレート端子Ｔ_ＢＴＭを有する。差動電圧／時間変換回路１１及び差動時間／電圧変換回路１２は、ボトムプレート端子Ｔ_ＢＴＭに入力されたボトムプレート電圧Ｖ_ＢＴＭにより、同相電圧Ｖ_{ＯＵＴＣＯＭ}を所望の電圧に安定化させる。差動電圧／時間変換回路１１は、ボトムプレート端子Ｔ_ＢＴＭに供給されたボトムプレート電圧Ｖ_ＢＴＭに応じて、入力電圧Ｖ_ＩＮＰ，Ｖ_ＩＮＮを時間信号Ｄ_Ｐ，Ｄ_Ｎにそれぞれ変換する。さらに前述したように、差動時間／電圧変換回路１２は、時間信号Ｄ_Ｐ，Ｄ_Ｎを電圧Ｖ_ＯＵＴＰ，Ｖ_ＯＵＴＮにそれぞれ変換する。

差動電圧／時間変換回路１１は、ボトムプレート端子（第１の端子）Ｔ_ＢＴＭに供給されたボトムプレート電圧Ｖ_ＢＴＭと入力電圧Ｖ_ＩＮＰとの第１の差電圧と、ボトムプレート電圧Ｖ_ＢＴＭと入力電圧Ｖ_ＩＮＮとの第２の差電圧とをサンプリングするサンプリング回路を有する。増幅回路１０は、第１，第２の差電圧を増幅して電圧Ｖ_ＯＵＴＰ，Ｖ_ＯＵＴＮをそれぞれ出力する。

１．１ 差動電圧／時間変換回路
図２は、差動電圧／時間変換回路１１の構成を示す回路図である。図示するように、差動電圧／時間変換回路１１は、正側変換器１１Ｐと負側変換器１１Ｎを有する。正側変換器１１Ｐは、入力電圧Ｖ_ＩＮＰを電圧／時間変換し、時間信号Ｄ_Ｐを出力する。負側変換器１１Ｎは、入力電圧Ｖ_ＩＮＮを電圧／時間変換し、時間信号Ｄ_Ｎを出力する。正側変換器１１Ｐと負側変換器１１Ｎは、時間信号Ｄ_Ｐ，Ｄ_Ｎを差動時間／電圧変換回路１２へそれぞれ出力する。正側変換器１１Ｐと負側変換器１１Ｎは、共通のボトムプレート端子Ｔ_ＢＴＭを持つ。ボトムプレート端子Ｔ_ＢＴＭには、ボトムプレート電圧Ｖ_ＢＴＭが供給される。

正側変換器１１Ｐは、入力電圧Ｖ_ＩＮＰを電圧／時間変換することによって時間信号Ｄ_Ｐを生成する。時間信号Ｄ_Ｐは、入力電圧Ｖ_ＩＮＰの電位に依存する時間長を示す。時間信号Ｄ_Ｐは、例えば、入力電圧Ｖ_ＩＮＰに比例して変化するパルス幅を備える矩形波信号である。

正側変換器１１Ｐは、第１のサンプリング回路１１０、第２のサンプリング回路１２０、ボトムプレートサンプラ１３０、検出器１４０、及び信号生成器１５０を含む。ここでは、説明を簡素化するために、第２のサンプリング回路として、１つの第２のサンプリング回路１２０を備える場合を示すが、第２のサンプリング回路は複数配置されてもよい。

第１のサンプリング回路１１０は、スイッチ１１１、サンプリング容量（キャパシタ）１１２、電圧源１１３、及びスイッチ１１４を含む。サンプリング容量１１２は、第１の端子および第２の端子を持つ。電圧源１１３は、正極端子および負極端子を持つ。

第２のサンプリング回路１２０は、スイッチ１２１、サンプリング容量１２２、電圧源１２３、及びスイッチ１２４を含む。サンプリング容量１２２は、第１の端子および第２の端子を持つ。電圧源１２３は、正極端子および負極端子を持つ。

ボトムプレートサンプラ１３０はスイッチ１３１を含む。検出器１４０は、比較器１４１及び電圧源１４２を含む。比較器１４１は、第１の入力端子、第２の入力端子および出力端子を含む。電圧源１４２は、正極端子及び負極端子を持つ。さらに、信号生成器１５０は電流源１５１を含む。電流源１５１は、第１の端子、第２の端子、及び制御端子を含む。

第１のサンプリング回路１１０のスイッチ１１１は、入力電圧Ｖ_ＩＮＰが入力される入力端子Ｔ_ＩＮＰとサンプリング容量１１２の第１の端子との間に配置される。スイッチ１１１は、第１のスイッチ制御信号（φ１）に従って、入力端子Ｔ_ＩＮＰとサンプリング容量１１２の第１の端子との間を短絡または開放する。

具体的には、スイッチ１１１は、差動電圧／時間変換回路１１のサンプルフェーズにおいて、入力端子Ｔ_ＩＮＰとサンプリング容量１１２の第１の端子との間を短絡する。他方、スイッチ１１１は、差動電圧／時間変換回路１１のリセットフェーズおよび変換フェーズにおいて、入力端子Ｔ_ＩＮＰとサンプリング容量１１２の第１の端子との間を開放する。

サンプリング容量１１２の第１の端子は、スイッチ１１１と、スイッチ１１４と、信号生成器１５０の電流源１５１とに接続される。サンプリング容量１１２の第２の端子は、ボトムプレートサンプラ１３０のスイッチ１３１と、検出器１４０の比較器１４１の第１の入力端子とに接続される。サンプリング容量１１２のキャパシタンスをＣａとする。

電圧源１１３の正極端子はスイッチ１１４に接続される。電圧源１１３の負極端子は接地される。電圧源１１３は、リセット電圧Ｖ_ＲＥＳを発生する。

スイッチ１１４は、サンプリング容量１１２の第１の端子と電圧源１１３の正極端子との間に配置される。スイッチ１１４は、第２のスイッチ制御信号（φ２）に従って、サンプリング容量１１２の第１の端子と電圧源１１３の正極端子との間を短絡または開放する。

具体的には、スイッチ１１４は、差動電圧／時間変換回路１１のリセットフェーズにおいて、サンプリング容量１１２の第１の端子と電圧源１１３の正極端子との間を短絡する。他方、スイッチ１１４は、差動電圧／時間変換回路１１のサンプルフェーズおよび変換フェーズにおいて、サンプリング容量１１２の第１の端子と電圧源１１３の正極端子との間を開放する。

第２のサンプリング回路１２０のスイッチ１２１は、入力端子Ｔ_ＩＮＰとサンプリング容量１２２の第１の端子との間に配置される。スイッチ１２１は、第１のスイッチ制御信号（φ１）に従って、入力端子Ｔ_ＩＮＰとサンプリング容量１２２の第１の端子との間を短絡または開放する。

具体的には、スイッチ１２１は、差動電圧／時間変換回路１１のサンプルフェーズにおいて、入力端子Ｔ_ＩＮＰとサンプリング容量１２２の第１の端子との間を短絡する。他方、スイッチ１２１は、差動電圧／時間変換回路１１のリセットフェーズおよび変換フェーズにおいて、入力端子Ｔ_ＩＮＰとサンプリング容量１２２の第１の端子との間を開放する。

サンプリング容量１２２の第１の端子は、スイッチ１２１と、スイッチ１２４とに接続される。サンプリング容量１２２の第２の端子は、ボトムプレートサンプラ１３０のスイッチ１３１と、検出器１４０の比較器１４１の第１の入力端子とに接続される。サンプリング容量１２２のキャパシタンスをＣｂとする。

電圧源１２３の正極端子はスイッチ１２４に接続される。電圧源１２３の負極端子は接地される。電圧源１２３は、調整用電圧Ｖ_ＤＡＣを発生する。この電圧Ｖ_ＤＡＣは、図２に示されない制御信号によって制御されてもよい。

スイッチ１２４は、サンプリング容量１２２の第１の端子と電圧源１２３の正極端子との間に配置される。スイッチ１２４は、第３のスイッチ制御信号（φ３）に従って、サンプリング容量１２２の第１の端子と電圧源１２３の正極端子との間を短絡または開放する。

具体的には、スイッチ１２４は、差動電圧／時間変換回路１１のリセットフェーズおよび変換フェーズにおいて、サンプリング容量１２２の第１の端子と電圧源１２３の正極端子との間を短絡する。他方、スイッチ１２４は、差動電圧／時間変換回路１１のサンプルフェーズにおいて、サンプリング容量１２２の第１の端子と電圧源１２３の正極端子との間を開放する。

前述したように、第２のサンプリング回路は複数配置されてもよい。複数の第２のサンプリング回路をＮ（Ｎは２以上の自然数）個備えるとすると、図２に示す調整用電圧Ｖ_ＤＡＣとして、異なる電圧を供給する場合、図３に示すようにラダー抵抗で発生した電圧Ｖ_ＤＡＣ１〜Ｖ_ＤＡＣＮを用いることで実現できる。各電圧Ｖ_ＤＡＣの出力端子には、図２のスイッチ１２４に相当するＮ個のスイッチが接続され、Ｎ個のスイッチが各電圧Ｖ_ＤＡＣの出力端子とＮ個のサンプリング容量との間の短絡または開放を行う。この場合、リファレンス電圧ＶRefの１つで複数の調整用電圧Ｖ_ＤＡＣ１〜Ｖ_ＤＡＣＮを発生させることが可能になる。

ボトムプレートサンプラ１３０のスイッチ１３１は、サンプリング容量１１２，１２２の第２の端子及び比較器１４１の第１の入力端子と、ボトムプレート端子Ｔ_ＢＴＭとの間に配置される。スイッチ１３１は、第１のスイッチ制御信号（φ１）に従って、サンプリング容量１１２，１２２の第２の端子及び比較器１４１の第１の端子と、ボトムプレート端子Ｔ_ＢＴＭとの間を短絡または開放する。

具体的には、スイッチ１３１は、差動電圧／時間変換回路１１のサンプルフェーズにおいて、サンプリング容量１１２，１２２の第２の端子及び比較器１４１の第１の端子と、ボトムプレート端子Ｔ_ＢＴＭとの間を短絡する。他方、スイッチ１３１は、差動電圧／時間変換回路１１のリセットフェーズおよび変換フェーズにおいて、サンプリング容量１１２，１２２の第２の端子及び比較器１４１の第１の端子と、ボトムプレート端子Ｔ_ＢＴＭとの間を開放する。

検出器１４０の比較器１４１の第１の入力端子は、サンプリング容量１１２，１２２の第２の端子及びスイッチ１３１に接続される。比較器１４１の第２の入力端子は、電圧源１４２の正極端子に接続される。比較器１４１の出力端子は、信号生成器１５０の電流源１５１の制御端子に接続されると共に、時間信号Ｄ_Ｐを出力する。電圧源１４２の負極端子は接地される。電圧源１４２は、比較基準電圧Ｖ_ＲＣを発生する。

比較器１４１は、差動電圧／時間変換回路１１の変換フェーズにおいて、第１の入力端子の電圧を第２の入力端子の電圧と比較する。比較器１４１は、差動電圧／時間変換回路１１のサンプルフェーズおよびリセットフェーズにおいて動作を停止する。

具体的には、差動電圧／時間変換回路１１の変換フェーズにおいて、第１の入力端子の電圧が第２の入力端子の電圧よりも低ければ、比較器１４１は“Ｈ(High)”レベル（電源電圧）の時間信号Ｄ_Ｐを出力する。他方、第１の入力端子の電圧が第２の入力端子の電圧以上であれば、比較器１４１は“Ｌ(Low)”レベル（グラウンド電圧）の時間信号Ｄ_Ｐを出力する。

信号生成器１５０の電流源１５１の第１の端子は接地される。電流源１５１の第２の端子は、サンプリング容量１１２の第１の端子と、スイッチ１１１と、スイッチ１１４とに接続される。

電流源１５１は、制御端子を介して比較器１４１から時間信号Ｄ_Ｐを受け取る。時間信号Ｄ_Ｐが“Ｈ”レベルであるならば、電流源１５１は定電流信号を発生し、定電流信号をサンプリング容量１１２の第１の端子に供給する。他方、時間信号Ｄ_Ｐが“Ｌ”レベルであるならば、電流源１５１は動作を停止する。

前述のように、差動電圧／時間変換回路１１の動作は、サンプルフェーズ、リセットフェーズおよび変換フェーズによって区分される。サンプルフェーズ、リセットフェーズおよび変換フェーズにおける種々のスイッチ制御信号、時間信号および種々のノードの電圧は図４に例示されるように変化する。図４中の“SAMPLE”がサンプルフェーズを示し、“RESET”がリセットフェーズを示し、“CONVERT”が変換フェーズを示す。以降の図中の“SAMPLE”、“RESET”、“CONVERT”も同様である。

サンプルフェーズにおいて、第１のスイッチ制御信号（φ１）は“Ｈ”レベルであり、第２のスイッチ制御信号（φ２）および第３のスイッチ制御信号（φ３）は“Ｌ”レベルである。さらに、サンプルフェーズにおいて、検出器１４０は動作しない。すなわち、サンプルフェーズにおいて、差動電圧／時間変換回路１１は、サンプリング容量１１２およびサンプリング容量１２２に、差動電圧／時間変換回路１１の入力電圧Ｖ_ＩＮＰとボトムプレート電圧Ｖ_ＢＴＭとの差電圧を充電する。

リセットフェーズにおいて、第１のスイッチ制御信号（φ１）は“Ｌ”レベルであり、第２のスイッチ制御信号（φ２）および第３のスイッチ制御信号（φ３）は“Ｈ”レベルである。さらに、リセットフェーズにおいて、検出器１４０は動作しない。すなわち、リセットフェーズにおいて、差動電圧／時間変換回路１１は、サンプリング容量１１２の第１の端子の電圧をリセット電圧Ｖ_ＲＥＳを用いてリセットし、サンプリング容量１２２の第１の端子の電圧を調整用電圧Ｖ_ＤＡＣを用いて固定する。

ここで、検出器１４０の入力端子と同電位のノード（以降の説明においてノードＡＰと称される）のリセットフェーズにおける電圧Ｖ_{Ａ＿ＲＥＳ}は、以下のように導出することができる。

サンプルフェーズの終了時に、サンプリング容量１１２およびサンプリング容量１２２は、Ｃａ・（Ｖ_ＩＮＰ−Ｖ_ＢＴＭ）およびＣｂ・（Ｖ_ＩＮＰ−Ｖ_ＢＴＭ）の電荷をそれぞれ蓄えている。電荷保存則によれば、サンプルフェーズにおいてサンプリング容量１１２およびサンプリング容量１２２に蓄えられた電荷の総量（Ｃａ・Ｃｂ（Ｖ_ＩＮＰ−Ｖ_ＢＴＭ））は、リセットフェーズにおいて変化しない。故に、下記式（１）が成立する。

ここで、入力電圧Ｖ_ＩＮＰが直流成分および交流成分からなり、交流成分をＶ_ＩＮＡＣとし、直流成分に一致するようにボトムプレート電圧Ｖ_ＢＴＭを設計すると、下記式（２）が成立する。

変換フェーズにおいて、第１のスイッチ制御信号（φ１）および第２のスイッチ制御信号（φ２）は“Ｌ”レベルであり、第３のスイッチ制御信号（φ３）は“Ｈ”レベルである。さらに、変換フェーズにおいて検出器１４０は動作する。すなわち、変換フェーズにおいて、差動電圧／時間変換回路１１は、サンプリング容量１１２の第１の端子を電圧源１１３から切断する。比較器１４１は、ノードＡＰの電圧Ｖ_ＡＰが比較基準電圧Ｖ_ＲＣ未満であるか否かを検出し、Ｖ_ＡＰ＜Ｖ_ＲＣが成立する第１の期間に亘って“Ｈ”レベルの時間信号Ｄ_Ｐを出力する。なお、前述のリセット電圧Ｖ_ＲＥＳ、電圧Ｖ_ＤＡＣおよび比較基準電圧Ｖ_ＲＣは、変換フェーズの開始時にＶ_ＡＰ＜Ｖ_ＲＣが成立するように定められるものとする。

電流源１５１は、第１の期間に亘って、サンプリング容量１１２の第１の端子に定電流信号を供給する。電流源１５１から見てサンプリング容量１１２とサンプリング容量１２２は直列接続されているため、この定電流信号がサンプリング容量１１２およびサンプリング容量１２２を充電する。このため、ノードＡＰの電圧Ｖ_ＡＰは、時間と共に上昇し、最終的（第１の期間の終了時）には比較基準電圧Ｖ_ＲＣに一致する。

電流源１５１から見てサンプリング容量１１２およびサンプリング容量１２２は直列接続されており、サンプリング容量１１２の第１の端子と同電位のノード（以降の説明においてノードＢＰと称される）の電圧Ｖ_ＢＰは、変換フェーズの開始時にはＶ_ＲＥＳに等しい。従って、第１の期間終了時におけるノードＢＰの電圧Ｖ_{Ｂ＿ＣＮＶ}は、下記式（３）を用いて計算できる。

式（３）において、Ｔ_ＤＯＵＴは第１の期間の時間長を示し、Ｉ_１５１は電流源１５１によって供給される定電流信号が持つ電流量を示す。

そして、サンプリング容量１１２およびサンプリング容量１２２による分圧を考慮すると、第１の期間におけるノードＡＰの電圧Ｖ_ＡＰの増分は、ＣａとＣｂが等しい場合、第１の期間におけるノードＢＰの電圧の増分の半分に一致する。また、変換フェーズの開始時におけるノードＡＰの電圧Ｖ_ＡＰはＶ_{Ａ＿ＲＥＳ}に等しい。従って、第１の期間終了時におけるノードＡＰの電圧Ｖ_{Ａ＿ＣＮＶ}は、下記式（４）を用いて計算できる。

前述のように、第１の期間の終了時に、ノードＡＰの電圧Ｖ_ＡＰは比較基準電圧Ｖ_ＲＣに一致する。故に、下記式（５）および式（６）を用いて、第１の期間の時間長Ｔ_ＤＯＵＴを導出することができる。

式（６）からわかるように、第１の期間の時間長Ｔ_ＤＯＵＴは、入力電圧Ｖ_ＩＮＰの交流成分Ｖ_ＩＮＡＣとＶ_ＤＡＣ/2の残差と、直流成分との和に比例する。すなわち、時間信号Ｄ_Ｐは、入力電圧Ｖ_ＩＮＰに依存する時間長Ｔ_ＤＯＵＴを示す。

比例係数は、Ｉ_１５１およびＣａを適切に設計することにより、所望の値に設定することができる。直流成分は、Ｖ_ＲＣ、Ｖ_ＲＥＳおよびＶ_ＤＡＣを適切に設計することにより、所望の値に設定することができる。

また、負側変換器１１Ｎでは、スイッチ１１１，１２１に入力電圧Ｖ_ＩＮＮが入力される。負側変換器１１Ｎは、入力電圧Ｖ_ＩＮＮを電圧／時間変換し、比較器１４１から時間信号Ｄ_Ｎを出力する。負側変換器１１Ｎのその他の構成及び動作は、正側変換器１１Ｐと同様であるため、記載を省略する。

１．２ 差動時間／電圧変換回路
図５は、差動時間／電圧変換回路１２の構成を示す回路図である。図示するように、差動時間／電圧変換回路１２は、正側変換器１２Ｐと負側変換器１２Ｎを有する。正側変換器１２Ｐは、時間信号Ｄ_Ｐを時間／電圧変換し、電圧信号Ｖ_ＯＵＴＰを出力する。負側変換器１２Ｎは、時間信号Ｄ_Ｎを時間／電圧変換し、電圧信号Ｖ_ＯＵＴＮを出力する。正側変換器１２Ｐと負側変換器１２Ｎは、電圧信号Ｖ_ＯＵＴＰ，Ｖ_ＯＵＴＮをコモンモードフィードバック回路１３へ出力する。

正側変換器１２Ｐは、信号生成器２１０、第３のサンプリング回路２２０、及びボトムプレートサンプラ２３０を含む。信号生成器２１０は電流源２１１を含む。電流源２１１は、第１の端子、第２の端子、および制御端子を含む。第３のサンプリング回路２２０は、電圧源２２１、サンプリング容量２２２、及びスイッチ２２３を含む。電圧源２２１は、正極端子および負極端子を持つ。サンプリング容量２２２は、第１の端子および第２の端子を持つ。ボトムプレートサンプラ２３０は、電圧源２３１及びスイッチ２３２を含む。電圧源２３１は、正極端子および負極端子を持つ。

信号生成器２１０の電流源２１１の第１の端子は接地される。電流源２１１の第２の端子は、サンプリング容量２２２の第１の端子と、スイッチ２２３と、出力端子Ｔ_ＯＵＴＰとに接続される。電流源２１１の制御端子には、時間信号Ｄ_Ｐが入力される。

信号生成器２１０の電流源２１１は、差動電圧／時間変換回路１１から時間信号Ｄ_Ｐを制御端子を介して受け取る。時間信号Ｄ_Ｐが“Ｈ”レベルであるならば、電流源２１１は定電流信号を発生し、定電流信号をサンプリング容量２２２の第１の端子へ供給する。他方、時間信号Ｄ_Ｐが“Ｌ”レベルであるならば、電流源２１１は動作を停止する。

第３のサンプリング回路２２０の電圧源２２１の正極端子は、スイッチ２２３に接続される。電圧源２２１の負極端子は接地される。電圧源２２１は、リセット電圧Ｖ_ＲＥＳを発生する。

サンプリング容量２２２の第１の端子は、電流源２１１の第２の端子と、スイッチ２２３と、出力端子Ｔ_ＯＵＴＰに接続される。サンプリング容量２２２の第２の端子は、スイッチ２３２に接続される。サンプリング容量２２２のキャパシタンスをＣ_２とする。Ｃ_２は、典型的にはＣａの定数倍に一致するように設計される。この定数は、例えば、差動電圧／時間変換回路１１と差動時間／電圧変換回路１２を含む増幅回路の利得（増幅率）の逆数であってもよい。例えば、利得が２倍であれば、Ｃ_２＝Ｃａ／２程度に設定すればよい。

スイッチ２２３は、サンプリング容量２２２の第１の端子と電圧源２２１の正極端子との間に配置される。スイッチ２２３は、第２のスイッチ制御信号（φ２）に従って、サンプリング容量２２２の第１の端子と電圧源２２１の正極端子との間を短絡または開放する。

具体的には、スイッチ２２３は、差動時間／電圧変換回路１２のリセットフェーズにおいて、サンプリング容量２２２の第１の端子と電圧源２２１の正極端子との間を短絡する。他方、スイッチ２２３は、差動時間／電圧変換回路１２のサンプルフェーズおよびホールドフェーズにおいて、サンプリング容量２２２の第１の端子と電圧源２２１の正極端子との間を開放する。

ボトムプレートサンプラ２３０の電圧源２３１の正極端子は、スイッチ２３２に接続される。電圧源２３１の負極端子は接地される。電圧源２３１は、中間電圧Ｖ_ＣＭを発生する。

スイッチ２３２は、サンプリング容量２２２の第２の端子と電圧源２３１の正極端子との間に配置される。スイッチ２３２は、第３のスイッチ制御信号（φ３）に従って、サンプリング容量２２２の第２の端子と電圧源２３１の正極端子との間を短絡または開放する。

具体的には、スイッチ２３２は、差動時間／電圧変換回路１２のリセットフェーズおよびサンプルフェーズにおいて、サンプリング容量２２２の第２の端子と電圧源２３１の正極端子との間を短絡する。他方、スイッチ２３２は、差動時間／電圧変換回路１２のホールドフェーズにおいて、サンプリング容量２２２の第２の端子と電圧源２３１の正極端子との間を開放する。

前述のように、差動時間／電圧変換回路１２の動作は、リセットフェーズ、サンプルフェーズおよびホールドフェーズによって区分される。リセットフェーズ、サンプルフェーズおよびホールドフェーズにおける種々のスイッチ制御信号および時間信号は図６に例示されるように変化する。図６中の“HOLD”がホールドフェーズを示す。以降の図中の“HOLD”も同様である。

リセットフェーズにおいて、第１のスイッチ制御信号（φ１）は“Ｌ”レベルであり、第２のスイッチ制御信号（φ２）および第３のスイッチ制御信号（φ３）は“Ｈ”レベルである。差動時間／電圧変換回路１２のリセットフェーズは、差動電圧／時間変換回路１１のリセットフェーズと時間的に揃えられる。

すなわち、リセットフェーズにおいて、差動時間／電圧変換回路１２は、サンプリング容量２２２の第１の端子の電圧をリセット電圧Ｖ_ＲＥＳを用いてリセットし、サンプリング容量２２２の第２の端子の電圧を中間電圧Ｖ_ＣＭを用いて固定する。

サンプルフェーズにおいて、第１のスイッチ制御信号（φ１）および第２のスイッチ制御信号（φ２）は“Ｌ”レベルであり、第３のスイッチ制御信号（φ３）は“Ｈ”レベルである。差動時間／電圧変換回路１２のサンプルフェーズは、差動電圧／時間変換回路１１の変換フェーズと時間的に揃えられる。

すなわち、サンプルフェーズにおいて、差動時間／電圧変換回路１２は、サンプリング容量２２２の第１の端子を電圧源２２１から切断する。電流源２１１は、前述の第１の期間に亘って“Ｈ”レベルの時間信号Ｄ_Ｐを受け取るので、第１の期間に亘って定電流信号を第３のサンプリング回路２２０へ供給する。この定電流信号は、サンプリング容量２２２、スイッチ２３２および電圧源２３１によって形成される電流経路を通じて流れる。この定電流信号がサンプリング容量２２２を充電するので、サンプリング容量２２２の第１の端子の電圧は時間と共に上昇する。

サンプリング容量２２２の第１の端子と同電位のノード（以降の説明においてノードＣＰと称される）の電圧Ｖ_ＣＰは、サンプルフェーズの開始時にはＶ_ＲＥＳに等しい。従って、第１の期間終了時におけるノードＣＰの電圧Ｖ_{Ｃ＿ＳＭＰ}は、下記式（７）を用いて計算できる。

式（７）において、Ｔ_ＤＩＮは第１の期間の長さを示し、Ｉ_２１１は電流源２１１によって供給される定電流信号が持つ電流量を示す。

ホールドフェーズにおいて、第１のスイッチ制御信号（φ１）は“Ｈ”レベルであり、第２のスイッチ制御信号（φ２）および第３のスイッチ制御信号（φ３）は“Ｌ”レベルである。差動時間／電圧変換回路１２のホールドフェーズは、差動電圧／時間変換回路１１のサンプルフェーズと時間的に揃えられる。

ホールドフェーズにおいて、差動時間／電圧変換回路１２は、サンプリング容量２２２の第１の端子を電圧源２２１から切断し、サンプリング容量２２２の第２の端子を電圧源２３１から切断する。

サンプルフェーズの終了時に、サンプリング容量２２２は、Ｃ_２・（Ｖ_{Ｃ＿ＳＭＰ}−Ｖ_ＣＭ）の電荷を蓄えている。電荷保存則によれば、サンプルフェーズにおいてサンプリング容量２２２に蓄えられた電荷の総量は、ホールドフェーズにおいて変化しない。故に、差動時間／電圧変換回路１２の出力電圧Ｖ_ＯＵＴＰに関して下記式（８）が成立する。

式（８）のＴ_ＤＩＮが、式（６）に示されるＴ_ＤＯＵＴに一致すると仮定すれば、式（８）は下記式（９）に書き換え可能である。

さらに、Ｃ_２＝Ｃａ／２と仮定し、Ｉ_２１１＝Ｉ_１５１と仮定すれば、式（９）は下記式（１０）に書き換え可能である。

さらに、Ｖ_ＣＭ＝Ｖ_ＲＣと仮定すると、式（１０）は下記式（１１）に書き換え可能である。

式（１１）からわかるように、出力電圧Ｖ_ＯＵＴＰは、入力電圧Ｖ_ＩＮＰの交流成分（Ｖ_ＩＮＡＣ）を−２倍し、調整用電圧Ｖ_ＤＡＣを加算することによって得られる電圧に等しい。いいかえると、Ｖ_ＩＮＡＣとＶ_ＤＡＣ/2との残差をとって、−２倍の演算をすることに等しい。また、Ｖ_ＤＡＣが入力電圧Ｖ_ＩＮＰの直流成分に等しいと仮定すれば、以上の数値例によって、入力電圧Ｖ_ＩＮＰの直流成分を固定したまま交流成分Ｖ_ＩＮＡＣを−２倍に増幅することができる。

以上説明したように、差動電圧／時間変換回路１１と差動時間／電圧変換回路１２を含む増幅回路は、入力側のサンプリング容量および出力側のサンプリング容量を同時期に同一のリセット電圧を用いてリセットし、それから入力電圧を増幅する。故に、この増幅回路によれば、増幅動作の開始時における入出力間の電圧のミスマッチは緩和される。また、この増幅回路は、入出力間を短絡するスイッチを備えていない。故に、入出力間のアイソレーションの低下および当該スイッチの非線形歪は生じない。従って、この増幅回路によれば、消費電力を低減し、かつ精度を向上させることができる。

また、負側変換器１２Ｎでは、電流源２１１に時間信号Ｄ_Ｎが入力される。負側変換器１２Ｎは、時間信号Ｄ_Ｎを時間／電圧変換し、出力端子Ｔ_ＯＵＴＮから電圧Ｖ_ＯＵＴＮを出力する。負側変換器１２Ｎのその他の構成及び動作は、正側変換器１２Ｐと同様であるため、記載を省略する。

１．３ コモンモードフィードバック回路
図７は、コモンモードフィードバック回路１３の構成例を示す図である。コモンモードフィードバック回路１３は、同相検出回路３１０、誤差増幅器３２０、フィルタ３３０、及びバッファ回路３４０を有する。ここでは、同相検出回路３１０、誤差増幅器３２０、フィルタ３３０、及びバッファ回路３４０を有する場合を説明するが、コモンモードフィードバック回路１３は、少なくとも同相検出回路３１０および誤差増幅器３２０を有していればよい。

同相検出回路３１０は、差動時間／電圧変換回路１２から出力された電圧信号Ｖ_ＯＵＴＰ，Ｖ_ＯＵＴＮから同相電圧Ｖ_{ＯＵＴＣＯＭ}を検出する。誤差増幅器３２０は、同相電圧Ｖ_{ＯＵＴＣＯＭ}と目標電圧Ｖ_{ｃｏｍ_ｔ}とを比較し、比較結果に応じてボトムプレート電圧Ｖ_ＢＴＭを出力する。

フィルタ３３０は、誤差増幅器３２０から出力されたボトムプレート電圧Ｖ_ＢＴＭの帯域を制限する。バッファ回路３４０は、フィルタ３３０から出力されたボトムプレート電圧Ｖ_ＢＴＭを増幅し、差動電圧／時間変換回路１１のボトムプレート端子Ｔ_ＢＴＭへ出力する。

２．増幅回路の動作
以下に、増幅回路１０における同相電圧Ｖ_{ＯＵＴＣＯＭ}を安定化させる動作を説明する。

図８は、第１の実施形態の増幅回路の動作を示すタイミングチャートであり、区分した各フェーズにおける種々の信号の変化を示すタイミングチャートである。

図示するように、差動電圧／時間変換回路１１は、サンプルフェーズ（ｎ）、リセットフェーズ（ｎ）、変換フェーズ（ｎ）、及びサンプルフェーズ（ｎ＋１）の順序で動作を繰り返す。ｎは取り込んだデータを示す。差動時間／電圧変換回路１２は、差動電圧／時間変換回路１１におけるフェーズにそれぞれ対応する、ホールドフェーズ（ｎ−１）、リセットフェーズ（ｎ）、サンプルフェーズ（ｎ）、及びホールドフェーズ（ｎ）の順序で動作を繰り返す。

リセットフェーズにおいて、電圧Ｖ_ＡＰは以下の式（１２）で表すことができる。

さらに、差動電圧／時間変換回路１１の時間信号Ｔ_{ＤＯＵＴＰ}は以下の式（１３）で表すことができる。

さらに、差動時間／電圧変換回路１２の電圧信号Ｖ_ＯＵＴＰは以下の式（１４）で表すことができる。

ここで、ゲインは、(Ｃｂ・Ｉ２)／(Ｃ_２・Ｉ１)である。

同相電圧Ｖ_{ＯＵＴＣＯＭ}は以下の式（１５）で表すことができる。

ここでも、ゲインは、(Ｃｂ・Ｉ２)／(Ｃ_２・Ｉ１)である。

前記式（１５）からわかるように、同相電圧Ｖ_{ＯＵＴＣＯＭ}が変動したのと同じ電圧の変化方向にボトムプレート電圧Ｖ_ＢＴＭを調整することにより、すなわち同相電圧Ｖ_{ＯＵＴＣＯＭ}が上昇した場合はボトムプレート電圧Ｖ_ＢＴＭを上昇させ、同相電圧Ｖ_{ＯＵＴＣＯＭ}が低下した場合はボトムプレート電圧Ｖ_ＢＴＭを低下させることにより、同相電圧Ｖ_{ＯＵＴＣＯＭ}を安定化することが可能である。例えば、誤差増幅器３２０は、同相電圧Ｖ_{ＯＵＴＣＯＭ}が目標電圧Ｖ_{ｃｏｍ_ｔ}より高い場合は、ボトムプレート電圧Ｖ_ＢＴＭを高くなるように調整する。一方、同相電圧Ｖ_{ＯＵＴＣＯＭ}が目標電圧Ｖ_{ｃｏｍ_ｔ}より低い場合は、ボトムプレート電圧Ｖ_ＢＴＭを低くなるように調整する。これにより、入力電圧Ｖ_ＩＮＰ，Ｖ_ＩＮＮの同相電圧が変動した場合でも、同相電圧Ｖ_{ＯＵＴＣＯＭ}を目標電圧Ｖ_{ｃｏｍ_ｔ}に収束させ安定化することができる。このボトムプレート電圧Ｖ_ＢＴＭの調整は、コモンモードフィードバックループを形成することで実現できる。

３．他の回路例
図９は、差動時間／電圧変換回路１２と同相検出回路３１０の一例を示す回路図である。図示するように、差動時間／電圧変換回路１２は図５に示した構成と同様である。スイッチトキャパシタ（switched capacitor）型の同相検出回路３１０は、キャパシタ３１１，３１２、電圧源３１３、及びスイッチ３１４を含む。

出力端子Ｔ_ＯＵＴＰと出力端子Ｔ_ＯＵＴＮとの間には、直列接続されたキャパシタ３１１，３１２が配置される。キャパシタ３１１とキャパシタ３１２間のノードは出力端子Ｔ_ＣＯＭに接続される。スイッチ３１４は、キャパシタ３１１とキャパシタ３１２間のノードと、電圧源３１３の正極端子との間に配置される。電圧源３１３の負極端子は接地される。そして、出力端子Ｔ_ＣＯＭから同相電圧Ｖ_{ＯＵＴＣＯＭ}が出力される。

図１０に、図９に示した回路における動作を示す。差動電圧／時間変換回路１１から出力された時間信号Ｄ_Ｐ，Ｄ_Ｎより、差動時間／電圧変換回路１２と同相検出回路３１０を用いて同相電圧Ｖ_{ＯＵＴＣＯＭ}を検出する。

リセットフェーズでは、第２のスイッチ制御信号（φ２）によりスイッチ２２３を短絡し、第３のスイッチ制御信号（φ３）によりスイッチ２３２を短絡することにより、差動時間／電圧変換回路１２のサンプリング容量２２２をリセットする。これにより、サンプリング容量２２２には電圧Ｖ_ＲＥＳと電圧Ｖ_ＣＭとの差である電圧が充電される。これと同時に、第２のスイッチ制御信号（φ２）によりスイッチ３１４を短絡することにより、同相検出回路３１０のキャパシタ３１１，３１２もリセットする。

変換フェーズでは、第２のスイッチ制御信号（φ２）によりスイッチ２２３を開放し、第３のスイッチ制御信号（φ３）によりスイッチ２３２を短絡することにより、差動時間／電圧変換回路１２のサンプリング容量２２２に、電流源２１１からサンプリング容量２２２に充電された電圧に相当する電流が供給される。これと同時に、第２のスイッチ制御信号（φ２）により同相検出回路３１０のスイッチ３１４を開放する。

時刻Ｔ１は、第２のスイッチ制御信号（φ２）によりスイッチ２２３が開放され、正側変換器１２Ｐ及び負側変換器１２Ｎのサンプリング容量２２２の第１の端子への充電が開始される時刻を示す。時刻Ｔ２は、負側変換器１２Ｎのサンプリング容量２２２の第１の端子への充電が終了する時刻を示す。時刻Ｔ３は、正側変換器１２Ｐのサンプリング容量２２２の第１の端子への充電が終了する時刻を示す。すなわち、変換フェーズにおいて、時刻Ｔ１は、時間信号Ｄ_Ｐ，Ｄ_Ｎの電圧信号への変換が開始される時刻を示す。時刻Ｔ２は、時間信号Ｄ_Ｎの電圧信号への変換が終了する時刻を示す。時刻Ｔ３は、時間信号Ｄ_Ｐの電圧信号への変換が終了する時刻を示す。

電圧Ｖ_ＯＵＴＮは、期間（Ｔ１−Ｔ２）でリニアに上昇し、時刻Ｔ２以降で一定の電圧となる。電圧Ｖ_ＯＵＴＰは、期間（Ｔ１−Ｔ３）でリニアに上昇し、時刻Ｔ３以降で一定の電圧となる。この場合、電圧Ｖ_ＯＵＴＰと電圧Ｖ_ＯＵＴＮとが同相で動作する期間（Ｔ１−Ｔ２）と、差動で動作する期間（Ｔ２−Ｔ３）で、負荷状態が異なるため、同相電圧Ｖ_{ＯＵＴＣＯＭ}の検出に誤差が生じる場合があるが、実施形態としては問題無く動作が可能である。

４．ＡＤ変換回路
第１の実施形態の増幅回路を、パイプライン型ＡＤ変換回路に適用した例を説明する。

４．１ ＡＤ変換回路の構成
図１１は、図１に示した増幅回路を用いたＡＤ変換回路の構成を示すブロック図である。図示するように、ＡＤ変換回路１００は、第１のアナログ／デジタル変換器（ＡＤＣ）２１、差動電圧／時間変換回路１１ａ、差動時間／電圧変換回路１２、コモンモードフィードバック回路１３、第２のアナログ／デジタル変換器（ＡＤＣ）２２、及びデジタル処理回路２３を備える。

以下に、ＡＤ変換回路の動作の概要を説明する。

第１のアナログ／デジタル変換器２１は、入力電圧Ｖ_ＩＮＰをアナログ／デジタル変換することによってデジタル信号ＤＡＣ_ＩＮＰを生成し、入力電圧Ｖ_ＩＮＮをアナログ／デジタル変換することによってデジタル信号ＤＡＣ_ＩＮＮを生成する。入力電圧Ｖ_ＩＮＰとＶ_ＩＮＮは、差動信号を構成している。第１のアナログ／デジタル変換器２１は、デジタル信号ＤＡＣ_ＩＮＰ及びデジタル信号ＤＡＣ_ＩＮＮを差動電圧／時間変換回路１１ａ及びデジタル処理回路２３へ出力する。

差動電圧／時間変換回路１１ａは、電圧／時間変換機能を有すると共に、デジタル／アナログ変換機能を有する。すなわち、差動電圧／時間変換回路１１ａは、入力電圧Ｖ_ＩＮＰと、デジタル信号ＤＡＣ_ＩＮＰをアナログ信号に変換した結果に相当する電圧との差である第１の電圧（残差信号）を求め、第１の電圧を電圧／時間変換することによって時間信号Ｄ_Ｐを生成する。また、差動電圧／時間変換回路１１ａは、入力電圧Ｖ_ＩＮＮと、デジタル信号ＤＡＣ_ＩＮＮをアナログ信号に変換した結果に相当する電圧との差である第２の電圧（残差信号）を求め、第２の電圧を電圧／時間変換することによって時間信号Ｄ_Ｎを生成する。差動時間／電圧変換回路１２は、時間信号Ｄ_Ｐ，Ｄ_Ｎを時間／電圧変換することによって前記第１，第２の電圧を復元し、電圧信号Ｖ_ＯＵＴＰ，Ｖ_ＯＵＴＮをそれぞれ生成する。差動時間／電圧変換回路１２は、電圧信号Ｖ_ＯＵＴＰ，Ｖ_ＯＵＴＮを第２のアナログ／デジタル変換器２２へ出力する。

第２のアナログ／デジタル変換器２２は、電圧信号Ｖ_ＯＵＴＰ，Ｖ_ＯＵＴＮをアナログ／デジタル変換することによってそれぞれデジタル信号Ｄ_ＳＰ，Ｄ_ＳＮを得る。第２のアナログ／デジタル変換器２２は、デジタル信号Ｄ_ＳＰ，Ｄ_ＳＮをデジタル処理回路２３へ出力する。デジタル処理回路２３は、デジタル信号ＤＡＣ_ＩＮＰ，ＤＡＣ_ＩＮＮ及びデジタル信号Ｄ_ＳＰ，Ｄ_ＳＮに基づいてデジタル信号Ｓ_ＯＵＴを出力する。

４．２ 差動電圧／時間変換回路の構成
以下に、差動電圧／時間変換回路１１ａについて詳述する。第１，第２のアナログ／デジタル変換器（ＡＤＣ）２１，２２は通常の構成を有し、差動時間／電圧変換回路１２及びコモンモードフィードバック回路１３の構成は前記第１の実施形態と同様であるため、説明を省略する。

図１２は、差動電圧／時間変換回路１１ａの構成を示す回路図である。
図示するように、差動電圧／時間変換回路１１ａは、正側変換器１１ａＰと負側変換器１１ａＮを有する。正側変換器１１ａＰは、入力電圧Ｖ_ＩＮＰと、デジタル信号ＤＡＣ_ＩＮＰをデジタル／アナログ変換した結果に相当する電圧との差である第１の電圧を電圧／時間変換し、時間信号Ｄ_Ｐを出力する。詳述すると、デジタル信号ＤＡＣ_ＩＮＰをアナログ電圧に戻し、このアナログ電圧と入力電圧Ｖ_ＩＮＰとの差（前記第１の電圧）を取る。これにより、第１のアナログ／デジタル変換器２１によってデジタル信号に変換できなかった入力電圧Ｖ_ＩＮＰの電圧部分（以下、残差）を求め、この残差を増幅するために、残差を時間信号Ｄ_Ｐに変換する。なおその後、時間信号Ｄ_Ｐは差動時間／電圧変換回路１２により電圧信号Ｖ_ＯＵＴＰに変換され、さらに第２のアナログ／デジタル変換器２２によりデジタル信号Ｄ_ＳＰに変換される。これにより、入力電圧Ｖ_ＩＮＰのデジタル信号に変換できなかった残差がデジタル信号Ｄ_ＳＰに変換される。

負側変換器１１ａＮは、入力電圧Ｖ_ＩＮＮと、デジタル信号ＤＡＣ_ＩＮＮをデジタル／アナログ変換した結果に相当する電圧との差である第２の電圧を電圧／時間変換し、時間信号Ｄ_Ｎを出力する。ここでも、前述と同様に、デジタル信号ＤＡＣ_ＩＮＮをアナログ電圧に戻し、このアナログ電圧と入力電圧Ｖ_ＩＮＮとの差（前記第２の電圧）を取る。これにより、入力電圧Ｖ_ＩＮＮにおいて、デジタル信号に変換できなかった電圧部分（以下、残差）を求め、この残差を増幅するために、残差を時間信号Ｄ_Ｎに変換する。正側変換器１１ａＰと負側変換器１１ａＮは、時間信号Ｄ_Ｐ，Ｄ_Ｎを差動時間／電圧変換回路１２へそれぞれ出力する。正側変換器１１ａＰと負側変換器１１ａＮは、共通のボトムプレート端子Ｔ_ＢＴＭを持つ。ボトムプレート端子Ｔ_ＢＴＭには、ボトムプレート電圧Ｖ_ＢＴＭが供給される。

正側変換器１１ａＰは、第１のサンプリング回路１１０、第２のサンプリング回路１２０−１，…，１２０−Ｎ、ボトムプレートサンプラ１３０、検出器１４０、及び信号生成器１５０を含む。ここでは、説明を簡素化するために、第２のサンプリング回路として、１つの第２のサンプリング回路１２０−１を備える場合を説明する。

第２のサンプリング回路１２０−１は、スイッチ１２１−１、サンプリング容量１２２−１、電圧源１２３−１、及びスイッチ１２４−１を含む。サンプリング容量１２２−１は、第１の端子及び第２の端子を有する。電圧源１２３−１は、正極端子及び負極端子を有する。

第１のサンプリング回路１１０のスイッチ１１１は、入力端子Ｔ_ＩＮＰとサンプリング容量１１２の第１の端子との間に挿入される。スイッチ１１１は、第１のスイッチ制御信号（φ１）に従って、入力端子Ｔ_ＩＮＰとサンプリング容量１１２の第１の端子との間を短絡または開放する。

具体的には、スイッチ１１１は、差動電圧／時間変換回路１１ａのサンプルフェーズにおいて、入力端子Ｔ_ＩＮＰとサンプリング容量１１２の第１の端子との間を短絡する。他方、スイッチ１１１は、差動電圧／時間変換回路１１ａのリセットフェーズおよび変換フェーズにおいて、入力端子Ｔ_ＩＮＰとサンプリング容量１１２の第１の端子との間を開放する。

サンプリング容量１１２の第１の端子は、スイッチ１１１と、スイッチ１１４と、信号生成器１５０の電流源１５１とに接続される。サンプリング容量１１２の第２の端子は、ボトムプレートサンプラ１３０のスイッチ１３１と、サンプリング容量１２２−１の第２の端子と、検出器１４０の比較器１４１の第１の入力端子とに接続される。サンプリング容量１１２のキャパシタンスをＣａとする。

電圧源１１３の正極端子は、スイッチ１１４に接続される。電圧源１１３の負極端子は接地される。電圧源１１３は、リセット電圧Ｖ_ＲＥＳを発生する。

スイッチ１１４は、サンプリング容量１１２の第１の端子と電圧源１１３の正極端子との間に挿入される。スイッチ１１４は、第２のスイッチ制御信号（φ２）に従って、サンプリング容量１１２の第１の端子と電圧源１１３の正極端子との間を短絡または開放する。

具体的には、スイッチ１１４は、差動電圧／時間変換回路１１ａのリセットフェーズにおいてサンプリング容量１１２の第１の端子と電圧源１１３の正極端子との間を短絡する。他方、スイッチ１１４は、差動電圧／時間変換回路１１ａのサンプルフェーズおよび変換フェーズにおいてサンプリング容量１１２の第１の端子と電圧源１１３の正極端子との間を開放する。

第２のサンプリング回路１２０−１のスイッチ１２１−１は、入力端子Ｔ_ＩＮＰとサンプリング容量１２２−１の第１の端子との間に挿入される。スイッチ１２１−１は、第１のスイッチ制御信号（φ１）に従って、入力端子Ｔ_ＩＮＰとサンプリング容量１２２−１の第１の端子との間を短絡または開放する。

具体的には、スイッチ１２１−１は、差動電圧／時間変換回路１１ａのサンプルフェーズにおいて、入力端子Ｔ_ＩＮＰとサンプリング容量１２２−１の第１の端子との間を短絡する。他方、スイッチ１２１−１は、差動電圧／時間変換回路１１ａのリセットフェーズおよび変換フェーズにおいて、入力端子Ｔ_ＩＮＰとサンプリング容量１２２−１の第１の端子との間を開放する。

サンプリング容量１２２−１の第１の端子は、スイッチ１２１−１と、スイッチ１２４−１とに共通に接続される。サンプリング容量１２２−１の第２の端子は、ボトムプレートサンプラ１３０のスイッチ１３１と、サンプリング容量１１２の第２の端子と、検出器１４０の比較器１４１の第１の入力端子とに接続される。サンプリング容量１２２−１のキャパシタンスをＣｂとする。

電圧源１２３−１の正極端子は、スイッチ１２４−１に接続される。電圧源１２３−１の負極端子は接地される。電圧源１２３−１は、調整用電圧Ｖ_ＤＡＣを発生する。この電圧Ｖ_ＤＡＣは、図１２に示されない制御信号によって制御されてもよい。

スイッチ１２４−１は、サンプリング容量１２２−１の第１の端子と電圧源１２３−１の正極端子との間に挿入される。スイッチ１２４−１は、第３のスイッチ制御信号（φ３）に従って、サンプリング容量１２２−１の第１の端子と電圧源１２３−１の正極端子との間を短絡または開放する。第３のスイッチ制御信号（φ３）としては、例えばアナログ／デジタル変換器２１の出力信号であるデジタル信号ＤＡＣ_ＩＮＰが対応し、スイッチ１２４−１は、第１のデジタル信号ＤＡＣ_ＩＮＰに従って、サンプリング容量１２２−１の第１の端子と電圧源１２３−１の正極端子との間を短絡または開放する。

具体的には、スイッチ１２４−１は、差動電圧／時間変換回路１１ａのリセットフェーズおよび変換フェーズにおいて、サンプリング容量１２２−１の第１の端子と電圧源１２３−１の正極端子との間を短絡する。他方、スイッチ１２４−１は、差動電圧／時間変換回路１１ａのサンプルフェーズにおいて、サンプリング容量１２２−１の第１の端子と電圧源１２３−１の正極端子との間を開放する。また、変換フェーズにおいて、サンプリング容量１２２−１は、入力電圧Ｖ_ＩＮＰと、第１のデジタル信号ＤＡＣ_ＩＮＰをアナログ信号に変換した結果に相当する電圧との差である第１の電圧を蓄える。詳述すると、第１のデジタル信号ＤＡＣ_ＩＮＰとして、例えば１ビットの信号がスイッチ１２４−１に入力されると、前記１ビットの信号が“Ｈ”のとき、スイッチ１２４−１が閉じられ、前記１ビットの信号が“Ｌ”のとき、スイッチ１２４−１が開放される。スイッチ１２４−１が閉じられると、電圧源１２３−１からサンプリング容量１２２−１に電流が流れ、サンプリング容量１２２−１に前記第１の電圧が充電される。サンプリング容量１２２−１に蓄えられた第１の電圧は、電圧／時間変換機能により時間信号Ｄ_Ｐに変換される。なお、例えば、第１のデジタル信号ＤＡＣ_ＩＮＰが２ビットのデジタル信号である場合、第２のサンプリング回路１２０−Ｎは“２^２−１（＝３）個”、すなわちサンプリング回路１２０−１，１２０−２，１２０−３が準備される。デジタル信号ＤＡＣ_ＩＮＰの下位ビットがスイッチ１２４−１に入力され、デジタル信号ＤＡＣ_ＩＮＰの上位ビットがスイッチ１２４−２，１２４−３に入力される。そして、前述した１つの第２のサンプリング回路１２０−１を備える場合と同様に、スイッチ１２４−１〜１２４−３がデジタル信号ＤＡＣ_ＩＮＰに応じて短絡または開放され、サンプリング容量１２２−１〜１２２−Ｎに前記第１の電圧が充電される。

図１２に示す調整用電圧Ｖ_ＤＡＣは、第２のサンプリング回路１２０−１〜１２０−Ｎで、異なる電圧を供給する場合、図３に示すようにラダー抵抗で発生した電圧Ｖ_ＤＡＣ１〜Ｖ_ＤＡＣＮを用いることで実現できる。各電圧Ｖ_ＤＡＣの出力端子には、図１２のスイッチ１２４−１に相当するスイッチが接続され、各電圧Ｖ_ＤＡＣの出力端子とサンプリング容量１２２−１〜１２２−Ｎとの間の短絡または開放を行う。この場合、リファレンス電圧ＶRefの１つで複数の調整用電圧Ｖ_ＤＡＣ１〜Ｖ_ＤＡＣＮを発生させることが可能になる。

ボトムプレートサンプラ１３０のスイッチ１３１は、サンプリング容量１１２，１２２−１の第２の端子及び比較器１４１の第１の入力端子と、ボトムプレート端子Ｔ_ＢＴＭとの間に配置される。スイッチ１３１は、第１のスイッチ制御信号（φ１）に従って、サンプリング容量１１２，１２２−１の第２の端子及び比較器１４１の第１の入力端子と、ボトムプレート端子Ｔ_ＢＴＭとの間を短絡または開放する。

具体的には、スイッチ１３１は、差動電圧／時間変換回路１１ａのサンプルフェーズにおいて、サンプリング容量１１２，１２２−１の第２の端子及び比較器１４１の第１の入力端子と、ボトムプレート端子Ｔ_ＢＴＭとの間を短絡する。他方、スイッチ１３１は、差動電圧／時間変換回路１１ａのリセットフェーズおよび変換フェーズにおいて、サンプリング容量１１２，１２２−１の第２の端子及び比較器１４１の第１の入力端子と、ボトムプレート端子Ｔ_ＢＴＭとの間を開放する。

検出器１４０の比較器１４１の第１の入力端子は、サンプリング容量１１２，１２２−１の第２の端子及びスイッチ１３１に接続される。比較器１４１の第２の入力端子は、電圧源１４２の正極端子に接続される。比較器１４１の出力端子は、信号生成器１５０の電流源１５１の制御端子に接続されると共に、時間信号Ｄ_Ｐを出力する。電圧源１４２の負極端子は接地される。電圧源１４２は、比較基準電圧Ｖ_ＲＣを発生する。

比較器１４１は、差動電圧／時間変換回路１１ａの変換フェーズにおいて、第１の入力端子の電圧を第２の入力端子の電圧と比較する。比較器１４１は、差動電圧／時間変換回路１１ａのサンプルフェーズおよびリセットフェーズにおいて動作を停止する。

具体的には、差動電圧／時間変換回路１１ａの変換フェーズにおいて、第１の入力端子の電圧が第２の入力端子の電圧よりも低ければ、比較器１４１は“Ｈ(High)”レベル（電源電圧）の時間信号Ｄ_Ｐを出力する。他方、第１の入力端子の電圧が第２の入力端子の電圧以上であれば、比較器１４１は“Ｌ(Low)”レベル（グラウンド電圧）の時間信号Ｄ_Ｐを出力する。

信号生成器１５０の電流源１５１の第１の端子は接地される。電流源１５１の第２の端子は、サンプリング容量１１２の第１の端子と、スイッチ１１１と、スイッチ１１４とに接続される。

電流源１５１は、制御端子を介して比較器１４１から時間信号Ｄ_Ｐを受け取る。時間信号Ｄ_Ｐが“Ｈ”レベルであるならば、電流源１５１は定電流信号を発生し、定電流信号をサンプリング容量１１２の第１の端子に供給する。他方、時間信号Ｄ_Ｐが“Ｌ”レベルであるならば、電流源１５１は動作を停止する。

差動電圧／時間変換回路１１ａのその他の構成及び動作は、図２に示した回路と同様である。

また、負側変換器１１ａＮでは、入力電圧Ｖ_ＩＮＮがスイッチ１１１，１２１−１に入力され、アナログ／デジタル変換器２１から出力されたデジタル信号ＤＡＣ_ＩＮＮがスイッチ１２４−１に入力される。さらに、サンプリング容量１２２−１は、入力電圧Ｖ_ＩＮＰと、デジタル信号ＤＡＣ_ＩＮＰをアナログ信号に変換した結果に相当する電圧との差である第２の電圧を蓄える。サンプリング容量１２２−１に蓄えられた第２の電圧は、電圧／時間変換機能により時間信号Ｄ_Ｎに変換され、比較器１４１から時間信号Ｄ_Ｎが出力される。負側変換器１１ａＮのその他の構成及び動作は、正側変換器１１ａＰと同様であるため、記載を省略する。

５．本実施形態の効果
第１の実施形態の増幅回路によれば、増幅動作を安定化させることができ、高精度な増幅演算を実行できる。

以下に前記効果について詳述する。
増幅回路に電圧／時間変換回路及び時間／電圧変換回路を用い、さらにこれら変換回路に信号品質を上げるために差動信号を用いる場合がある。差動信号を用いる場合、電圧／時間変換回路、及び時間／電圧変換回路は差動構成となる。電圧／時間変換回路及び時間／電圧変換回路が差動構成を持つ場合、同相ゲインをもつため、入力された同相電圧の変動等により、電圧／時間変換回路及び時間／電圧変換回路から出力される同相電圧に変動が生じる。大きな同相電圧の変動は、内部の電流源が適切に動作する電圧範囲を超えてしまう場合があり、増幅演算の誤差要因となる。

これに対して、第１の実施形態の増幅回路では、出力された同相電圧Ｖ_{ＯＵＴＣＯＭ}を検出し、検出結果に応じて、サンプリング時に電圧／時間変換回路のボトムプレート端子に供給するボトムプレート電圧Ｖ_ＢＴＭを制御する。これにより、出力される同相電圧Ｖ_{ＯＵＴＣＯＭ}を目標電圧Ｖ_{ｃｏｍ_ｔ}に収束させ安定化することができ、高精度な増幅演算を実行できる。

［第２の実施形態］
第２の実施形態の増幅回路について説明する。第２の実施形態では、差動電圧／時間変換回路１１から出力された時間信号Ｄ_Ｐ，Ｄ_Ｎから同相電圧Ｖ_{ＯＵＴＣＯＭ}を検出する。ここでは、第１の実施形態と異なる構成を説明する。

１．増幅回路の構成
図１３は、第２の実施形態の増幅回路の構成を示すブロック図である。
図示するように、増幅回路２０は、差動電圧／時間変換回路１１、差動時間／電圧変換回路１２、及びコモンモードフィードバック回路１３ａを備える。差動電圧／時間変換回路１１及び差動時間／電圧変換回路１２の構成は、第１の実施形態と同様であるため、記載を省略する。

１．１ コモンモードフィードバック回路
図１３に示すように、コモンモードフィードバック回路１３ａは、同相検出回路３１０ａ、及び誤差増幅器３２０を含む。同相検出回路３１０ａは、差動電圧／時間変換回路１１から出力された時間信号Ｄ_Ｐ，Ｄ_Ｎを得て、時間／電圧変換を行い、電圧信号を求める。さらに、同相検出回路３１０ａは、前記電圧信号から同相電圧Ｖ_{ＯＵＴＣＯＭ}を検出し、誤差増幅器３２０へ出力する。

図１４は、同相検出回路３１０ａの構成を示す回路図である。

図示するように、同相検出回路３１０ａは、差動時間／電圧変換部３１１と同相検出部３１２とを含む。この差動時間／電圧変換部３１１では、時間信号Ｄ_Ｐ，Ｄ_Ｎが電流源２１１ａの制御端子にそれぞれ入力される。電流源２１１ａに流れる電流をＩ３とし、サンプリング容量２２２ａの容量をＣ_３とする。その他の構成は図５に示した回路と同様である。また、同相検出部３１２では、２つのサンプリング容量２２２ａの第１の端子を接続することで、同相電圧Ｖ_{ＯＵＴＣＯＭ}を得る。

図９に示した回路では、差動時間／電圧変換回路１２の出力端子Ｔ_ＯＵＴＰ，Ｔ_ＯＵＴＮに同相検出回路３１０を直接接続していたが、図１４に示す回路では、差動電圧／時間変換回路１１から出力された時間信号Ｄ_Ｐ，Ｄ_Ｎを、同相検出回路３１０ａ内に設けた差動時間／電圧変換部３１１に入力しているため、差動電圧／時間変換回路１１の出力端子の負荷状態が変動しない。このため、図９に示した回路より精度よく同相電圧Ｖ_{ＯＵＴＣＯＭ}を検出することができる。なお、同相検出回路３１０ａの電流Ｉ３と容量Ｃ_３は、差動時間／電圧変換回路１２の電流Ｉ２と容量Ｃ_２に対して、電流と容量の比が一定になるように選択する（Ｉ２／Ｃ_２＝Ｉ３／Ｃ_３）。同相検出回路３１０ａの電流Ｉ３と容量Ｃ_３の比と、差動時間／電圧変換回路１２の電流Ｉ２と容量Ｃ_２の比を一定にすることで、差動時間／電圧変換回路１２から出力される電圧信号Ｖ_ＯＵＴＰ，Ｖ_ＯＵＴＮと同等の信号を用いて同相電圧Ｖ_{ＯＵＴＣＯＭ}を検出することが可能となる。その他の構成及び効果は、前記第１の実施形態と同様である。

［第３の実施形態］
第３の実施形態では、差動電圧／時間変換回路１１と差動時間／電圧変換回路１２を縦続接続した増幅回路を前段に持つ逐次比較型のアナログ／デジタル変換回路（ＡＤ変換回路）について説明する。ここでは、第１の実施形態と異なる構成について説明する。

１．ＡＤ変換回路の構成
図１５は、第３の実施形態のＡＤ変換回路の構成を示すブロック図である。
図示するように、ＡＤ変換回路３０は、差動電圧／時間変換回路１１、差動時間／電圧変換回路１２、逐次比較型ＡＤ変換器１４、デジタル処理回路２３、及びコモンモードフィードバック回路１３ｂを備える。差動電圧／時間変換回路１１及び差動時間／電圧変換回路１２の構成は、第１の実施形態と同様であるため、記載を省略する。

１．１ 逐次比較型ＡＤ変換器の構成
図１６は、逐次比較型ＡＤ変換器の構成を示す回路図である。
逐次比較型ＡＤ変換器１４は、差動時間／電圧変換回路１２から出力された電圧信号Ｖ_ＯＵＴＰ，Ｖ_ＯＵＴＮをアナログ／デジタル変換することによって信号Ｄｓを得て、信号Ｄｓをデジタル処理回路２３へ出力する。デジタル処理回路２３は、信号Ｄｓに基づいて、デジタル信号Ｓ_ＯＵＴを出力し、さらに、スイッチ制御信号（φＳＡＲ）を制御する信号Ｓ_ＡＲを出力する。また、逐次比較型ＡＤ変換器１４は、電圧信号Ｖ_ＯＵＴＰ，Ｖ_ＯＵＴＮから得られた電圧ＶcompINP，ＶcompINNから同相電圧の成分を含む電圧Ｖ_ＣＯＭを検出する。

図１６に示すように、逐次比較型ＡＤ変換器１４は、逐次比較型ＡＤ変換部１４ａ及びスイッチトキャパシタ型の同相検出回路１４ｂを有する。逐次比較型ＡＤ変換部１４ａは、正側逐次変換部１４ａＰと負側逐次変換部１４ａＮ、比較器４１７、及びスイッチ４１６Ｐ，４１６Ｎを含む。

正側逐次変換部１４ａＰは、サンプリング容量４０１〜４０５、スイッチ４０６〜４１０、及びスイッチ４１１〜４１５を備える。サンプリング容量４０１〜４０５のキャパシタンスは、それぞれ８Ｃ、４Ｃ、２Ｃ、Ｃ、Ｃである。Ｃは正の定数である。比較器４１７は第１の入力端子と第２の入力端子とを有し、第１の入力端子に入力された電圧ＶcompINPと第２の入力端子に入力された電圧ＶcompINNを比較し、比較結果に応じたデジタル信号Ｄｓを出力する。

サンプリング容量４０１〜４０５のそれぞれの第１の端子は、スイッチ４１６Ｐ、及び比較器４１７の第１の入力端子に接続されている。サンプリング容量４０１〜４０５のそれぞれの第２の端子は、スイッチ４０６〜４１０にそれぞれ接続されている。サンプリング容量４０１〜４０５のそれぞれの第２の端子は、またスイッチ４１１〜４１５にそれぞれ接続されている。スイッチ４０６〜４１０には電圧Ｖ_ＯＵＴＰが供給される。さらに、スイッチ４１１〜４１５には、電圧ＶＲＥＦＨまたは電圧ＶＲＥＦＬが供給される。

また、負側逐次変換部１４ａＮは、正側逐次変換部１４ａＰと同様に、サンプリング容量４０１〜４０５、スイッチ４０６〜４１０、スイッチ４１１〜４１５を備える。スイッチ４０６〜４１０には電圧Ｖ_ＯＵＴＮが供給される。サンプリング容量４０１〜４０５のそれぞれの第１の端子は、スイッチ４１６Ｎ、及び比較器４１７の第２の入力端子に接続されている。負側逐次変換部１４ａＮのその他の構成は、正側逐次変換部１４ａＰと同様であるため、記載を省略する。

同相検出回路１４ｂは、キャパシタ４１８Ｐ、キャパシタ４１８Ｎ、及びスイッチ４１９を備える。キャパシタ４１８Ｐの第１の端子は、正側逐次変換部１４ａＰのサンプリング容量４０１〜４０５の第１の端子にそれぞれ接続されている。キャパシタ４１８Ｎの第１の端子は、負側逐次変換部１４ａＮのサンプリング容量４０１〜４０５の第１の端子にそれぞれ接続されている。キャパシタ４１８Ｐの第２の端子はキャパシタ４１８Ｎの第２の端子に接続され、これら第２の端子間のノードはスイッチ４１９に接続されている。さらに、スイッチ４１９はスイッチ４１６Ｐ，４１６Ｎに接続されている。スイッチ４１９と、スイッチ４１６Ｐ，４１６Ｎとの間のノードには電圧Ｖ_ＢＩＡＳが供給される。キャパシタ４１８Ｐ，４１８Ｎは直列に接続され、キャパシタ４１８Ｐ，４１８Ｎの容量は同じＣ_ＣＭである。よって、キャパシタ４１８Ｐの第２の端子とキャパシタ４１８Ｎの第２の端子との間のノードから同相電圧の成分を含む電圧Ｖ_ＣＯＭが検出される。

１．２ 逐次比較型ＡＤ変換器の動作
サンプルフェーズには、スイッチ４０６〜４１０は、スイッチ制御信号（φＳ）に従って、サンプリング容量４０１〜４０５の第２の端子と、電圧Ｖ_ＯＵＴＰが供給される端子との間を短絡または開放する。また、スイッチ４１６Ｐ，４１６Ｎは、スイッチ制御信号（φＳ）に従って、サンプリング容量４０１〜４０５の第１の端子と、電圧Ｖ_ＢＩＡＳとの間を短絡または開放する。スイッチ４１９は、スイッチ制御信号（φＳ）に従って、キャパシタ４１８Ｐ，４１８Ｎの第２の端子と、電圧Ｖ_ＢＩＡＳとの間を短絡または開放する。

具体的には、サンプルフェーズにおいて、以下のように動作する。スイッチ４０６〜４１０は、スイッチ制御信号（φＳ）に従って、サンプリング容量４０１〜４０５の第２の端子と、電圧Ｖ_ＯＵＴＰが供給される端子との間を短絡する。スイッチ４１６Ｐ，４１６Ｎは、スイッチ制御信号（φＳ）に従って、サンプリング容量４０１〜４０５の第１の端子と、電圧Ｖ_ＢＩＡＳとの間を短絡する。スイッチ４１９は、スイッチ制御信号（φＳ）に従って、キャパシタ４１８Ｐ，４１８Ｎの第２の端子と、電圧Ｖ_ＢＩＡＳとの間を短絡する。

逐次比較（ＳＡＲ）時には、スイッチ４１１〜４１５は、スイッチ制御信号（φＳＡＲ）に従って、サンプリング容量４０１〜４０５のそれぞれの第２の端子と、電圧ＶＲＥＦＨが供給される端子または電圧ＶＲＥＦＬが供給される端子との間を短絡または開放する。

具体的には、逐次比較時において、以下のように動作する。逐次比較時の第１の期間において、スイッチ４１１は、スイッチ制御信号（φＳＡＲ）に従って、サンプリング容量４０１の第２の端子と、電圧ＶＲＥＦＨが供給される端子または電圧ＶＲＥＦＬが供給される端子との間を短絡する。一方、スイッチ４１２〜４１５は、サンプリング容量４０２〜４０５の第２の端子と、電圧ＶＲＥＦＨが供給される端子または電圧ＶＲＥＦＬが供給される端子との間を短絡する。

また、逐次比較時の第２の期間において、スイッチ４１２は、スイッチ制御信号（φＳＡＲ）に従って、サンプリング容量４０２の第２の端子と、電圧ＶＲＥＦＨが供給される端子または電圧ＶＲＥＦＬが供給される端子との間を短絡する。一方、スイッチ４１１，４１３〜４１５は、サンプリング容量４０１，４０３〜４０５の第２の端子と、電圧ＶＲＥＦＨが供給される端子または電圧ＶＲＥＦＬが供給される端子との間を短絡する。

逐次比較時の第３の期間において、スイッチ４１３は、スイッチ制御信号（φＳＡＲ）に従って、サンプリング容量４０３の第２の端子と、電圧ＶＲＥＦＨが供給される端子または電圧ＶＲＥＦＬが供給される端子との間を短絡する。一方、スイッチ４１１，４１２，４１４，４１５は、サンプリング容量４０１，４０２，４０４，４０５の第２の端子と、電圧ＶＲＥＦＨが供給される端子または電圧ＶＲＥＦＬが供給される端子との間を短絡する。

逐次比較時の第４の期間において、スイッチ４１４は、スイッチ制御信号（φＳＡＲ）に従って、サンプリング容量４０４の第２の端子と、電圧ＶＲＥＦＨが供給される端子または電圧ＶＲＥＦＬが供給される端子との間を短絡する。一方、スイッチ４１１，４１２，４１３，４１５は、サンプリング容量４０１，４０２，４０３，４０５の第２の端子と、電圧ＶＲＥＦＨが供給される端子または電圧ＶＲＥＦＬが供給される端子との間を短絡する。

逐次比較時の第５の期間において、スイッチ４１５は、スイッチ制御信号（φＳＡＲ）に従って、サンプリング容量４０５の第２の端子と、電圧ＶＲＥＦＨが供給される端子または電圧ＶＲＥＦＬが供給される端子との間を短絡する。一方、スイッチ４１１，４１２，４１３，４１４は、サンプリング容量４０１，４０２，４０３，４０４の第２の端子と、電圧ＶＲＥＦＨが供給される端子または電圧ＶＲＥＦＬが供給される端子との間を短絡する。

図１７は、逐次比較型ＡＤ変換器１４の比較器４１７に入力される電圧を示す図である。図１７を用いて、サンプルフェーズと逐次比較時の動作を述べる。
サンプルフェーズには、電圧ＶcompINP，ＶcompINNは、スイッチ制御信号（φＳ）に従って、図１７中にａにて示すように、電圧Ｖ_ＢＩＡＳで固定される。さらに、正側逐次変換部１４ａＰのスイッチ４０６〜４１０は、スイッチ制御信号（φＳ）に従って、サンプリング容量４０１〜４０５の第２の端子と、電圧Ｖ_ＯＵＴＰが供給される端子との間をそれぞれ短絡する。負側逐次変換部１４ａＮのスイッチ４０６〜４１０は、スイッチ制御信号（φＳ）に従って、サンプリング容量４０１〜４０５の第２の端子と、電圧Ｖ_ＯＵＴＮが供給される端子との間をそれぞれ短絡する。

一方、逐次比較時には、電圧ＶcompINP，ＶcompINNは以下の式（１６）に示す電圧Ｖ_ＣＯＭに近づくように動作する。

逐次比較時の第１の期間では、例えば、電圧ＶcompINPは図１７中にｂＰにて示す電圧を取り、電圧ＶcompINNはｂＮにて示す電圧を取る。具体的には、正側逐次変換部１４ａＰでは、スイッチ４１１はサンプリング容量４０１の第２の端子と、電圧ＶＲＥＦＨが供給される端子との間を短絡する。スイッチ４１２〜４１５は、サンプリング容量４０２〜４０５の第２の端子と、電圧ＶＲＥＦＬが供給される端子との間をそれぞれ短絡する。これにより、例えば、電圧ＶcompINPは図１７中にｂＰにて示す電圧となる。

負側逐次変換部１４ａＮでは、スイッチ４１１はサンプリング容量４０１の第２の端子と、電圧ＶＲＥＦＬが供給される端子との間を短絡する。スイッチ４１２〜４１５は、サンプリング容量４０２〜４０５の第２の端子と、電圧ＶＲＥＦＨが供給される端子との間をそれぞれ短絡する。これにより、例えば、電圧ＶcompINNは図１７中にｂＮにて示す電圧となる。

比較器４１７は、電圧ＶcompINP（電圧ｂＰ）と電圧ＶcompINN（電圧ｂＮ）とを比較し、比較結果に応じた信号Ｄｓをデジタル処理回路２３に出力する。デジタル処理回路２３は、信号Ｄｓを処理してスイッチ制御信号（φＳＡＲ）を制御する信号Ｓ_ＡＲを出力すると共に、デジタル信号Ｓ_ＯＵＴを出力する。

逐次比較時の第２の期間では、例えば、電圧ＶcompINPは図１７中にｃＰにて示す電圧を取り、電圧ＶcompINNはｃＮにて示す電圧を取る。具体的には、正側逐次変換部１４ａＰでは、スイッチ４１２はサンプリング容量４０２の第２の端子と、電圧ＶＲＥＦＨが供給される端子との間を短絡する。スイッチ４１１，４１３〜４１５は、デジタル処理回路２３から出力された信号Ｓ_ＡＲによって制御されたスイッチ制御信号（φＳＡＲ）に応じて、サンプリング容量４０１，４０３〜４０５の第２の端子と、電圧ＶＲＥＦＨが供給される端子または電圧ＶＲＥＦＬが供給される端子のいずれかとの間を短絡する。これにより、例えば、電圧ＶcompINPは図１７中にｃＰにて示す電圧となる。

負側逐次変換部１４ａＮでは、スイッチ４１２はサンプリング容量４０２の第２の端子と、電圧ＶＲＥＦＬＨが供給される端子との間を短絡する。スイッチ４１１，４１３〜４１５は、信号Ｓ_ＡＲによって制御されたスイッチ制御信号（φＳＡＲ）に応じて、サンプリング容量４０１，４０３〜４０５の第２の端子と、電圧ＶＲＥＦＨが供給される端子または電圧ＶＲＥＦＬが供給される端子のいずれかとの間を短絡する。これにより、例えば、電圧ＶcompINNは図１７中にｃＮにて示す電圧となる。

比較器４１７は、電圧ＶcompINP（電圧ｃＰ）と電圧ＶcompINN（電圧ｃＮ）とを比較し、比較結果に応じた信号Ｄｓをデジタル処理回路２３に出力する。デジタル処理回路２３は、信号Ｄｓを処理してスイッチ制御信号（φＳＡＲ）を制御する信号Ｓ_ＡＲを出力すると共に、デジタル信号Ｓ_ＯＵＴを出力する。

以降、逐次比較時の第３，第４，第５の期間では、前述した第２の期間に準じた動作を行い、例えば、電圧ＶcompINPは、ｄＰ，ｅＰ，ｆＰにて示す電圧をそれぞれ取り、電圧ＶcompINNは、ｄＮ，ｅＮ，ｆＮにて示す電圧をそれぞれ取る。

電圧Ｖ_ＣＯＭの検出は、逐次比較時のどの期間で行ってもよい。また、前述した逐次比較のサイクル数（前記期間数）が多ければ多いほど、比較器４１７の第１の入力端子に入力される電圧ＶcompINPと、第２の入力端子に入力される電圧ＶcompINNとの差は０に近づく。このため、同相検出回路１４ｂ自体を省くことも可能である。その場合、同相電圧として、電圧ＶcompINPまたはＶcompINNのいずれかの電圧を検出するか、もしくは、逐次比較終了後にショートして検出することもできる。

上述した同相電圧の検出方法では、式（１６）からわかるように、逐次比較ＡＤ変換器１４に入力される電圧Ｖ_ＯＵＴＰ，Ｖ_ＯＵＴＮの同相電圧((Ｖ_ＯＵＴＰ＋Ｖ_ＯＵＴＮ)／２)と、リファレンス電圧ＶＲＥＦＨ，ＶＲＥＦＬの同相電圧((ＶＲＥＦＨ＋ＶＲＥＦＬ)／２)との大小関係で、電圧Ｖ_ＯＵＴＰ，Ｖ_ＯＵＴＮの同相電圧のほうが大きい場合は、電圧Ｖ_ＣＯＭは電圧Ｖ_ＢＩＡＳよりも小さく、リファレンス電圧ＶＲＥＦＨ，ＶＲＥＦＬの同相電圧のほうが大きい場合は、電圧Ｖ_ＣＯＭは電圧Ｖ_ＢＩＡＳよりも大きくなる。

したがって、誤差増幅器３２０の第２の入力端子に供給する電圧Ｖ_ＣＯＭの目標電圧Ｖ_{ｃｏｍ_ｔ}は、電圧Ｖ_ＢＩＡＳに設定する。これにより、誤差増幅器３２０は、電圧Ｖ_ＣＯＭが目標電圧Ｖ_{ｃｏｍ_ｔ}より高い場合は、ボトムプレート電圧Ｖ_ＢＴＭを高くなるように調整する。一方、電圧Ｖ_ＣＯＭが目標電圧Ｖ_{ｃｏｍ_ｔ}より低い場合は、ボトムプレート電圧Ｖ_ＢＴＭを低くなるように調整する。これによって、式（１５）に示したように、入力電圧Ｖ_ＩＮＰ，Ｖ_ＩＮＮの同相電圧が変動した場合でも、同相電圧の成分を含む電圧Ｖ_ＣＯＭを目標電圧Ｖ_{ｃｏｍ_ｔ}に収束させ安定化することができる。

２．ＡＤ変換回路の変形例
変形例としてパイプライン型ＡＤ変換回路に適用した例を説明する。

２．１ ＡＤ変換回路の構成
図１８は、パイプライン型ＡＤ変換回路の構成を示すブロック図である。図示するように、ＡＤ変換回路２００は、第１のアナログ／デジタル変換器（ＡＤＣ）２１、差動電圧／時間変換回路１１ａ、差動時間／電圧変換回路１２、コモンモードフィードバック回路１３ｂ、第２のアナログ／デジタル変換器としての逐次比較型ＡＤ変換器１４、及びデジタル処理回路２３を備える。

以下に、ＡＤ変換回路の動作の概要を説明する。

第１のアナログ／デジタル変換器２１は、入力電圧Ｖ_ＩＮＰをアナログ／デジタル変換することによってデジタル信号ＤＡＣ_ＩＮＰを生成し、入力電圧Ｖ_ＩＮＮをアナログ／デジタル変換することによってデジタル信号ＤＡＣ_ＩＮＮを生成する。第１のアナログ／デジタル変換器２１は、デジタル信号ＤＡＣ_ＩＮＰ及びデジタル信号ＤＡＣ_ＩＮＮを差動電圧／時間変換回路１１ａ及びデジタル処理回路２３へ出力する。

差動電圧／時間変換回路１１ａは、電圧／時間変換機能を有すると共に、デジタル／アナログ変換機能を有する。すなわち、差動電圧／時間変換回路１１ａは、入力電圧Ｖ_ＩＮＰと、デジタル信号ＤＡＣ_ＩＮＰをアナログ信号に変換した結果に相当する電圧との差である第１の電圧（残差信号）を求め、第１の電圧を電圧／時間変換することによって時間信号Ｄ_Ｐを生成する。また、差動電圧／時間変換回路１１ａは、入力電圧Ｖ_ＩＮＮと、デジタル信号ＤＡＣ_ＩＮＮをアナログ信号に変換した結果に相当する電圧との差である第２の電圧（残差信号）を求め、第２の電圧を電圧／時間変換することによって時間信号Ｄ_Ｎを生成する。

差動時間／電圧変換回路１２は、時間信号Ｄ_Ｐ，Ｄ_Ｎを時間／電圧変換することによって前記第１，第２の電圧を復元し、電圧信号Ｖ_ＯＵＴＰ，Ｖ_ＯＵＴＮをそれぞれ生成する。差動時間／電圧変換回路１２は、電圧信号Ｖ_ＯＵＴＰ，Ｖ_ＯＵＴＮを逐次比較型ＡＤ変換器１４へ出力する。

逐次比較型ＡＤ変換器１４は、電圧信号Ｖ_ＯＵＴＰ，Ｖ_ＯＵＴＮをアナログ／デジタル変換することによって信号Ｄ_Ｓを得る。逐次比較型ＡＤ変換器１４は信号Ｄ_Ｓをデジタル処理回路２３へ出力する。デジタル処理回路２３は、信号Ｄｓに基づいてスイッチ制御信号（φＳＡＲ）を制御する信号Ｓ_ＡＲを出力する。さらに、デジタル処理回路２３は、デジタル信号ＤＡＣ_ＩＮＰ，ＤＡＣ_ＩＮＮ及び信号Ｄ_Ｓに基づいてデジタル信号Ｓ_ＯＵＴを出力する。

ＡＤ変換回路２００のその他の構成及び動作は、図１２及び図１５等に示した回路と同様であるため、記載を省略する。

３．本実施形態の効果
第３の実施形態及び変形例では、同相電圧の成分を含む電圧Ｖ_ＣＯＭを目標電圧に安定化できるため、高精度な増幅演算を実行でき、高精度なアナログ／デジタル変換が可能である。その他の効果は、前記第１の実施形態と同様である。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１０…増幅回路、１１…差動電圧／時間変換回路、１１Ｐ…正側変換器、１１Ｎ…負側変換器、１２…差動時間／電圧変換回路、１２Ｐ…正側変換器、１２Ｎ…負側変換器、１３…コモンモードフィードバック回路、１１０…第１のサンプリング回路、１１１…スイッチ、１１２…サンプリング容量（キャパシタ）、１１３…電圧源、１１４…スイッチ、１２０…第２のサンプリング回路、１２１…スイッチ、１２２…サンプリング容量、１２３…電圧源、１２４…スイッチ、１３０…ボトムプレートサンプラ、１３１…スイッチ、１４０…検出器、１４１…比較器、１４２…電圧源、１５０…信号生成器、１５１…電流源、２１０…信号生成器、２１１…電流源、２２０…第３のサンプリング回路、２２１…電圧源、２２２…サンプリング容量、２２３…スイッチ、２３０…ボトムプレートサンプラ、２３１…電圧源、２３２…スイッチ、３１０…同相検出回路、３２０…誤差増幅器、３３０…フィルタ、３４０…バッファ回路、Ｔ_ＢＴＭ…ボトムプレート端子、Ｖ_ＢＴＭ…ボトムプレート電圧。

Claims (8)

1. 第１の端子に供給された調整電圧と第１の入力電圧との差である第１の電圧と、前記調整電圧と第２の入力電圧との差である第２の電圧とをサンプリングするサンプリング回路を有し、前記第１の電圧を増幅して第１の電圧信号を出力し、前記第２の電圧を増幅して第２の電圧信号を出力する差動増幅器と、
   前記第１の電圧信号と前記第２の電圧信号との同相電圧を検出し、前記同相電圧に応じて前記第１の端子に供給する前記調整電圧を調整するフィードバック回路と、
   を具備する増幅回路。
2. 第１の端子に供給された調整電圧に応じて、第１の入力電圧を第１の時間信号に、第２の入力電圧を第２の時間信号にそれぞれ変換する差動電圧／時間変換回路と、
   前記第１の時間信号を第１の電圧信号に変換し、前記第２の時間信号を第２の電圧信号に変換する差動時間／電圧変換回路と、
   前記第１の電圧信号と前記第２の電圧信号との同相電圧を検出し、前記同相電圧に応じて前記第１の端子に供給する前記調整電圧を調整するフィードバック回路と、
   を具備する増幅回路。
3. 第１の端子に供給された調整電圧に応じて、第１の入力電圧を第１の時間信号に、第２の入力電圧を第２の時間信号にそれぞれ変換する差動電圧／時間変換回路と、
   前記第１の時間信号を第１の電圧信号に変換し、前記第２の時間信号を第２の電圧信号に変換する差動時間／電圧変換回路と、
   前記第１の時間信号と前記第２の時間信号との同相電圧を検出し、前記同相電圧に応じて前記第１の端子に供給する前記調整電圧を調整するフィードバック回路と、
   を具備する増幅回路。
4. 前記第１の入力電圧を第１のデジタル信号に、前記第２の入力電圧を第２のデジタル信号にそれぞれ変換する第１のアナログ／デジタル変換器をさらに具備し、
   前記差動電圧／時間変換回路は、第１キャパシタ、第２キャパシタ、前記第１キャパシタに電流を供給する第１の電流源、前記第２キャパシタに電流を供給する第２の電流源、第１の比較器、及び第２の比較器を有し、
   前記第１，第２の入力電圧をサンプリングするサンプルフェーズに、前記第１の入力電圧と、前記第１のデジタル信号をアナログ信号に変換した結果に相当する電圧と、の差である第１の電圧を、前記第１キャパシタに蓄え、変換フェーズに、前記第１の電流源から供給される電流により変化する前記第１の電圧と基準電圧との前記第１の比較器による比較結果に基づいて、前記第１の電圧を第１の時間信号に変換し、
   前記サンプルフェーズに、前記第２の入力電圧と、前記第２のデジタル信号をアナログ信号に変換した結果に相当する電圧と、の差である第２の電圧を、前記第２キャパシタに蓄え、前記変換フェーズに、前記第２の電流源から供給される電流により変化する前記第２の電圧と前記基準電圧との前記第２の比較器による比較結果に基づいて、前記第２の電圧を第２の時間信号に変換する請求項２または３に記載の増幅回路。
5. 前記サンプリング回路は、前記第１，第２の入力電圧をサンプリングするサンプルフェーズに前記第１の電圧を蓄える第１キャパシタと、第１電圧源と、前記サンプルフェーズに前記第１キャパシタと前記第１電圧源を開放し、変換フェーズに前記第１キャパシタと前記第１電圧源を短絡する第１スイッチと、前記サンプルフェーズに前記第２の電圧を蓄える第２キャパシタと、第２電圧源と、前記サンプルフェーズに前記第２キャパシタと前記第２電圧源を開放し、前記変換フェーズに前記第２キャパシタと前記第２電圧源を短絡する第２スイッチとを有する請求項１に記載の増幅回路。
6. 前記差動電圧／時間変換回路は、
   第１キャパシタと、第１電圧源と、前記第１の入力電圧が入力される端子と前記第１キャパシタとを短絡または開放する第１スイッチと、前記第１キャパシタと前記第１電圧源を短絡または開放する第２スイッチとを有する第１サンプリング回路と、
   第２キャパシタと、第２電圧源と、前記第２の入力電圧が入力される端子と前記第２キャパシタとを短絡または開放する第３スイッチと、前記第２キャパシタと前記第２電圧源を短絡または開放する第４スイッチとを有する第２サンプリング回路とを備え、
   前記第１，第２の入力電圧をサンプリングするサンプルフェーズに、前記第１スイッチは前記第１の入力電圧が入力される端子と前記第１キャパシタとを短絡し、第２スイッチは前記第１キャパシタと前記第１電圧源を開放し、前記第３スイッチは前記第２の入力電圧が入力される端子と前記第２キャパシタとを短絡し、第４スイッチは前記第２キャパシタと前記第２電圧源を開放し、変換フェーズに、前記第１スイッチは前記第１の入力電圧が入力される端子と前記第１キャパシタとを開放し、第２スイッチは前記第１キャパシタと前記第１電圧源を短絡し、前記第３スイッチは前記第２の入力電圧が入力される端子と前記第２キャパシタとを開放し、第４スイッチは前記第２キャパシタと前記第２電圧源を短絡し、
   前記差動時間／電圧変換回路は、
   第３キャパシタと、第３電圧源と、前記第３キャパシタと前記第３電圧源を短絡または開放する第５スイッチとを有する第３サンプリング回路と、第４電圧源と、前記第３キャパシタと前記第４電圧源を短絡または開放する第６スイッチと、
   第４キャパシタと、第５電圧源と、前記第４キャパシタと前記第５電圧源を短絡または開放する第７スイッチとを有する第４サンプリング回路と、第６電圧源と、前記第４キャパシタと前記第６電圧源を短絡または開放する第８スイッチとを備え、
   サンプルフェーズに、前記第５スイッチは前記第３キャパシタと前記第３電圧源とを開放し、前記第６スイッチは前記第３キャパシタと前記第４電圧源とを短絡し、前記第７スイッチは前記第４キャパシタと前記第５電圧源とを開放し、前記第８スイッチは前記第４キャパシタと前記第６電圧源とを短絡し、ホールドフェーズに、前記第５スイッチは前記第３キャパシタと前記第３電圧源とを開放し、前記第６スイッチは前記第３キャパシタと前記第４電圧源とを開放し、前記第７スイッチは前記第４キャパシタと前記第５電圧源とを開放し、前記第８スイッチは前記第４キャパシタと前記第６電圧源とを開放する請求項２または３に記載の増幅回路。
7. 前記差動電圧／時間変換回路は、前記第１電圧源と、前記第１電圧源に接続された抵抗ラダーと、前記抵抗ラダーの接続を切り替える第９スイッチとをさらに備える請求項６に記載の増幅回路。
8. 第１の端子に供給された調整電圧に応じて、第１の入力電圧を第１の時間信号に、第２の入力電圧を第２の時間信号にそれぞれ変換する差動電圧／時間変換回路と、
   前記第１の時間信号を第１の電圧信号に変換し、前記第２の時間信号を第２の電圧信号に変換する差動時間／電圧変換回路と、
   前記第１の電圧信号及び前記第２の電圧信号をサンプリングするサンプリング回路と、前記サンプリング回路にサンプリングされた前記第１の電圧信号と前記第２の電圧信号を用いて同相電圧を検出する検出回路を有し、前記第１の電圧信号及び前記第２の電圧信号をデジタル信号に変換するアナログ／デジタル変換器と、
   前記同相電圧に応じて、前記第１の端子に供給する前記調整電圧を調整するフィードバック回路と、
   を具備するアナログ／デジタル変換回路。