CN109166924A - 一种横向mos型功率半导体器件及其制备方法 - Google Patents

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Abstract

本发明提供一种横向MOS型器件及其制备方法，属于半导体功率器件技术领域。本发明通过在传统横向MOS型器件的漂移区中引入深介质沟槽、半绝缘多晶硅柱和缓冲层。深介质沟槽的引入使得器件形成U型导电通道，在同样器件长度下情况下有效增加了漂移区的长度；半绝缘多晶硅柱与漂移区沿深介质沟槽横向延伸方向交替相接形成三维阻性场板结构从而在器件阻断时在漂移区引入多维耗尽作用来提高漂移区的掺杂浓度，并使深沟槽两侧的漂移区宽度不受掺杂剂量的限制，改善了漂移区的电场分布，提高器件击穿电压的同时也降低了器件的比导通电阻/导通压降。缓冲层的引入能够提高三维介质超结结构的电荷平衡特性，从而进一步提高器件的性能和可靠性。

Description

一种横向MOS型功率半导体器件及其制备方法
技术领域
本发明属于功率半导体器件技术领域，具体涉及一种横向MOS型功率半导体器件及其制备方法。
背景技术
随着电子技术的快速发展，对于高压可集成的功率MOS型器件提出了迫切的需求。横向双扩散金属氧化物半导体场效应晶体管(LDMOS)以及横向绝缘栅双极晶体管(LIGBT)器件凭借其热稳定性好，增益高，噪声低，与CMOS工艺兼容度高的优势，被广泛使用于大规模集成电路中，成为功率集成电路发展必不可少的一部分。对于传统的LDMOS(如图1所示)和LIGBT器件，如果要增加器件的耐压能力，就必须增大漂移区长度来提高器件耐压能力，然而这样会使器件的导通电阻/导通压降增大，功耗增加，芯片面积增大，成本增加。虽然，业界通过在漂移区中引入双重降低表面电场(RESURF)的作用，但器件性能的提升十分有限。
发明内容
针对现有技术存在的缺陷，本发明提供一种横向MOS型器件及其制备方法，通过在传统横向MOS型器件(LDMOS器件/LIGBT器件)的漂移区中引入深介质沟槽使得器件形成型导电沟道；同时引入半绝缘多晶硅(SIPOS)柱，SIPOS柱与漂移区沿深介质沟槽横向延伸方向交替相接作为三维阻性场板结构，进一步在漂移区中相对SIPOS柱的另一侧引入与漂移区掺杂类型相反的半导体区域以提供三维电荷补偿作用，使得在器件阻断时向漂移区引入多维耗尽作用来提高漂移区的掺杂浓度，并使深沟槽两侧的漂移区宽度不受掺杂剂量的限制，改善漂移区的电场分布，在提高击穿电压的同时降低比导通电阻/导通压降；进一步通过引入缓冲层来提高三维介质超结结构的电荷平衡特性，从而进一步提高器件的性能和可靠性。
为了实现上述目的，本发明的技术方案是：
本发明提供一种MOS型功率半导体器件，具体是一种横向扩散金属氧化物半导体器件(LDMOS器件)：
一种LDMOS器件，其元胞结构包括衬底、设置在衬底背面的衬底电极16和衬底正面的第一导电类型半导体漂移区10；第一导电类型半导体漂移区10顶层一侧设置有第一导电类型半导体漏区9；第一导电类型半导体漂移区10顶层另一侧设置有MOS结构，所述MOS结构包括第二导电类型半导体体区7、第一导电类型半导体源极区6、第二导电类型半导体接触区8、源电极3和沟槽栅结构；沟槽栅结构包括沟槽栅电极1以及设置在沟槽栅电极1侧面和底面的沟槽栅介质层2；第二导电类型半导体体区7设置在沟槽栅结构与第一导电类型半导体漏区9之间且紧邻沟槽栅结构设置；第二导电类型半导体体区7和其下方的第一导电类型半导体漂移区10通过沟槽介质层2与沟槽栅电极1相接触；第一导电类型半导体源极区6和第二导电类型半导体接触区8并排设置在第二导电类型半导体体区7的顶层，其中第一导电类型半导体源极区6通过侧面的沟槽介质层2与沟槽栅电极1相接触；其特征在于：
衬底与第一导电类型半导体漂移区10之间设置有第一导电类型半导体缓冲层13；第一导电类型半导体缓冲层13的下表面与衬底的上表面重合，第一导电类型半导体缓冲层13的上表面与第一导电类型半导体漂移区10的下表面重合；所述沟槽栅结构与第一导电类型半导体漏区9之间的第一导电类型半导体漂移区10中设置有深介质沟槽4；深介质沟槽4的侧面与第二导电类型半导体接触区8和第二导电类型半导体体区7相接触；所述第一导电类型半导体漂移区10中还设置有半绝缘多晶硅槽，所述半绝缘多晶硅槽包括半绝缘多晶硅11和设置在半绝缘多晶硅11侧面和底面的绝缘介质层12，所述半绝缘多晶硅槽沿深介质沟槽4横向延伸方向与第一导电类型半导体漂移区10交替相接，其中半绝缘多晶硅槽的上表面与第一导电类型半导体漏区9上表面齐平，其下表面与第一导电类型半导体漂移区10的下表面平齐；半绝缘多晶硅11通过沟槽栅介质层2与沟槽栅电极1接触，半绝缘多晶硅11、绝缘介质层12、第一导电类型半导体源极区6、第二导电类型半导体接触区8的上表面设置有源电极3；源电极3和沟槽栅电极1通过介质层相隔离；半绝缘多晶硅11和第一导电类型半导体漏区9的上表面设置有漏电极5。
进一步的，本发明可以采用SOI层作为衬底，所述SOI层具体包括自下而上依次层叠设置的第二导电类型半导体层15、埋氧层14和第一导电类型半导体缓冲层13形成，也可以直接采用第二导电类型半导体层15作为衬底。
进一步的，本发明器件所用半导体的材料可以选自硅、锗、碳化硅、氮化镓、三氧化二镓或者金刚石。
进一步的，所述深介质沟槽具体是通过在深沟槽内填充介质材料所形成。
进一步的，所述半绝缘多晶硅槽具体是通过在沟槽内先形成绝缘介质层12然后填充半绝缘多晶硅材料而成。
进一步的，深介质沟槽4的纵向深度可以等于或者大于第一导电类型半导体漂移区10的结深，即深介质沟槽4可以延伸到第一导电类型半导体漂移区10，与第一导电类型半导体漂移区10的下表面重合，也可以延伸到第一导电类型半导体缓冲层13中。
进一步的，深介质沟槽4纵向深度大于其宽度，即深介质沟槽4的横纵比小于1。
进一步的，半绝缘多晶硅槽的纵向深度可以大于深介质沟槽4的纵向深度，也可以小于深介质沟槽4的纵向深度，还可以等于深介质沟槽4的纵向深度。
进一步的，半绝缘多晶硅11通过侧面的沟槽栅介质层2与沟槽栅电极1接触。
进一步的，第二导电类型半导体体区7的结深小于沟槽栅电极1的深度。
进一步的，半绝缘多晶硅槽贯穿深介质沟槽4。
进一步的，沟槽栅电极1的纵向深度小于深介质沟槽4的纵向深度。
进一步的，第一导电类型半导体漂移区10中还设置有第二导电类型半导体柱区17，第二导电类型半导体柱区17沿深介质沟槽4横向与第一导电类型半导体漂移区10相接且夹设在两侧第一导电类型半导体漂移区10之间以避免与半绝缘多晶硅接触，并且第二导电类型半导体柱区17与第一导电类型半导体漂移区10的上、下表面平齐。
进一步的，第一导电类型半导体漏区9下方的第一导电类型半导体漂移区10中还设置有紧贴深介质沟槽4侧壁的侧面第一导电类型半导体缓冲层18。所述侧面第一导电类型半导体缓冲层18的掺杂浓度可以是均匀掺杂，也可以是自上而下递减。
进一步的，深介质沟槽4下方的第一导电类型半导体漂移区10中还设置有紧贴深介质沟槽4底壁的底面第一导电类型半导体缓冲层19。所述底面第一导电类型半导体缓冲层19的掺杂浓度可以是均匀掺杂，也可以是沿金属化漏极5至金属化源极3方向递减。
进一步的，当侧面第一导电类型半导体缓冲层18和底面第一导电类型半导体缓冲层19同时存在时，侧面第一导电类型半导体缓冲层18的掺杂浓度不小于底面第一导电类型半导体缓冲层19的掺杂浓度。
进一步的，第二导电类型半导体体区7下方的第一导电类型半导体漂移区10中还设置有紧贴深介质沟槽4侧壁的侧面第二导电类型半导体缓冲层。所述侧面第二导电类型半导体缓冲层的掺杂浓度可以是均匀掺杂，也可以是自上而下递减。
进一步的，第一导电类型半导体缓冲层13、侧面第一导电类型半导体缓冲层18、底面第一导电类型半导体缓冲层18的掺杂浓度大于第一导电类型半导体漂移区10的掺杂浓度。
进一步的，深介质沟槽4中还设置有与之延伸方向相同且对称设置的第一场板401和第二场板402。其中第一场板401和第二场板402的纵向延伸深度小于深介质沟槽4的纵向深度；第一场板401和第二场板402距离深介质沟槽4边缘的介质层厚度可调节，即可以设置成介质层厚度均匀的场板，也可以设置成阶梯型场板，或者也可以通过合理设置第一场板401和第二场板402的位置，使二者与邻近侧深介质沟槽4边缘的介质层厚度沿纵向方向递增。
本发明提供一种同属于MOS型功率半导体器件，具体是一种横向绝缘栅双极型晶体管(即LIGBT器件)：
一种LIGBT器件，其元胞结构包括：衬底、设置在衬底背面的衬底电极16和衬底正面的第一导电类型半导体漂移区10；第一导电类型半导体漂移区10顶层一侧设置有MOS结构，第一导电类型半导体漂移区10顶层另一侧设置有相互独立的第一导电类型半导体Buffer区和设置在第一导电类型半导体Buffer区上表面的第二导电类型半导体集电区；第一导电类型半导体Buffer区上表面的第二导电类型半导体集电区与深介质沟槽4接触；；所述MOS结构包括第二导电类型半导体体区7、第一导电类型半导体源极区6、第二导电类型半导体接触区8、源电极3和沟槽栅结构；沟槽栅结构包括沟槽栅电极1以及设置在沟槽栅电极1侧面和底面的沟槽栅介质层2；第二导电类型半导体体区7设置在沟槽栅结构与第一导电类型半导体Buffer区之间且紧邻沟槽栅结构设置；第二导电类型半导体体区7和其下方的第一导电类型半导体漂移区10通过沟槽介质层2与沟槽栅电极1相接触；第一导电类型半导体源极区6和第二导电类型半导体接触区8并排设置在第二导电类型半导体体区7的顶层，其中第一导电类型半导体源极区6通过侧面的沟槽介质层2与沟槽栅电极1相接触；其特征在于：
衬底与第一导电类型半导体漂移区10之间设置有第一导电类型半导体缓冲层13；第一导电类型半导体缓冲层13的下表面与衬底的上表面重合，第一导电类型半导体缓冲层13的上表面与第一导电类型半导体漂移区10的下表面重合；所述沟槽栅结构与第一导电类型半导体Buffer区之间的第一导电类型半导体漂移区10中设置有深介质沟槽4；深介质沟槽4的侧面与第二导电类型半导体接触区8和第二导电类型半导体体区7相接触；所述第一导电类型半导体漂移区10中还设置有半绝缘多晶硅槽，所述半绝缘多晶硅槽包括半绝缘多晶硅11和设置在半绝缘多晶硅11侧面和底面的绝缘介质层12，，所述半绝缘多晶硅槽沿深介质沟槽4横向延伸方向与第一导电类型半导体漂移区10交替相接，其中半绝缘多晶硅槽的上表面与第二导电类型半导体集电区的上表面平齐，其下表面与第一导电类型半导体漂移区10的下表面平齐；半绝缘多晶硅11通过沟槽栅介质层2与沟槽栅电极1接触，半绝缘多晶硅11、绝缘介质层12、第一导电类型半导体源极区6、第二导电类型半导体接触区8的上表面设置有源电极3；源电极3和沟槽栅电极1通过介质层相隔离；半绝缘多晶硅槽和第一导电类型半导体漏区9的上表面设置有漏电极5。
进一步的，本发明可以采用SOI层作为衬底，所述SOI层具体包括自下而上依次层叠设置的第二导电类型半导体层15、埋氧层14和第一导电类型半导体缓冲层13形成，也可以直接采用第二导电类型半导体层15作为衬底。
进一步的，本发明器件所用半导体的材料可以选自硅、锗、碳化硅、氮化镓、三氧化二镓或者金刚石。
进一步的，所述深介质沟槽具体是通过在深沟槽内填充介质材料所形成。
进一步的，所述半绝缘多晶硅槽具体是通过在沟槽内先形成绝缘介质层12然后填充半绝缘多晶硅材料而成。
进一步的，深介质沟槽4的纵向深度可以等于或者大于第一导电类型半导体漂移区10的结深，即深介质沟槽4可以延伸到第一导电类型半导体漂移区10，与第一导电类型半导体漂移区10的下表面重合，也可以延伸到第一导电类型半导体缓冲层13中。
进一步的，深介质沟槽4纵向深度大于其宽度，即深介质沟槽4的横纵比小于1。
进一步的，半绝缘多晶硅槽的纵向深度可以大于深介质沟槽4的纵向深度，也可以小于深介质沟槽4的纵向深度，还可以等于深介质沟槽4的纵向深度。
进一步的，半绝缘多晶硅11通过侧面的沟槽栅介质层2与沟槽栅电极1接触。
进一步的，第二导电类型半导体体区7的结深小于沟槽栅电极1的深度。
进一步的，半绝缘多晶硅槽贯穿深介质沟槽4。
进一步的，沟槽栅电极1的纵向深度小于深介质沟槽4的纵向深度。
进一步的，第一导电类型半导体漂移区10中还设置有第二导电类型半导体柱区17，第二导电类型半导体柱区17沿深介质沟槽4横向与第一导电类型半导体漂移区10相接且夹设在两侧第一导电类型半导体漂移区10之间以避免与半绝缘多晶硅柱接触，并且第二导电类型半导体柱区17与第一导电类型半导体漂移区10的上、下表面平齐。
进一步的，第二导电类型半导体集电区9下方的第一导电类型半导体漂移区10中还设置有紧贴深介质沟槽4侧壁的侧面第一导电类型半导体缓冲层18。所述侧面第一导电类型半导体缓冲层18的掺杂浓度可以是均匀掺杂，也可以是自上而下递减。
进一步的，深介质沟槽4下方的第一导电类型半导体漂移区10中还设置有紧贴深介质沟槽4底壁的底面第一导电类型半导体缓冲层19。所述底面第一导电类型半导体缓冲层19的掺杂浓度可以是均匀掺杂，也可以是沿金属化漏极5至金属化源极3方向递减。
进一步的，当侧面第一导电类型半导体缓冲层18和底面第一导电类型半导体缓冲层19同时存在时，侧面第一导电类型半导体缓冲层18的掺杂浓度不小于底面第一导电类型半导体缓冲层19的掺杂浓度。
进一步的，第二导电类型半导体体区7下方的第一导电类型半导体漂移区10中还设置有紧贴深介质沟槽4侧壁的侧面第二导电类型半导体缓冲层。所述侧面第二导电类型半导体缓冲层的掺杂浓度可以是均匀掺杂，也可以是自上而下递减。
进一步的，第一导电类型半导体缓冲层13、侧面第一导电类型半导体缓冲层18、底面第一导电类型半导体缓冲层18的掺杂浓度大于第一导电类型半导体漂移区10的掺杂浓度。
进一步的，深介质沟槽4中还设置有与之延伸方向相同且对称设置的第一场板401和第二场板402。其中第一场板401和第二场板402的纵向延伸深度小于深介质沟槽4的纵向深度；第一场板401和第二场板402距离深介质沟槽4边缘的介质层厚度可调节，即可以设置成介质层厚度均匀的场板，也可以设置成阶梯型场板，或者也可以通过合理设置第一场板401和第二场板402的位置，使二者与邻近侧深介质沟槽4边缘的介质层厚度沿纵向方向递增。
此外，本发明还提供了一种横向MOS型功率半导体器件的制备方法，其特征在于，包括如下步骤：
(1)选取第二导电类型半导体层作为衬底；
(2)在第二导电类型半导体层上形成第一导电类型半导体缓冲层；
(3)在第一导电类型半导体缓冲层上形成第一导电类型半导体漂移区；
(4)通过在第一导电类型半导体漂移区刻蚀沟槽，在沟槽内壁形成绝缘介质层并在所述沟槽内填充半绝缘多晶硅材料，形成与第一导电类型半导体漂移区相接且上下表面平齐的半绝缘多晶硅柱；
(5)沿垂直于第一导电类型半导体漂移区与半绝缘多晶硅柱相接界面的方向刻蚀深槽，并在所述深槽内填充介质材料形成深介质槽；
(6)在深介质沟槽一侧第一导电类型半导体漂移区中形成沟槽栅结构；
(7)在深介质沟槽和沟槽栅结构之间的第一导电类型半导体漂移区顶层中形成第二导电类型半导体基区，第二导电类型半导体基区的结深小于沟槽栅结构的纵向深度；
(8)在第二导电类型半导体基区的顶层形成第一导电类型半导体源极区和第二导电类型半导体接触区；
(9)在深介质沟槽另一侧的第一导电类型半导体漂移区顶层形成第一导电类型半导体漏区，或者在深介质沟槽另一侧的第一导电类型半导体漂移区顶层形成第一导电类型半导体Buffer区和第二导电类型半导体集电区；
(10)淀积介质层，光刻，孔刻蚀；形成源电极金属和漏电极金属，翻转器件在背面形成衬底电极金属。
进一步的，本发明中衬底可以直接选择SOI层，所述SOI层具体包括自下而上依次层叠设置的第二导电类型半导体层15、埋氧层14和第一导电类型半导体缓冲层13形成，当SOI层的第一导电类型半导体缓冲层13达到实际所需厚度可省略步骤2。
进一步的，本发明中半导体的材料可以选自硅、锗、碳化硅、氮化镓、三氧化二镓或者金刚石。
本发明的工作原理具体如下：
本发明通过在横向MOS型半导体功率器件的基础上，在漂移区中引入深介质沟槽以及沿深介质沟槽横向延伸方向与漂移区平行相接的半绝缘多晶硅柱区作为三维阻性场板结构，并在漂移区和衬底之间引入缓冲层。当源电极3、沟槽栅电极1、衬底电极16接低电位，漏电极5接高电位时，器件处于阻断状态，此时由于漂移区中深介质沟槽的存在使器件的导电通道由传统的横向通道变成U型导电通道，在同样器件长度下情况下有效增加了漂移区的长度；同时由于与深介质沟槽垂直的半绝缘多晶硅SIPOS柱区提供的三维阻性场板作用，器件在阻断时会在多个方向形成多维耗尽作用，进而使漂移区和缓冲层在器件击穿之前完全耗尽，以此来提高漂移区和缓冲层的掺杂浓度，改善N型漂移区和缓冲层的电场分布；同时也正是因为本发明克服了深沟槽所带来漂移区无法完全耗尽的问题，因此本发明器件也无需采用传统技术为了维持深介质槽一定深度将沟槽栅结构加深的手段，由此可实现浅沟槽栅结构，进而降低器件的栅电容，提高器件开关速度；并且，由于深介质沟槽介质相对高的临界击穿电场，器件在获得高击穿电压的同时，降低了的比导通电阻/导通压降。同时，在N型漂移区相对半绝缘多晶硅SIPOS柱区的另一侧引入与漂移区掺杂类型不同的半导体区域形成超结结构，能够进一步提供三维电荷补偿作用，使漂移区中的电场形成类梯形分布，克服了厚漂移区和深沟槽所带来的漂移区无法完全耗尽的问题，进一步提高了器件漂移区的掺杂浓度；由于半绝缘多晶硅SIPOS柱区和与漂移区掺杂类型不同的半导体区域提供的三维耗尽作用，使深沟槽两侧的漂移区宽度不受掺杂剂量的限制在高的掺杂浓度下可采用宽的宽度，在提高器件耐压的同时降低了器件的导通电阻。此外，进一步在深介质沟槽侧壁和底壁引入高浓度N型缓冲层，能够充分利用背部埋氧化层和深沟槽介质层提供的降低表面电场RESURF作用来提高漂移区掺杂浓度，同时也抑制了衬底以及深介质沟槽两侧由于电位不同导致的辅助耗尽，提高了超结结构中掺杂类型不同的半导体区域之间的电荷平衡特性，同时高浓度N型缓冲层进一步降低了导通电阻，提高器件的性能和可靠性。
相比现有技术，本发明的有益效果如下：
本发明通过在漂移区中引入深介质沟槽以及沿深介质沟槽横向延伸方向与漂移区平行相接的半绝缘多晶硅柱区作为三维阻性场板结构，使器件的导电通道由传统的横向通道变成U型导电通道，在一定的器件长度下增加了漂移区的有效长度，并通过在阻断时在多个方向形成多维耗尽作用使N型漂移区和N型缓冲层在器件击穿之前全耗尽，在获得高器件击穿电压的同时，降低了比导通电阻；同时N型缓冲层的引入在充分利用背部埋氧化层和深沟槽介质层提供的降低表面电场RESURF作用提高漂移区掺杂浓度的同时，抑制了衬底以及深沟槽两侧由于电位不同导致的辅助耗尽，进一步提高了器件的耐压，并减小了比导通电阻，节约了芯片面积，降低了成本。
附图说明
图1是传统深沟槽LDMOS器件结构示意图；其中：1为沟槽栅电极，2为沟槽栅介质层，3为源电极，4为深介质沟槽，5为漏电极，6为N+源极区，7为P型基区，8为P+接触区，9为N型漏区，10为N型漂移区，15为P型半导体层，16为衬底电极。
图2是实施例1一种LDMOS器件的结构示意图；
图3是实施例1一种LDMOS器件沿AB的剖面示意图；
图4是实施例1一种LDMOS器件沿CD的剖面示意图；
图5是实施例2一种LDMOS器件的三维结构示意图；
图6是实施例2一种LDMOS器件沿AB的剖面示意图；
图7是实施例2一种LDMOS器件沿CD的剖面示意图；
图8是实施例2一种LDMOS器件沿EF的剖面示意图；
图9是实施例3一种LDMOS器件的三维结构示意图；
图10是实施例3一种LDMOS器件沿AB的剖面示意图；
图11是实施例3一种LDMOS器件沿CD的剖面示意图；
图12是实施例3一种LDMOS器件沿EF的剖面示意图；
图13是实施例4一种LDMOS器件的三维结构示意图；
图14是实施例4一种LDMOS器件沿AB的剖面示意图；
图15是实施例4一种LDMOS器件沿CD的剖面示意图；
图16是实施例4一种LDMOS器件沿EF的剖面示意图；
图17是实施例5一种LDMOS器件的三维结构示意图；
图18是实施例5一种LDMOS器件沿AB的剖面示意图；
图19是实施例5一种LDMOS器件沿CD的剖面示意图；
图2至19中：1为沟槽栅电极，2为沟槽栅介质层，3为源电极，4为深介质沟槽，104为第一场板，402为第二场板，5为漏电极，6为N+源极区，7为P型基区，8为P+接触区，9为N型漏区，10为N型漂移区，11为半绝缘多晶硅。12为绝缘介质层，13为N型缓冲层，14为埋氧层，15为P型半导体层，16为衬底电极，17为P型柱区，18为侧面N型缓冲层，19为底面N型缓冲层。
具体实施方式
为使本领域技术人员能够清楚本发明方案及原理，下面结合附图和具体实施例进行详细描述。本发明的内容不局限于任何具体实施例，也不代表是最佳实施例，本领域技术人员所熟知的一般替代也涵盖在本发明的保护范围内。
实施例1：
本实施例提供一种LDMOS器件，其元胞结构如图2所示，图2所示元胞结构沿AB线和CD线的剖面结构示意图分别如图3和4所示，结合图2至4来看，所述元胞结构包括：纵向自下而上层叠的衬底电极16、P型半导体层15、埋氧层14、N型缓冲层13和N型漂移区10；N型漂移区10表面一侧设置有N型漏区9；N型漂移区10表面另一侧设置有MOS结构，所述MOS结构包括P型体区7、N+源极区6、P+接触区8、沟槽栅结构和源电极3，其中沟槽栅结构包括沟槽栅电极1和设置在沟槽栅电极1侧面及底面的沟槽栅介质层2，P型体区7靠近N型漏区9一侧设置且与沟槽栅结构相接触，所述N+源极区6和P+接触区8设置在P型体区7的顶层，且N+源极区6靠近沟槽栅结构一侧设置；其特征在于：
所述沟槽栅结构与N型漏区9之间的N型漂移区10中设置有由填充有介质材料的深槽所形成的深介质沟槽4；深介质沟槽4的侧面与P+接触区8和P型体区7相接触；所述N型漂移区10中还设置有沿深介质沟槽4横向延伸方向设置的半绝缘多晶硅柱11；半绝缘多晶硅柱11、P型体区7和N型漂移区10与沟槽栅电极1通过沟槽栅介质层2接触；半绝缘多晶硅11、绝缘介质层12、N+源极区6、P+接触区8的上表面设置有源电极3；源电极3和沟槽栅电极1通过介质层相隔离；半绝缘多晶硅11和N型漏区9的上表面设置有漏电极5。
本实施例中N型缓冲层13的厚度为0.5～2μm；掺杂浓度为1015～1017个/cm3；N型漂移区10沿z方向的宽度为0.5～2μm，沿y方向的深度为5～25μm，沿x方向的宽度为4～20μm；掺杂浓度为1015～1017个/cm3；深介质沟槽4沿y轴方向纵向的深度为5～20μm，沿x轴方向的宽度为2～10μm。
实施例2：
本实施例提供一种LDMOS器件，其元胞结构如图5所示，图5所示元胞结构沿AB线、CD线和EF线的剖面结构示意图分别如图6、7和8所示，结合图5至8来看，本实施例是在实施例1的基础上，在N-漂移区10相对远离半绝缘多晶硅柱11的一侧中设有P型柱区17，P型柱区17的下表面与N-缓冲层13相接触；P型柱区17沿深介质沟槽4横向延伸方向与N-漂移区10平行相接且交替排列形成超结结构。本实施例中P型柱区17沿z轴方向的宽度为0.5～1.5μm，沿y轴方向纵向的深度为5～25μm，沿x轴方向的宽度为4～20μm，掺杂浓度为1015～1017个/cm3。P型柱区17的引入进一步提供了三维电荷补偿作用，使N型漂移区10中的电场形成类梯形分布，进一步提高了器件漂移区的掺杂浓度和击穿电压。
实施例3：
本实施例提供一种LDMOS器件，其元胞结构如图9所示，图9所示元胞结构沿AB线、CD线和EF线的剖面结构示意图分别如图10、11和12所示，本实施例是在实施例2的基础上，在N型漏区9下方的N型漂移区10和P型柱区17中设置紧贴深介质沟槽4侧壁的侧面N型缓冲层18，侧面N型缓冲层18的掺杂浓度不小于N型漂移区10的掺杂浓度。所述侧面N型缓冲层18的掺杂浓度可以是均匀掺杂，也可以是自上而下递减。侧面N型缓冲层18的引入可以抑制由于深沟槽两侧电位不同导致的辅助耗尽对N型漂移区10和P型柱区17电荷平衡的影响，在提高器件耐压的同时，进一步减小器件的导通电阻。
实施例4：
本实施例提供一种LDMOS器件，其元胞结构如图13所示，图13所示元胞结构沿AB线、CD线和EF线的剖面结构示意图分别如图14、15和16所示，本实施例是在实施例3的基础上，在深介质沟槽4下方的N型漂移区10和P型柱区17中还设有紧贴深介质沟槽4底壁的底面N型缓冲层19，底面N型缓冲层19的掺杂浓度大于N型漂移区10的掺杂浓度。所述底面N型缓冲层19的掺杂浓度可以是均匀掺杂，也可以是自右向左递减。底面N型缓冲层19的引入可以抑制由于深沟槽底部与源极电位不同导致的辅助耗尽对N型漂移区10和P柱17电荷平衡的影响，在提高器件耐压的同时，进一步减小器件的导通电阻。
实施例5：
本实施例提供一种LDMOS器件，其元胞结构如图17所示，图17所示元胞结构沿AB线和CD线的剖面结构示意图分别如图18和19所示。本实施例是在实施例1的基础上，在深介质槽4中引入沿N型柱区10和半绝缘多晶硅柱11平行相接方向设置的第一场板401和第二场板402，所述第一场板401和第二场板402的纵向深度小于深介质沟槽4的纵向深度。第一场板401和第二场板402与深介质沟槽4边缘的介质层厚度可调节，即：可采用介质层厚度均匀的场板，可采用阶梯型场板，也可通过合理设置第一场板401和第二场板402的位置，使二者与邻近侧深介质沟槽4边缘的介质层厚度沿纵向方向即图中示出的y轴方向递增。第一场板401和第二场板402的引入能够进一步调节深介质沟槽4两侧N型漂移区10和半绝缘多晶硅柱11中的电场，进一步提高器件耐压。
实施例6：
本实施例提供一种LDMOS器件，在实施例4的基础上，在P型体区7下方的N型漂移区10中设置紧贴深介质沟槽4侧壁的侧面P型缓冲层。侧面P型缓冲层的掺杂浓度可以是均匀掺杂，也可以是自上而下递减。侧面P型缓冲层的引入可以进一步抑制由于深沟槽两侧电位不同导致的辅助耗尽对超结结构电荷平衡的影响，在提高器件耐压的同时，进一步减小器件的导通电阻。
实施例7：
本实施例提供一种LDMOS器件，在实施例1的基础上，省略所述半绝缘多晶硅柱11与深介质沟槽4、N型缓冲层13和N型漂移区10之间的绝缘介质层12，即半绝缘多晶硅柱11与深介质沟槽4、N型缓冲层13和N型漂移区10直接接触。这样在保持器件特性的基础上可进一步简化工艺，降低成本。
实施例8：
一种LIGBT器件，所述元胞结构包括：纵向自下而上层叠的衬底电极16、P型半导体层15、埋氧层14、N型缓冲层13和N型漂移区10；N型漂移区10表面一侧设置有相互独立且的N型Buffer区和设置在N型Buffer区上表面的P型集电区；N-Buffer区上表面的P型集电区与深介质沟槽4接触；P型集电区与上方的金属化漏极5接触；N型漂移区10表面另一侧设置有MOS结构，所述MOS结构包括P型体区7、N+源极区6、P+接触区8、沟槽栅结构和源电极3，其中沟槽栅结构包括沟槽栅电极1和设置在沟槽栅电极1侧面及底面的沟槽栅介质层2，P型体区7靠近N型Buffer区和P型集电区一侧设置且与沟槽栅结构相接触，所述N+源极区6和P+接触区8设置在P型体区7的顶层，且N+源极区6靠近沟槽栅结构一侧设置；其特征在于：
所述沟槽栅结构与N型Buffer区和P型集电区之间的N型漂移区10中设置有由填充有介质材料的深槽所形成的深介质沟槽4；深介质沟槽4的侧面与P+接触区8和P型体区7相接触；所述N型漂移区10中还设置有沿深介质沟槽4横向延伸方向设置的半绝缘多晶硅柱(包括半绝缘多晶硅11和绝缘介质层12)；半绝缘多晶硅11、P型体区7和N型漂移区10与沟槽栅电极1通过沟槽栅介质层2接触；半绝缘多晶硅11、绝缘介质层12、N+源极区6、P+接触区8的上表面设置有源电极3；源电极3和沟槽栅电极1通过介质层2相隔离；半绝缘多晶硅柱P型集电区的上表面设置有漏电极5。
本领域技术人员可知，以上实施例的所有变形对于超结IGBT器件仍然适用，本文在此不再赘述。
实施例9：
本发明提供的一种横向MOS型器件的制备方法，包括以下步骤：
第一步：按需选取一定厚度的SOI层作为衬底，SOI材料由N型缓冲层、埋氧层、P型衬底三部分构成，N型缓冲层的掺杂浓度为1015～1017个/cm3；P型衬底的掺杂浓度为1014～1015个/cm3；
第二步：在所述衬底上外延一定厚度的N型漂移区，掺杂浓度为1015～1017个/cm3；
第三步：在漂移区表面光刻、刻蚀N型漂移区形成沟槽，并通过高温氧化形成一层介质层，然后淀积半绝缘多晶硅SIPOS薄膜填充沟槽形成半绝缘多晶硅柱区；并通过CMP工艺去除表面多余的SIPOS材料；
第四步：在漂移区表面生长一层氧化层，采用光刻工艺沿垂直于N-漂移区与半绝缘多晶硅柱区交界面的方向刻蚀形成介质深槽，接着在介质深槽内填充二氧化硅介质，然后通过CMP工艺去除表面多余的介质材料；
第五步：采用光刻工艺在深介质沟槽一侧的N型漂移区刻蚀形成栅沟槽，并通过高温氧化在栅沟槽表面生长二氧化硅形成栅氧化层，接着填充多晶硅形成栅电极；所述栅沟槽的深度小于深介质沟槽的深度；
第六步：通过离子注入并高温退火在栅沟槽与深介质沟槽之间形成P型基区；所述P型基区的深度小于栅沟槽的深度；
第七步：通过离子注入并退火依次形成N型漏区，N型源区及P型接触区；
第八步：淀积介质层，光刻，孔刻蚀；在器件表面淀积金属并刻蚀形成源电极和漏电极；翻转硅片背面金属化形成衬底电极。
进一步的第一步SOI材料还可以直接选用一定厚度的P型衬底材料，P型衬底的掺杂浓度为1014～1015个/cm3。
需要特别说明的是，本发明衬底的材料可以如实施例一般选择SOI衬底材料，也可以直接P型半导体层材料。本发明器件所用半导体材料可为硅、锗、碳化硅、氮化镓、三氧化二镓、金刚石等任何合适的半导体材料。本发明深介质沟槽4内所填充的介质层绝缘层可以采用单一介质材料，也可以采用不同的介质材料形成的复合材料，具体如二氧化硅、氮化硅、蓝宝石或其它适合的绝缘介质材料中任一种或多种。此外，本文为了简化描述，器件结构和制备方法均是以N沟道LDMOS器件为例来说明，但本发明同样适用于P沟道LDMOS器件。本发明所列举实施例及相较前述实施例的关系并非穷尽或限制，本领域技术人员在本发明说明书公开的基础上将多个技术特征进行组合得到的所有技术方案均在本发明的保护范围内，本发明器件制备方法中的工艺步骤和工艺条件可根据实际需要进行增删和调整。
以上结合附图对本发明的实施例进行了详细阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，不脱离本发明宗旨和权利要求所保护范围的情况下还可以做出很多变形，这些均属于本发明的保护。

Claims (10)

1.一种横向MOS型功率半导体器件，其元胞结构包括：衬底、设置在衬底背面的衬底电极(16)和衬底正面的第一导电类型半导体漂移区(10)；第一导电类型半导体漂移区(10)顶层一侧设置有第一导电类型半导体漏区(9)；第一导电类型半导体漂移区(10)顶层另一侧设置有MOS结构，所述MOS结构包括第二导电类型半导体体区(7)、第一导电类型半导体源极区(6)、第二导电类型半导体接触区(8)、源电极(3)和沟槽栅结构；沟槽栅结构包括沟槽栅电极(1)以及设置在沟槽栅电极(1)侧面和底面的沟槽栅介质层(2)；第二导电类型半导体体区(7)设置在沟槽栅结构与第一导电类型半导体漏区(9)之间且紧邻沟槽栅结构设置；第二导电类型半导体体区(7)和其下方的第一导电类型半导体漂移区(10)通过沟槽介质层(2)与沟槽栅电极(1)相接触；第一导电类型半导体源极区(6)和第二导电类型半导体接触区(8)并排设置在第二导电类型半导体体区(7)的顶层，其中第一导电类型半导体源极区(6)通过侧面的沟槽介质层(2)与沟槽栅电极(1)相接触；其特征在于：
衬底与第一导电类型半导体漂移区(10)之间设置有第一导电类型半导体缓冲层(13)；第一导电类型半导体缓冲层(13)的下表面与衬底的上表面重合，第一导电类型半导体缓冲层(13)的上表面与第一导电类型半导体漂移区(10)的下表面重合；所述沟槽栅结构与第一导电类型半导体漏区(9)之间的第一导电类型半导体漂移区(10)中设置有深介质沟槽(4)；深介质沟槽(4)的侧面与第二导电类型半导体接触区(8)和第二导电类型半导体体区(7)相接触；所述第一导电类型半导体漂移区(10)中还设置有半绝缘多晶硅槽，所述半绝缘多晶硅槽包括半绝缘多晶硅(11)和设置在半绝缘多晶硅(11)侧面和底面的绝缘介质层(12)，所述半绝缘多晶硅槽沿深介质沟槽(4)横向延伸方向与第一导电类型半导体漂移区(10)交替相接，其中半绝缘多晶硅槽的上表面与第一导电类型半导体N漏区(9)的上表面平齐，其下表面与第一导电类型半导体N漂移区(10)的下表面平齐；半绝缘多晶硅(11)通过沟槽栅介质层(2)与沟槽栅电极(1)接触，半绝缘多晶硅(11)、绝缘介质层(12)、第一导电类型半导体源极区(6)、第二导电类型半导体接触区(8)的上表面设置有源电极(3)；半绝缘多晶硅槽(11)和第一导电类型半导体漏区(9)的上表面设置有漏电极(5)。
2.根据权利要求1所述的一种横向MOS型功率半导体器件，其特征在于：将所述第一导电类型半导体漏区(9)替换为相互独立的第一导电类型半导体Buffer区和设置在第一导电类型半导体Buffer区上表面的第二导电类型半导体集电区；第一导电类型半导体Buffer区上表面的第二导电类型半导体集电区与深介质沟槽(4)接触；第二导电类型半导体集电区与上方的金属化漏极(5)接触，形成IGBT器件。
3.根据权利要求1或2所述的一种横向MOS型功率半导体器件，其特征在于：第一导电类型半导体漂移区(10)中还设置有第二导电类型半导体柱区(17)，第二导电类型半导体柱区(17)沿深介质沟槽(4)横向与第一导电类型半导体漂移区(10)相接且夹设在两侧第一导电类型半导体漂移区(10)之间，并且第二导电类型半导体柱区(17)与第一导电类型半导体漂移区(10)的上、下表面平齐。
4.根据权利要求1或2所述的一种横向MOS型功率半导体器件，其特征在于：所述深介质沟槽(4)的纵向深度等于或者大于第一导电类型半导体漂移区(10)的结深。
5.根据权利要求1或2所述的一种横向MOS型功率半导体器件，其特征在于：第一导电类型半导体漏区(9)下方的第一导电类型半导体漂移区(10)中和/或深介质沟槽(4)下方的第一导电类型半导体漂移区(10)中和/或第二导电类型半导体体区(7)下方的第一导电类型半导体漂移区(10)中设置有紧贴深介质沟槽(4)壁面的缓冲层。
6.根据权利要求1或2所述的一种横向MOS型功率半导体器件，其特征在于：沟槽栅电极(1)的纵向深度小于深介质沟槽(4)的纵向深度。
7.根据权利要求1或2所述的一种横向MOS型功率半导体器件，其特征在于：所述深介质沟槽(4)中设置有与之延伸方向相同且对称设置的第一场板(401)和第二场板(402)，第一场板(401)和第二场板(402)的纵向延伸深度小于深介质沟槽(4)的纵向深度。
8.根据权利要求1或2所述的一种横向MOS型功率半导体器件，其特征在于：所述半绝缘多晶硅槽贯穿深介质沟槽(4)。
9.根据权利要求1或2所述的一种横向MOS型功率半导体器件，其特征在于：所述第一导电类型半导体为N型半导体。第二导电类型半导体为P型半导体，或者第一导电类型半导体为P型半导体。第二导电类型半导体为N型半导体。
10.一种横向MOS型功率半导体器件的制备方法，其特征在于，包括如下步骤：
1)选取第二导电类型半导体层作为衬底；
2)在第二导电类型半导体层上形成第一导电类型半导体缓冲层；
3)在第一导电类型半导体缓冲层上形成第一导电类型半导体漂移区；
4)通过在第一导电类型半导体漂移区刻蚀沟槽，在沟槽内壁形成绝缘介质层并在所述沟槽内填充半绝缘多晶硅材料，形成与第一导电类型半导体漂移区相接且上下表面平齐的半绝缘多晶硅槽；
5)沿垂直于第一导电类型半导体漂移区与半绝缘多晶硅槽相接界面的方向刻蚀深槽，并在所述深槽内填充介质材料形成深介质槽；
6)在深介质沟槽一侧第一导电类型半导体漂移区中形成沟槽栅结构；
7)在深介质沟槽和沟槽栅结构之间的第一导电类型半导体漂移区顶层中形成第二导电类型半导体基区，第二导电类型半导体基区的结深小于沟槽栅结构的纵向深度；
8)在第二导电类型半导体基区的顶层形成第一导电类型半导体源极区和第二导电类型半导体接触区；
9)在深介质沟槽另一侧的第一导电类型半导体漂移区顶层形成第一导电类型半导体漏区，或者在深介质沟槽另一侧的第一导电类型半导体漂移区顶层形成第一导电类型半导体Buffer区和第二导电类型半导体集电区；
10)淀积介质层，光刻，孔刻蚀；形成源电极金属和漏电极金属，翻转器件在背面形成衬底电极金属。
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