CN109119476A - 具有体内场板的分离栅vdmos器件及其制造方法 - Google Patents
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Abstract
本发明提供一种具有体内场板的分离栅VDMOS器件及其制造方法，包括第一导电类型半导体衬底、第一导电类型半导体源接触区、第一导电类型半导体漂移区、第二导电类型半导体源接触区、第二导电类型半导体阱区、多晶硅体内场板、栅电极、分离栅电极、源极金属、分离栅槽、体内场板槽、在分离栅槽内形成的栅氧化层介质、第一介质层，在体内场板槽内形成第二介质层、栅电极与分离栅电极之间的第三介质层、第四介质层；本发明在常规的分离栅VDMOS器件基础上，在分离栅VDMOS器件的漂移区内引入体内场板，将原有常规器件的二维耗尽方式变成三维耗尽，增强器件的耗尽能力，提高器件的漂移区掺杂浓度，进而降低比导通电阻。
Description
技术领域
本发明属于功率半导体领域。本发明主要提出了一种具有体内场板的分离栅VDMOS及其制造方法，通过在元胞引入体内场板改变器件的耗尽方式，进而改善静态特性。
背景技术
相对于常规VDMOS器件，具有分离栅结构的VDMOS器件因为分离栅的引入具有更优的性能。和常规VDMOS器件相比，引入的分离栅与源极短接，可视作体内场板，通过MOS耗尽的方式对漂移区电场进行调制，使得相同耐压下漂移区浓度可以更高，比导通电阻更低。另一方面，由于分离栅的存在，屏蔽了栅极与漏极间的电容，因此分离栅器件具有更低的栅电荷。常规VDMOS器件中通过引入分离栅新增横向MOS耗尽，可通过引入体内场板将二维耗尽变为三维耗尽，进一步优化期间漂移区浓度。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种具有体内场板的分离栅VDMOS器件及其制造方法。
为实现上述发明目的，本发明技术方案如下：
一种具有体内场板的分离栅VDMOS器件，包括第一导电类型半导体衬底110、第一导电类型半导体漂移区112、第二导电类型半导体阱区122、第一导电类型半导体源接触区111、第二导电类型半导体源接触区121、源极金属140、分离栅槽161、体内场板槽162，在分离栅槽161内形成的由多晶硅形成的栅电极131、由多晶硅形成的分离栅电极132、栅氧化层介质150、第一介质层151、栅电极131与分离栅电极132之间的第三介质层153，在体内场板槽162内形成的第二介质层152和多晶硅体内场板130，第四介质层154；
由挖槽实现的第二介质层152和多晶硅体内场板130伸入第一导电类型半导体漂移区112内，第二介质层152将多晶硅体内场板130包围；第一导电类型半导体衬底110重掺杂，第一导电类型半导体源接触区111和第二导电类型半导体源接触区121重掺杂；源极金属140将第一导电类型半导体源接触区111和第二导电类型半导体源接触区121短接，并覆盖住多晶硅体内场板130，体内场板槽162上表面被第二导电类型半导体源接触区121包围，体内场板槽162在前后方向周期性出现。
作为优选方式，源极金属140通过刻蚀体内场板槽162之间表面硅之后淀积金属形成，源极金属140将第一导电类型半导体源接触区111和第二导电类型半导体源接触区121短接，源极金属140伸入至第一导电类型半导体漂移区112内，体内场板槽162和源极金属140在前后方向交替出现。
作为优选方式，分离栅槽161的深度小于体内场板槽162的深度。
作为优选方式，体内场板槽162伸入第一导电类型半导体衬底110内。
作为优选方式，分离栅槽161和体内场板槽162均伸入第一导电类型半导体衬底110。
为实现上述发明目的，本发明还提供一种具有体内场板的分离栅VDMOS器件的制造方法，包括步骤：
(a)在给定的第一类导电类型半导体材料衬底片上通过外延工艺形成器件的漂移区，在此基础上利用掩膜版通过深槽刻蚀工艺形成分离栅槽161和体内场板槽162；
(b)在(a)的基础上，通过热生长或者淀积工艺同时形成所需要的第一介质层151和第二介质层152，再通过淀积工艺在槽内介质层中填满多晶硅，通过多晶硅刻蚀利用掩膜版将分离栅槽161内的多晶硅刻蚀掉，从而形成分离栅电极132，并刻蚀掉分离栅槽161上部分的介质层；
(c)在(b)的基础上，通过淀积或者热生长介质层并刻蚀介质层，形成分离栅槽161内分离栅电极132和栅电极之间的第三介质层153，再通过热氧化工艺形成栅氧化层介质150，再淀积并CMP多晶硅形成栅电极131，并进行表面CMP；
(d)在(c)的基础上，利用自对准工艺，注入第二导电类型半导体杂质，并推结形成第二导电类型半导体阱区122作为沟道；
(e)在(d)的基础上，先后注入第一导电类型半导体杂质和第二导电类型半导体杂质，形成第一导电类型半导体源接触区111和第二导电类型半导体源接触区121，其中第一导电类型杂质通过自对准工艺注入，第二导电类型杂质利用掩膜版注入；再淀积介质作为第四介质层154，并刻蚀第四介质层及填充金属或多晶硅形成栅电极和源电极接触金属或多晶硅，CMP表面接触金属或多晶硅后即形成具有体内场板的分离栅VDMOS器件。
为实现上述发明目的，本发明还提供一种具有体内场板的分离栅VDMOS器件的制造方法，分离栅槽161和体内场板槽162的形成在实际工艺中使用不同掩膜版；体内场板槽162中的第二介质层152和分离栅槽161中的第一介质层151通过淀积形成或通过热生长形成。
为实现上述发明目的，本发明还提供一种具有体内场板的分离栅VDMOS器件的制造方法，分离栅电极132与控制栅131之间的第三介质层153利用栅氧化层介质150的形成同时生长形成。
作为优选方式，第一类导电类型半导体为N型，第二类导电类型半导体为P型，或者第一类导电类型半导体为P型，第二类导电类型半导体为N型。
作为优选方式，所述器件其半导体是硅，或者碳化硅。
本发明的有益效果为：本发明在常规的分离栅VDMOS器件基础上，在分离栅VDMOS器件的漂移区内引入体内场板，将原有常规器件的二维耗尽方式变成三维耗尽，增强器件的耗尽能力，提高器件的漂移区掺杂浓度，进而降低比导通电阻。
附图说明
图1为常规的分离栅VDMOS器件结构；
图2为本发明实施例1的一种具有体内场板的分离栅VDMOS器件剥去部分表面介质层的三维结构示意图；
图3为实施例1的具有体内场板的分离栅VDMOS器件的工艺制造流程示意图；
图4(a)-图4(e)为实施例1的具有体内场板的分离栅VDMOS器件的工艺制造示意图；
图5为实施例2的一种具有体内场板的分离栅VDMOS器件剥去部分表面的三维结构示意图；
图6(a)-图6(c)为实施例3～实施例5的具有体内场板的分离栅VDMOS器件的三维结构示意图；
图1中，10为第一导电类型半导体衬底，11为第一导电类型半导体接触区，12为第一导电类型半导体漂移区，21为第二导电类型半导体接触区，22为第二导电类型半导体阱区，31为多晶硅栅极，32为多晶硅分离栅电极，41为金属源电极，50为A氧化层介质，51为B氧化层介质，52为C氧化层介质，53为D氧化层介质；
110为第一导电类型半导体衬底，111为第一导电类型半导体源接触区，112为第一导电类型半导体漂移区，121为第二导电类型半导体源接触区，122为第二导电类型半导体阱区，130为多晶硅体内场板，131为栅电极，132为分离栅电极，140为源极金属，150为栅氧化层介质，151为第一介质层，152为第二介质层，153为第三介质层，154为第四介质层，161为分离栅槽，162为体内场板槽。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如图1所示，为传统的分离栅VDMOS器件结构剖面图，器件包括：第一导电类型半导体衬底10、第一导电类型半导体漂移区12、第一导电类型半导体接触区11、第二导电类型半导体阱区22、第二导电类型半导体接触区21、多晶硅栅极31、多晶硅分离栅电极32、金属源电极41、A氧化层介质50、B氧化层介质51、C氧化层介质52、D氧化层介质53。其中，第一导电类型半导体衬底10、第一导电类型半导体接触区11和第二导电类型半导体接触区21一般采用重掺杂，多晶硅分离栅电极32通过其他位置引出和源电极短接，B氧化层介质52和D氧化层介质53将多晶硅栅极31包围住。
实施例1
一种具有体内场板的分离栅VDMOS器件，包括第一导电类型半导体衬底110、第一导电类型半导体漂移区112、第二导电类型半导体阱区122、第一导电类型半导体源接触区111、第二导电类型半导体源接触区121、源极金属140、分离栅槽161、体内场板槽162，在分离栅槽161内形成的由多晶硅形成的栅电极131、由多晶硅形成的分离栅电极132、栅氧化层介质150、第一介质层151、栅电极131与分离栅电极132之间的第三介质层153，在体内场板槽162内形成的第二介质层152和多晶硅体内场板130，第四介质层154；
由挖槽实现的第二介质层152和多晶硅体内场板130伸入第一导电类型半导体漂移区112内，第二介质层152将多晶硅体内场板130包围；第一导电类型半导体衬底110重掺杂，第一导电类型半导体源接触区111和第二导电类型半导体源接触区121重掺杂；源极金属140将第一导电类型半导体源接触区111和第二导电类型半导体源接触区121短接，并覆盖住多晶硅体内场板130，体内场板槽162上表面被第二导电类型半导体源接触区121包围，体内场板槽162在前后方向周期性出现。
其工作原理如下：以第一类导电类型半导体材料为N型为例，当栅极偏置为大于阈值电压时，第二导电类型半导体阱区122靠近栅氧化层介质150的表面出现反型电子层，在漏端Vd的作用下，形成从第一导电类型半导体衬底110-第一导电类型半导体漂移区112-第二导电类型半导体阱区122界面附近-第一导电类型半导体源接触区111-源极金属140的电流通路。当栅极偏置为0时，漏极偏置为Vd，第二导电类型半导体阱区122和第一导电类型半导体漂移区112构成的PN结在反向电压Vd作用下开始耗尽，由于分离栅电极132接0，多晶硅体内场板130接0，分离栅电极132和体内场板130均可依靠MOS耗尽方式耗尽漂移区。随着漏端电压逐渐升高，PN结和MOS耗尽两种方式使得耗尽区逐渐朝漏端扩展，最终Vd主要降落在耗尽区内，直至击穿。器件关断状态能够耗尽的第一导电类型半导体漂移区112的浓度决定器件在栅开启状态的电阻值。常规分离栅结构，依靠横向分离栅的MOS耗尽和纵向PN结耗尽，实施例1依靠横向分离栅耗尽、横向体内场板的耗尽、纵向PN结的耗尽和前后方向的体内场板的耗尽三种方式三种方向耗尽漂移区，因此实施例1耗尽能力更强，意味着在相同尺寸相同击穿电压下分离栅器件漂移区浓度更高，比导通电阻更低。
如图3所示，实施例1的一种具有体内场板的分离栅VDMOS器件的制造方法，包括如下步骤：
(a)在给定的第一类导电类型半导体材料衬底110上通过外延工艺形成第一导电类型半导体漂移区112，在此基础上利用掩膜版通过深槽刻蚀工艺形成分离栅槽161和体内场板槽162；如图4(a)所示为刻蚀槽之后的结构示意图，其中第一导电类型半导体衬底110一般为重掺杂；
(b)在(a)的基础上，通过热生长或者淀积工艺同时形成所需要的第一介质层151和第二介质层152，再通过淀积工艺在槽内介质层中填满多晶硅，通过多晶硅刻蚀利用掩膜版将分离栅槽161内的多晶硅刻蚀掉，从而形成分离栅电极132，并刻蚀掉分离栅槽161上部分的介质层；形成如图4(b)所示的三维结构图；
(c)在(b)的基础上，通过淀积或者热生长介质层并刻蚀介质层，形成分离栅槽161内分离栅电极132和栅电极之间的第三介质层153，再通过热氧化工艺形成栅氧化层介质150，再淀积并CMP多晶硅形成栅电极131，并进行表面CMP；形成如图4(c)所示三维结构示意图；
(d)在(c)的基础上，利用自对准工艺，注入第二导电类型半导体杂质，并推结形成第二导电类型半导体阱区122作为沟道；如图4(d)所示；
(e)在(d)的基础上，先后注入第一导电类型半导体杂质和第二导电类型半导体杂质，形成第一导电类型半导体源接触区111和第二导电类型半导体源接触区121，其中第一导电类型杂质通过自对准工艺注入，第二导电类型杂质利用掩膜版注入；再淀积介质作为第四介质层154，并刻蚀第四介质层及填充金属或多晶硅形成栅电极和源电极接触金属或多晶硅，CMP表面接触金属或多晶硅后即形成如图4(e)所示的具有体内场板的分离栅VDMOS器件。
优选的，所述分离栅VDMOS器件的制造方法，分离栅槽161和体内场板槽162的形成在实际工艺中使用不同掩膜版；体内场板槽162中的第二介质层152和分离栅槽161中的第一介质层151通过淀积形成或通过热生长形成。
优选的，分离栅电极132与栅电极131之间的第三介质层153利用栅氧化层介质150的形成同时生长形成。
第一类导电类型半导体为N型，第二类导电类型半导体为P型，或者第一类导电类型半导体为P型，第二类导电类型半导体为N型。
分离栅VDMOS器件其半导体是硅，或者碳化硅。
实施例2
如图5所示，本实施例和实施例1的区别在于：源极金属140通过刻蚀体内场板槽162之间的表面硅之后淀积金属形成，源极金属140将第一导电类型半导体源接触区111和第二导电类型半导体源接触区121短接，源极金属140伸入至第一导电类型半导体漂移区112内，体内场板槽162和源极金属140在前后方向交替出现。该结构可以通过调整源极金属140金属接触的深度，形成源极金属140和低掺杂第一导电类型半导体漂移区112的肖特基接触，降低器件的反向恢复时间。
实施例3
如图6(a)所示，本实施例和实施例1的区别在于：分离栅槽161的深度小于体内场板槽162的深度。使得原本指向分离栅电极132的电力线指向多晶硅体内场板130底部，改善分离栅槽161底部电力线和电场分布，提高器件击穿电压。
实施例4
如图6(b)所示，本实施例和实施例1的区别在于：体内场板槽162伸入第一导电类型半导体衬底110内。避免原有器件体内场板槽162槽底材料交界处由于曲率效应导致的击穿。
实施例5
如图6(c)所示，本实施例和实施例1的区别在于：分离栅槽161和体内场板槽162均伸入第一导电类型半导体衬底110。该结构通过槽的设计可以有效避免原有器件可能存在的槽底材料交界处因为曲率效应导致的提前击穿。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种具有体内场板的分离栅VDMOS器件，其特征在于包括：第一导电类型半导体衬底(110)、第一导电类型半导体漂移区(112)、第二导电类型半导体阱区(122)、第一导电类型半导体源接触区(111)、第二导电类型半导体源接触区(121)、源极金属(140)、分离栅槽(161)、体内场板槽(162)，在分离栅槽(161)内形成的由多晶硅形成的栅电极(131)、由多晶硅形成的分离栅电极(132)、栅氧化层介质(150)、第一介质层(151)、栅电极(131)与分离栅电极(132)之间的第三介质层(153)，在体内场板槽(162)内形成的第二介质层(152)和多晶硅体内场板(130)，第四介质层(154)；
由刻槽填充实现的第二介质层(152)和多晶硅体内场板(130)伸入第一导电类型半导体漂移区(112)内，第二介质层(152)将多晶硅体内场板(130)包围；第一导电类型半导体衬底(110)重掺杂，第一导电类型半导体源接触区(111)和第二导电类型半导体源接触区(121)重掺杂；源极金属(140)将第一导电类型半导体源接触区(111)和第二导电类型半导体源接触区(121)短接，并覆盖住多晶硅体内场板(130)，体内场板槽(162)上表面被第二导电类型半导体源接触区(121)包围，体内场板槽(162)在前后方向周期性出现。
2.根据权利要求1所述的一种具有体内场板的分离栅VDMOS器件，其特征在于：源极金属(140)通过刻蚀体内场板槽(162)之间表面硅之后淀积金属形成，源极金属(140)将第一导电类型半导体源接触区(111)和第二导电类型半导体源接触区(121)短接，源极金属(140)伸入至第一导电类型半导体漂移区(112)内，体内场板槽(162)和源极金属(140)在前后方向交替出现。
3.根据权利要求1所述的一种具有体内场板的分离栅VDMOS器件，其特征在于：分离栅槽(161)的深度小于体内场板槽(162)的深度。
4.根据权利要求1所述的一种具有体内场板的分离栅VDMOS器件，其特征在于：体内场板槽(162)伸入第一导电类型半导体衬底(110)内。
5.根据权利要求1所述的一种具有体内场板的分离栅VDMOS器件，其特征在于：分离栅槽(161)和体内场板槽(162)均伸入第一导电类型半导体衬底(110)。
6.权利要求1所述的一种具有体内场板的分离栅VDMOS器件的制造方法，其特征在于：包括步骤：
(a)在给定的第一类导电类型半导体材料衬底片上通过外延工艺形成器件的漂移区，在此基础上利用掩膜版通过深槽刻蚀工艺形成分离栅槽(161)和体内场板槽(162)；
(b)在(a)的基础上，通过热生长或者淀积工艺同时形成所需要的第一介质层(151)和第二介质层(152)，再通过淀积工艺在槽内介质层中填满多晶硅，通过多晶硅刻蚀利用掩膜版将分离栅槽(161)内的多晶硅刻蚀掉，从而形成分离栅电极(132)，并刻蚀掉分离栅槽(161)上部分的介质层；
(c)在(b)的基础上，通过淀积或者热生长介质层并刻蚀介质层，形成分离栅槽(161)内分离栅电极(132)和栅电极之间的第三介质层(153)，再通过热氧化工艺形成栅氧化层介质(150)，再淀积并CMP多晶硅形成栅电极(131)，并进行表面CMP；
(d)在(c)的基础上，利用自对准工艺，注入第二导电类型半导体杂质，并推结形成第二导电类型半导体阱区(122)作为沟道；
(e)在(d)的基础上，先后注入第一导电类型半导体杂质和第二导电类型半导体杂质，形成第一导电类型半导体源接触区(111)和第二导电类型半导体源接触区(121)，其中第一导电类型杂质通过自对准工艺注入，第二导电类型杂质利用掩膜版注入；再淀积介质作为第四介质层(154)，并刻蚀第四介质层及填充金属或多晶硅形成栅电极和源电极接触金属或多晶硅，CMP表面接触金属或多晶硅后即形成具有体内场板的分离栅VDMOS器件。
7.根据权利要求1-5任意一项所述的具有体内场板的分离栅VDMOS器件的制造方法，其特征在于：分离栅槽(161)和体内场板槽(162)的形成在实际工艺中使用不同掩膜版；体内场板槽(162)中的第二介质层(152)和分离栅槽(161)中的第一介质层(151)通过淀积形成或通过热生长形成。
8.根据权利要求1所述的具有体内场板的分离栅VDMOS器件的制造方法，其特征在于：分离栅电极(132)与控制栅(131)之间的第三介质层(153)利用栅氧化层介质(150)的形成同时生长形成。
9.根据权利要求1所述的具有体内场板的分离栅VDMOS器件，其特征在于：第一类导电类型半导体为N型，第二类导电类型半导体为P型，或者第一类导电类型半导体为P型，第二类导电类型半导体为N型。
10.根据权利要求1所述的具有体内场板的分离栅VDMOS器件，其特征在于：其半导体是硅，或者碳化硅。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110943132A (zh) * | 2019-12-17 | 2020-03-31 | 华羿微电子股份有限公司 | 低电容的沟槽型vdmos器件及其制备方法 |
| CN113363315A (zh) * | 2021-04-25 | 2021-09-07 | 深圳深爱半导体股份有限公司 | 平面t型栅晶体管原胞结构及制作方法 |
| CN113690299A (zh) * | 2020-05-18 | 2021-11-23 | 华润微电子（重庆）有限公司 | 沟槽栅vdmos器件及其制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101794817A (zh) * | 2003-12-30 | 2010-08-04 | 飞兆半导体公司 | 功率半导体器件及制造方法 |
| CN102007584A (zh) * | 2008-02-14 | 2011-04-06 | 马克斯半导体股份有限公司 | 半导体装置结构及其相关工艺 |
| CN106158973A (zh) * | 2016-07-06 | 2016-11-23 | 电子科技大学 | 一种积累型dmos |
-
2018
- 2018-08-23 CN CN201810968196.1A patent/CN109119476A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101794817A (zh) * | 2003-12-30 | 2010-08-04 | 飞兆半导体公司 | 功率半导体器件及制造方法 |
| CN102007584A (zh) * | 2008-02-14 | 2011-04-06 | 马克斯半导体股份有限公司 | 半导体装置结构及其相关工艺 |
| CN106158973A (zh) * | 2016-07-06 | 2016-11-23 | 电子科技大学 | 一种积累型dmos |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110943132A (zh) * | 2019-12-17 | 2020-03-31 | 华羿微电子股份有限公司 | 低电容的沟槽型vdmos器件及其制备方法 |
| CN113690299A (zh) * | 2020-05-18 | 2021-11-23 | 华润微电子（重庆）有限公司 | 沟槽栅vdmos器件及其制备方法 |
| CN113690299B (zh) * | 2020-05-18 | 2024-02-09 | 华润微电子（重庆）有限公司 | 沟槽栅vdmos器件及其制备方法 |
| CN113363315A (zh) * | 2021-04-25 | 2021-09-07 | 深圳深爱半导体股份有限公司 | 平面t型栅晶体管原胞结构及制作方法 |
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