CN108899325A - 一种ltps-tft阵列基板及其制造方法和显示面板 - Google Patents
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Abstract
本申请提供了一种LTPS‑TFT阵列基板及其制造方法和显示面板，该LTPS‑TFT阵列基板包括沿行方向设置的多条扫描线、沿列方向设置的多条数据线以及由扫描线和数据线定义的呈阵列排列的多个像素，像素包括两个以扫描线轴对称的薄膜晶体管，其中，像素的两个薄膜晶体管的输入端与同一数据线电连接，并且像素的两个薄膜晶体管的输出端与同一像素的像素电极电连接。通过这种方式，本申请能够改善中大尺寸LTPS‑TFT显示面板因像素尺寸较大引起的像素电极充电不足问题，提升显示品质。
Description
技术领域
本申请涉及显示面板技术领域，特别是涉及一种LTPS-TFT阵列基板及其制造方法和显示面板。
背景技术
LTPS-TFT(Low Temperature Poly-Si Thin Film Transistor)具有载流子迁移率高，器件尺寸小等突出优点，是发展低功耗、高集成度显示面板的关键技术。
本申请的发明人在长期研发中发现，近年来，电视、手机等显示产品的平均尺寸在不断扩大，而在实际的生产应用中，随着LTPS-TFT液晶显示面板尺寸增大，像素尺寸增加，像素充电能力不足问题是制约其发展应用的突出问题之一。
发明内容
本申请实施例一方面提供了一种LTPS-TFT阵列基板，该LTPS-TFT阵列基板包括沿行方向设置的多条扫描线、沿列方向设置的多条数据线以及由扫描线和数据线定义的呈阵列排列的多个像素，像素包括两个以扫描线轴对称的薄膜晶体管，其中，像素的两个薄膜晶体管的输入端与同一数据线电连接，并且像素的两个薄膜晶体管的输出端与同一像素的像素电极电连接。
本申请实施例另一方面还提供一种LTPS-TFT阵列基板的制备方法，该方法包括：在基体上形成LTPS-TFT阵列基板的像素、扫描线以及数据线，其中，形成LTPS-TFT阵列基板的像素的步骤，包括形成像素的两个以扫描线轴对称的薄膜晶体管，其中，像素的两个薄膜晶体管的输入端与同一数据线电连接，并且像素的两个薄膜晶体管的输出端与同一像素的像素电极电连接。
另外，本申请实施例还提供一种LTPS-TFT显示面板，该LTPS-TFT显示面板包括：第一基板、第二基板及液晶层；第一基板和/或第二基板为上述实施例中所述的LTPS-TFT阵列基板；其中，所述液晶层位于所述第一基板及所述第二基板之间。
本申请实施例的有益效果是：区别于现有技术，本申请提供的LTPS-TFT阵列基板包括沿行方向设置的多条扫描线、沿列方向设置的多条数据线以及由扫描线和数据线定义的呈阵列排列的多个像素，像素包括两个以扫描线轴对称的薄膜晶体管，其中，像素的两个薄膜晶体管的输入端与同一数据线电连接，并且像素的两个薄膜晶体管的输出端与同一像素的像素电极电连接。本申请通过将薄膜晶体管器件对称设计，对称位置的两个的薄膜晶体管同时对同一像素的像素电极充电，使得像素电极整体充电均匀且充足，以提高中大尺寸LTPS-TFT液晶显示面板的像素充电能力和改善显示品质。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请LTPS-TFT阵列基板一实施例的结构示意图；
图2是图1中局部区域4的放大示意图；
图3是本申请LTPS-TFT显示面板一实施例的简易剖面结构示意图。
具体实施方式
下面结合附图和实施例，对本申请作进一步的详细描述。特别指出的是，以下实施例仅用于说明本申请，但不对本申请的范围进行限定。同样的，以下实施例仅为本申请的部分实施例而非全部实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。
本申请中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本申请实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、***、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
请参阅图1和图2，图1是本申请LTPS-TFT阵列基板一实施例的结构示意图，图2是图1中局部区域4(参见图1中虚线框4)的放大示意图。
本申请实施例提供的一种LTPS-TFT阵列基板，如图1和图2所示，包括沿行方向设置的多条扫描线1、沿列方向设置的多条数据线2以及由扫描线1和数据线2定义的呈阵列排列的多个像素3，像素3包括两个以扫描线轴对称的薄膜晶体管31，其中，像素3的两个薄膜晶体管31的输入端311与同一数据线2电连接，并且像素3的两个薄膜晶体管31的输出端312与同一像素3的像素电极32电连接。
为满足人们对大尺寸显示面板的需求，将LTPS-TFT显示面板的尺寸增大，像素尺寸会增加，极易导致像素电极充电不足，从而导致显示画面的显示质量下降，甚至不能正常显示。
区别于现有技术，本实施例的像素3包括两个以扫描线轴对称的薄膜晶体管31，像素3的两个薄膜晶体管31的输入端311与同一数据线2电连接，并且像素3的两个薄膜晶体管31的输出端312与同一像素3的像素电极32电连接，在扫描线1提供的扫描信号驱动下，像素3的两个薄膜晶体管31均能给像素3的像素电极32充电，能解决由于像素尺寸过大而导致的充电不足问题，同时像素3的两个薄膜晶体管31以扫描线轴对称的方式设置，使得像素电极32整体充电均匀。
进一步地，本申请实施例提供了一种LTPS-TFT阵列基板的扫描线布线方法。具体地，参阅图1，每条扫描线1包括两条并联的子扫描线11，像素3的两个薄膜晶体管31的栅极分别与同一条扫描线1的两条并联的子扫描线11的其中一条相连接，以实现扫描信号由一根扫描线1输入而同时驱动两行薄膜晶体管31的目的。在扫描线1提供的扫描信号驱动下，像素3的两个薄膜晶体管31能同时给像素3的像素电极32充电，能够加快像素电极32的充电过程。
具体而言，薄膜晶体管31的栅极可以是多层金属形成的金属化合物导电层，通常采用铝以及铝合金等材料制成，或者是铝层、钨层、铬层叠加后形成的金属化合物导电层。栅极的形成首先通过物理气相沉积(Physical Vapor Deposition，PVD)技术形成栅极金属层，然后经过蚀刻等工艺形成具有所需的图案的栅极。
可选地，本实施例像素3的两个薄膜晶体管31的栅极与并联的子扫描线11直接连接，或者说，子扫描线11与薄膜晶体管31的栅极同层，二者由同一栅极层经曝光、蚀刻工艺制作而成，有利于阵列基板的布线设置。
其中，薄膜晶体管31的输入端位置设置有第一连接孔33，薄膜晶体管31的输出端位置设置有第二连接孔34，其中，薄膜晶体管的输入端311经所述第一连接孔33连接数据线2，薄膜晶体管31的输出端312经所述第二连接孔34连接像素电极32。
可选地，输入端311为薄膜晶体管31的源极与漏极中的一者，输出端312为薄膜晶体管31的源极与漏极中的另一者。
具体地，请参阅图2，图2是图1中虚线框4区域的放大示意图，薄膜晶体管31的输出端经第二连接孔34连接像素电极32，包括：在薄膜晶体管31的栅极上依次设置有层间绝缘层、数据线2、像素金属层35、平坦层、公共电极36、钝化层及像素电极32，在平坦层上对应的第二连接孔34位置设有第三连接孔37，在公共电极36上对应的第三连接孔位置37设有第四连接孔38，在钝化层上对应的第四连接孔38位置设有第五连接孔39，其中，第三连接孔37的尺寸较第二连接孔34大，二者为嵌套结构；第四连接孔38的尺寸较第三连接孔37大，二者为嵌套结构；第五连接孔39的尺寸较第四连接孔38小，二者为嵌套结构，以确保像素电极32经第五连接孔39能与薄膜晶体管31的输出端312连接。
其中，薄膜晶体管31的输出端312与像素电极32实现电连接的过程，具体地，包括输出端312先通过第二连接孔34与像素金属层35实现电连接，然后像素金属层通过设置在其与像素电极32之间的其他层结构上的第三连接孔37、第四连接孔38和第五连接孔39间接实现其与像素电极32的电连接。
可选地，本实施例进一步包括一存储电容C1(图示省略)，存储电容C1与像素电极32连接，用于存储像素电极32的充电电荷，以使在薄膜晶体管31充电截止后，再次导通前，给像素电极32通供像素电压，使像素3正常工作。
进一步地，本申请还提供上述LTPS-TFT阵列基板的制备方法。具体地，上述LTPS-TFT阵列基板的制备方法包括：
在基板上形成LTPS-TFT阵列基板的像素3、扫描线1以及数据线2，其中，形成LTPS-TFT阵列基板的像素3的步骤，包括形成像素3的两个以扫描线轴对称的薄膜晶体管31，其中，像素3的两个薄膜晶体管31的输入端311与同一数据线2电连接，并且像素3的两个薄膜晶体管31的输出端312与同一像素3的像素电极32电连接。
其中，薄膜晶体管31的输入端位置开有第一连接孔33，薄膜晶体管31的输出端位置开有第二连接孔34，其中，薄膜晶体管的输入端311经所述第一连接孔33连接数据线2，薄膜晶体管31的输出端312经所述第二连接孔34连接像素电极32。
可选地，输入端311为薄膜晶体管31的源极与漏极中的一者，输出端312为薄膜晶体管31的源极与漏极中的另一者。
其中，形成薄膜晶体管31的步骤，具体包括：提供一基板；在所述基板上依次形成遮光层、缓冲层、低温多晶硅半导体层、栅绝缘层、栅极，其中，低温多晶硅半导体层具有规则分布的图案，为以扫描线轴对称的周期性结构。
举例而言，低温多晶硅半导体层的形成如下：在缓冲层上利用化学气相沉积和准分子激光退火工艺制作多晶硅半导体层，利用曝光、蚀刻工艺将多晶硅半导体层图形化，制作成以扫描线轴对称的周期性结构。
其中，形成薄膜晶体管31的栅极的步骤，包括制作栅极层，将栅极层图形化，以得到与像素3的两个薄膜晶体管31的栅极对应连接的两条并联的子扫描线11，其中，两条所述并联的子扫描线11形成一条扫描线1。
具体而言，薄膜晶体管31的栅极可以是多层金属形成的金属化合物导电层，通常采用铝以及铝合金等材料制成，或者是铝层、钨层、铬层叠加后形成的金属化合物导电层。栅极的形成首先通过物理气相沉积(Physical Vapor Deposition，PVD)技术形成栅极金属层，然后经过蚀刻等工艺形成具有所需的图案的栅极。
可选地，本实施例像素3的两个薄膜晶体管31的栅极与并联的子扫描线11直接连接，或者说，子扫描线11与薄膜晶体管31的栅极同层，二者由同一栅极层经曝光、蚀刻工艺制作而成，有利于阵列基板的布线设置。
举例而言，形成薄膜晶体管31的栅极的步骤如下，在栅绝缘层上利用物理气相沉积工艺制作栅极层，使用曝光、蚀刻工艺将栅极层图形化，其设计要点为周期性轴对称结构多晶硅半导体层上的子扫描线11含有栅极并且并联，其信号由一根扫描线1输入以实现同时驱动两行薄膜晶体管31的目的。
其中，参阅图2，在形成薄膜晶体管31的栅极的步骤后，包括在栅极及扫描线1上依次制作层间绝缘层、数据线2、像素金属层35、平坦层、公共电极36、钝化层及像素电极32，在平坦层上对应的第二连接孔34位置制作第三连接孔37，在公共电极36上对应的第三连接孔37位置制作第四连接孔38，在钝化层上对应的第四连接孔38位置制作第五连接孔39。
其中，请参阅图2，第三连接孔37的尺寸较第二连接孔34大，二者为嵌套结构；第四连接孔38的尺寸较第三连接孔37大，二者为嵌套结构；第五连接孔39的尺寸较第四连接孔38小，二者为嵌套结构，以确保像素电极32经第五连接孔39与薄膜晶体管31的输出端312连接。
其中，薄膜晶体管31的输出端312与像素电极32实现电连接的过程，具体地，包括输出端312先通过第二连接孔34与像素金属层35实现电连接，然后像素金属层35通过设置在其与像素电极32之间的其他层结构上的第三连接孔37、第四连接孔38和第五连接孔38间接实现其与像素电极32的电连接。
举例而言，本申请实施例LTPS-TFT阵列基板的制备方法可以被具体实施为以下步骤：
S101，利用物理气相沉积工艺在玻璃基板上沉积金属遮光层；利用曝光、蚀刻工艺将金属遮光层图形化；
S102，利用化学气相沉积工艺生长SiNx/SiOx缓冲层；
S103，利用化学气相沉积和准分子激光退火工艺制作多晶硅半导体层，利用曝光、蚀刻工艺将多晶硅半导体层图形化，制作成以扫描线轴对称的周期性结构；
S104，利用离子注入工艺对多晶硅半导体层进行掺杂；
S105，利用化学气相沉积工艺制作SiOx栅绝缘层；
S106，利用物理气相沉积工艺制作栅极层，使用曝光、蚀刻工艺制作将栅极层图形化，其设计要点为周期性轴对称结构多晶硅半导体层上的子扫描线11含有栅极且并联，其信号由一根扫描线1输入以实现同时驱动两行薄膜晶体管的目的；
S107，利用化学气相沉积工艺制作SiNx/SiOx层间绝缘层；利用曝光、蚀刻工艺在多晶硅半导体层方形端口的对应位置开第一连接孔33和第二连接孔34(参见图2)；利用物理气相沉积工艺制作数据线2和像素金属层35，数据线2通过第一连接孔33与多晶硅半导体层实现电连接；像素金属层35通过第二连接孔34与多晶硅半导体实现电连接；
S108，利用涂布工艺制作平坦层，利用曝光显影工艺在第二连接孔34位置制作第三连接孔37；其中第三连接孔37尺寸较第二连接孔34大，二者为嵌套结构；
S109，利用物理气相沉积工艺制作公共电极36，使用曝光、蚀刻工艺将公共电极36分割成块状，并在第三连接孔37位置形成第四连接孔38；其中第四连接孔38尺寸比第三连接孔37大，二者为嵌套结构；
S110，利用化学气相沉积工艺制作SiNx钝化层；利用曝光、蚀刻工艺在第四连接孔38位置形成第五连接孔39，其中第五连接孔39尺寸较第四连接孔38小，二者为嵌套结构；
S111，利用物理气相沉积工艺制作像素电极32，像素电极32经第五连接孔39实现与两侧多晶硅方形端口区域电连接。
区别于现有技术，本实施例的LTPS-TFT阵列基板的制备方法通过将薄膜晶体管31设计成轴对称的周期性结构，以对称位置的两个薄膜晶体管31同时对同一像素3充电，能减少充电时间，使得像素电极32整体充电均匀，以提高大尺寸显示面板的充电能力，从而改善因像素充电不足引起的显示品质下降问题。
进一步地，图3是本申请LTPS-TFT显示面板一实施例的简易剖面结构示意图。
如图3所示，LTPS-TFT显示面板5包括第一基板51、第二基板52及液晶层53；第一基板51和/或第二基板52为上述实施例中所述的LTPS-TFT阵列基板；其中，液晶层53位于第一基板51及第二基板52之间，且在第一基板51及第二基板52的控制下调节背光的透过率。
LTPS-TFT阵列基板的结构及工作原理及流程已在上述实施例中进行了详细的叙述，这里也不重复。
区别于现有技术，本实施例的LPTS-TFT阵列基板的像素包括两个以扫描线轴对称的薄膜晶体管，同时给像素的像素电极充电，能够加快像素电极的充电过程，能够使像素电极整体充电均匀且充足，从而能够提高中大尺寸显示面板的显示质量。
以上所述仅为本申请的部分实施例，并非因此限制本申请的保护范围，凡是利用本申请说明书及附图内容所作的等效装置或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。
Claims (10)
1.一种LTPS-TFT阵列基板，其特征在于，包括：沿行方向设置的多条扫描线、沿列方向设置的多条数据线以及由所述扫描线和所述数据线定义的呈阵列排列的多个像素，所述像素包括两个以扫描线轴对称的薄膜晶体管，其中，所述像素的两个所述薄膜晶体管的输入端与同一所述数据线电连接，并且所述像素的两个所述薄膜晶体管的输出端与同一所述像素的像素电极电连接。
2.根据权利要求1所述的LTPS-TFT阵列基板，其特征在于，所述扫描线包括两条并联的子扫描线，所述像素的两个所述薄膜晶体管的栅极分别与两条并联的所述子扫描线的其中一条相连接。
3.根据权利要求1所述的LTPS-TFT阵列基板，其特征在于，所述薄膜晶体管的输入端位置设置有第一连接孔，所述薄膜晶体管的输出端位置设置有第二连接孔，其中，所述薄膜晶体管的所述输入端经所述第一连接孔连接所述数据线，所述薄膜晶体管的所述输出端经所述第二连接孔连接所述像素电极。
4.根据权利要求1所述的LTPS-TFT阵列基板，其特征在于，所述输入端为所述薄膜晶体管的源极与漏极中的一者，所述输出端为所述薄膜晶体管的源极与漏极中的另一者。
5.根据权利要求3所述的LTPS-TFT阵列基板，其特征在于，在所述薄膜晶体管的栅极上依次设置有层间绝缘层、所述数据线、像素金属层、平坦层、公共电极、钝化层及所述像素电极，在所述平坦层上对应的所述第二连接孔位置设有第三连接孔，在所述公共电极上对应的所述第三连接孔位置设有第四连接孔，在所述钝化层上对应的所述第四连接孔位置设有第五连接孔，其中，所述第二连接孔与所述第三连接孔为嵌套结构，所述第三连接孔与所述第四连接孔为嵌套结构，所述第四连接孔与所述第五连接孔为嵌套结构，所述像素电极经所述第五连接孔与所述薄膜晶体管的所述输出端连接。
6.一种LTPS-TFT阵列基板的制备方法，其特征在于，包括：
在基板上形成所述LTPS-TFT阵列基板的像素、扫描线以及数据线，其中，形成所述LTPS-TFT阵列基板的所述像素的步骤，包括形成所述像素的两个以扫描线轴对称的薄膜晶体管，其中，所述像素的两个所述薄膜晶体管的输入端与同一所述数据线电连接，并且所述像素的两个所述薄膜晶体管的输出端与同一所述像素的像素电极电连接。
7.根据权利要求6所述的LTPS-TFT阵列基板的制备方法，其特征在于，所述输入端为所述薄膜晶体管的源极与漏极中的一者，所述输出端为所述薄膜晶体管的源极与漏极中的另一者。
8.根据权利要求6所述的LTPS-TFT阵列基板的制备方法，其特征在于，形成所述薄膜晶体管的步骤，具体包括：提供一基板；在所述基板上依次形成遮光层、缓冲层、低温多晶硅半导体层、栅绝缘层、栅极，其中，所述低温多晶硅半导体层具有规则分布的图案，为以扫描线轴对称的周期性结构。
9.根据权利要求8所述的LTPS-TFT阵列基板的制备方法，其特征在于，形成所述薄膜晶体管的所述栅极的步骤，包括制作栅极层，将所述栅极层图形化，以得到与所述像素的两个所述薄膜晶体管的所述栅极对应连接的两条并联的子扫描线，其中，两条所述并联的子扫描线形成一条扫描线。
10.一种LTPS-TFT显示面板，其特征在于，包括：
第一基板、第二基板及液晶层；所述第一基板和/或第二基板为权利要求1-5任一项所述的LTPS-TFT阵列基板；
其中，所述液晶层位于所述第一基板及所述第二基板之间。
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|---|---|---|---|
| CN201810680084.6A CN108899325A (zh) | 2018-06-27 | 2018-06-27 | 一种ltps-tft阵列基板及其制造方法和显示面板 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113341623A (zh) * | 2021-05-31 | 2021-09-03 | 惠科股份有限公司 | 阵列基板和显示面板 |
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| US20070273802A1 (en) * | 2006-05-23 | 2007-11-29 | Casio Computer Co., Ltd. | Display device with static electricity protecting circuit |
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2018
- 2018-06-27 CN CN201810680084.6A patent/CN108899325A/zh active Pending
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