CN111627819B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供衬底；在衬底上形成源掺杂层；在源掺杂层上形成半导体柱；在半导体柱的顶端形成漏掺杂层；形成包围半导体柱的部分侧壁且露出漏掺杂层的栅极结构，栅极结构包括覆盖半导体柱部分侧壁的功函数层和覆盖功函数层的栅极层；在功函数层中靠近漏掺杂层的位置处掺杂能增加半导体结构阈值电压的掺杂离子。本发明实施例在功函数层中掺杂离子，使得漏掺杂层处的电压降低，相应的漏掺杂层处的纵向电场降低，也就是提高了半导体结构的可靠性，且因为只对功函数层中靠近漏掺杂层的位置处进行掺杂，源掺杂层处的开启电压较低，使得半导体结构的驱动电流较高，综上使得半导体结构的电学性能得到优化。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。
晶体管沟道长度的缩短具有增加芯片的管芯密度，增加开关速度等好处。然而随着沟道长度的缩短，晶体管源极与漏极间的距离也随之缩短，栅极对沟道的控制能力变差，使亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channeleffects，SCE)更容易发生，晶体管的沟道漏电流增大。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。全包围栅极晶体管包括横向全包围栅极(Lateral Gate-all-around，LGAA)晶体管和垂直全包围栅极(Vertical Gate-all-around，VGAA)晶体管，其中，VGAA的沟道在垂直于衬底表面的方向上延伸，有利于提高半导体结构的面积利用效率，因此有利于实现更进一步的特征尺寸缩小。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成源掺杂层；在所述源掺杂层上形成半导体柱；在所述半导体柱的顶端形成漏掺杂层；形成包围所述半导体柱的部分侧壁且露出所述漏掺杂层的栅极结构，所述栅极结构包括覆盖所述半导体柱部分侧壁的功函数层和覆盖所述功函数层的栅极层；在所述功函数层中靠近所述漏掺杂层的位置处掺杂能增加半导体结构阈值电压的掺杂离子。
相应的，本发明实施例还提供一种半导体结构，包括：衬底；源掺杂层，位于所述衬底上；半导体柱，位于所述源掺杂层上；漏掺杂层，位于所述半导体柱顶端；栅极结构，包围所述半导体柱的部分侧壁且露出所述漏掺杂层，所述栅极结构包括覆盖半导体柱部分侧壁的功函数层和覆盖所述功函数层的栅极层；掺杂离子，位于所述功函数层中靠近所述漏掺杂层的位置处，所述掺杂离子能增加半导体结构阈值电压。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例中所述基底包括衬底、位于所述衬底上的源掺杂层以及位于所述源掺杂层上的半导体柱；在所述半导体柱顶端形成漏掺杂层；所述栅极结构包括功函数层和位于所述功函数层上的栅极层，且所述栅极结构露出所述漏掺杂层；在所述功函数层中靠近所述漏掺杂层的位置处掺杂能增加半导体结构阈值电压的掺杂离子。所述源掺杂层与衬底连接，因此，源掺杂层的电压较低，漏掺杂层的电压高于源掺杂层的电压，因此漏掺杂层的电场比较强，相应的漏掺杂层中的热载流子易破坏栅极结构，电场强度的大小与电压强度成正相关，所述漏掺杂层处有纵向电场，漏掺杂层处的纵向电压等于加载在栅极结构上的纵向电压减去半导体结构的阈值电压，本发明实施例通过在所述功函数层中掺杂能增加半导体结构阈值电压的掺杂离子，使得漏掺杂层处的电压降低，相应的漏掺杂层处的纵向电场降低，提高了漏掺杂层处的可靠性，也就是提高了半导体结构的可靠性，且因为只对功函数层中靠近所述漏掺杂层的位置处进行掺杂，源掺杂层处的开启电压较低，使得半导体结构的驱动电流较高，综上使得半导体结构的电学性能得到优化。
附图说明
图1一种半导体结构的结构示意图；
图2至图14是本发明实施例半导体结构的形成方法第一实施例中各步骤对应的结构示意图；
图15是本发明实施例半导体结构的形成方法第二实施例中的结构示意图。
具体实施方式
由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1，示出了一种半导体结构的结构示意图。
所述半导体结构包括：衬底10；源掺杂层11，位于所述衬底10上；半导体柱13，位于所述源掺杂层11上；漏掺杂层12，位于所述半导体柱13顶端；隔离层14，位于所述半导体柱13露出的所述源掺杂层11上，且所述隔离层14覆盖所述半导体柱13的部分侧壁；栅极结构15，包围所述半导体柱13的部分侧壁，且所述栅极结构15露出所述漏掺杂层12；底部接触孔插塞16，位于所述源掺杂层11上且与源掺杂层11连接；栅极接触孔插塞17，位于所述栅极结构15上且与栅极结构15连接；顶部接触孔插塞18，位于漏掺杂层12上，且与漏掺杂层12连接。
所述源掺杂层11与衬底10连接，在半导体结构工作时，源掺杂层11的电压较低，漏掺杂层12的电压高于源掺杂层11的电压，因此漏掺杂层12的电场比较强，相应的漏掺杂层12中的热载流子易破坏栅极结构15，使得所述半导体结构的电学性能不高。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底、位于所述衬底上的源掺杂层以及位于所述源掺杂层上的半导体柱；在所述半导体柱顶端形成漏掺杂层；形成包围所述半导体柱的部分侧壁且露出所述漏掺杂层的栅极结构，所述栅极结构包括功函数层和位于所述功函数层上的栅极层，且所述栅极结构露出所述漏掺杂层；在所述功函数层中靠近所述漏掺杂层的位置处掺杂能增加半导体结构阈值电压的掺杂离子。所述源掺杂层与衬底连接，因此，源掺杂层的电压较低，漏掺杂层的电压高于源掺杂层的电压，因此漏掺杂层的电场比较强，相应的漏掺杂层中的热载流子易破坏栅极结构，电场强度的大小与电压强度成正相关，所述漏掺杂层处有纵向电场，漏掺杂层处的纵向电压等于加载在栅极结构上的纵向电压减去半导体结构的阈值电压，本发明实施例通过在所述功函数层中掺杂能增加半导体结构阈值电压的掺杂离子，使得漏掺杂层处的电压降低，相应的漏掺杂层处的纵向电场降低，提高了漏掺杂层处的可靠性，也就是提高了半导体结构的可靠性，且因为只对功函数层中靠近所述漏掺杂层的位置处进行掺杂，源掺杂层处的开启电压较低，使得半导体结构的驱动电流较高，综上，使得半导体结构的电学性能得到优化。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图2至图14是本发明实施例半导体结构的形成方法第一实施例中各步骤对应的结构示意图。
参考图2，提供衬底100。所述衬底100为后续形成半导体结构提供工艺平台。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
继续参考图2，在所述衬底100上形成源掺杂层101。
源掺杂层101作为所述半导体结构的源极。所述源掺杂层101与后续形成在半导体柱顶端的漏掺杂层构成所述半导体结构的源漏掺杂层。
本实施例中，所述半导体结构用于形成PMOS(Positive Channel Metal OxideSemiconductor)晶体管，即所述源掺杂层101的材料为掺杂P型离子的锗化硅。本实施例通过在锗化硅中掺杂P型离子，使P型离子取代晶格中硅原子的位置，掺入的P型离子越多，多子的浓度就越高，导电性能也就越强。具体的，P型离子包括B、Ga或In。
其他实施例中，所述半导体结构用于形成NMOS(Negative channel Metal OxideSemiconductor)晶体管，所述源掺杂层的材料相应为掺杂N型离子的碳化硅或磷化硅。通过在碳化硅或磷化硅中掺杂N型离子，使N型离子取代晶格中硅原子的位置，掺入的N型离子越多，多子的浓度就越高，导电性能也就越强。具体的，N型离子包括P、As或Sb。
本实施例中，采用外延生长法形成第一外延层，在形成第一外延层的过程中采用原位掺杂离子，形成源掺杂层101。其他实施例中，还可以在形成第一外延层的过程中采用原位自掺杂后，通过离子注入的方式继续对第一外延层进行离子掺杂，形成源掺杂层。掺杂离子可达到提高晶体管载流子迁移率的效果。另一些实施例中，还可以只采用离子注入的方式对第一外延层进行离子掺杂。
参考图3，在所述源掺杂层101上形成半导体柱102。所述半导体柱102在半导体结构工作时用于形成沟道。
本实施例中，所述半导体柱102的材料为硅。在其他实施例中，所述半导体柱的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
形成半导体柱102的步骤包括：形成源掺杂层101后，在所述源掺杂层101上形成半导体材料柱(图中未示出)；在所述半导体材料柱上形成掩膜层103；以所述掩膜层103为掩膜刻蚀所述半导体材料柱，形成半导体柱102。
本实施例中，采用选择性外延生长法在源掺杂层101上形成半导体材料柱，使得形成的半导体材料柱为纯净度较高的单晶材料，为后续形成的半导体柱作沟道区做准备。
需要说明的是，所述半导体柱102不易过矮也不宜过高。若所述半导体柱102过矮，会使得后续形成的沟道区过短，易产生短沟道效应，导致半导体结构的电学性能得不到提高；若所述半导体柱102过高，所述半导体柱102易坍塌，形成所述半导体柱102的工艺难度过大。本实施例中，所述半导体柱102的高度为150纳米至800纳米。
参考图3和图4，在形成半导体柱102后还包括：在所述半导体柱102露出的所述源掺杂层101上形成隔离层104(如图4所示)，所述隔离层104覆盖所述半导体柱102的部分侧壁。
所述隔离层104用于将后续形成的栅极结构与源掺杂层101进行电隔离，优化了半导体结构的电学性能。
本实施例中，所述隔离层104的材料为绝缘材料。具体的，隔离层104的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，隔离层104的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层104的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高后续隔离层104的用于隔离相邻器件的作用。
形成隔离层104的步骤包括：在所述半导体柱102露出的所述源掺杂层101上形成隔离材料层(图中未示出)，所述隔离材料层覆盖所述半导体柱102；对所述隔离材料层进行平坦化处理直至露出所述掩膜层103；以所述掩膜层103为掩膜回刻蚀部分厚度的所述隔离材料层，在所述半导体柱102露出的所述源掺杂层101上形成所述隔离层104。
本实施例中，采用流动性化学气相沉积(Flowable Chemical Vapor Deposition,FCVD)工艺形成所述隔离材料层。流动性化学气相沉积工艺具有良好的填充能力，有利于降低所述隔离材料层内形成空洞等缺陷的概率，相应有利于提高隔离材料层的成膜质量。
需要说明的是，所述隔离层104不宜过厚也不宜过薄。若所述隔离层104过厚，易导致后续形成在所述半导体柱102上的栅极结构过短，易导致栅极结构控制短沟道效应的效果欠佳，不利于提高半导体结构的电学性能。若所述隔离层104过薄，易导致后续形成在所述半导体柱102上的栅极结构与源掺杂层101距离过短，易导致栅极结构和源掺杂层101发生桥接，不利于优化半导体结构的电学性能。本实施例中，所述隔离层104的厚度为5纳米至15纳米。
继续掺杂图3和图4，所述半导体结构的形成方法还包括：在形成所述半导体柱102后，在形成隔离材料层前，在所述半导体柱102和所述半导体柱102露出的所述源掺杂层101上保形覆盖保护材料层105(如图3所示)。
隔离材料层采用流动性化学气相沉积工艺形成，所述隔离材料层富含O和H，所述保护材料层105用于在形成隔离层104的过程中，使得所述半导体柱102表面不易被氧化。
所述保护材料层105的材料为介电材料。具体的，所述保护材料层105的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，保护材料层105的材料为氧化硅。
本实施例中，通过原子层沉积工艺(Atomic Layer Deposition，ALD)形成所述保护材料层105。原子层沉积工艺的沉积均匀性好，有利于提高所述隔离膜的厚度均一性和薄膜质量，相应有利于提高所述保护材料层105的成膜质量，而且采用原子层沉积工艺还有利于精确控制所述保护材料层105的沉积厚度。在其他实施例中，还可以采用化学气相沉积工艺(Chemical Vapor Deposition，CVD)形成侧墙材料层。
需要说明的是，所述保护材料层105不宜过厚也不宜过薄。若保护材料层105的过厚，易导致形成保护材料层105的工艺时间过长，相应的后续去除露出隔离层104(如图4所示)的保护材料层105的工艺过长，且易导致后续形成在所述半导体柱102上的栅极结构过短，易导致栅极结构控制短沟道效应的效果欠佳，不利于提高半导体结构的电学性能。若保护材料层105过薄，易导致半导体柱102表面被氧化，导致半导体柱102的均一性较差，不能很好的提高半导体结构的电学性能。本实施例中，所述保护材料层105的厚度为3纳米至8纳米。
所述半导体结构的形成方法还包括：在形成隔离层104后，去除所述隔离层104露出的保护材料层105，形成保护层106。
去除露出所述隔离层104的所述保护材料层105为后续形成包围所述半导体柱部分侧壁的栅极结构做准备。
本实施例中，所述隔离层104和保护材料层105的材料不同，所述隔离层104和保护材料层105具有刻蚀选择比，采用湿法工艺去除所述隔离层104露出的所述保护材料层105。湿法刻蚀工艺为各向同性刻蚀，湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。
所述保护层106的材料为介电材料，因此位于所述隔离层104底端以及隔离层104与半导体柱102之间的保护层106可以不用去除。
参考图5至图12，形成包围所述半导体柱102部分侧壁的栅极结构109(如图12所示)，所述栅极结构109包括覆盖所述半导体柱102部分侧壁的功函数层1091(如图12所示)和覆盖所述功函数层1091栅极层1092(如图12所示)。
所述栅极结构109用于控制半导体柱102中沟道的开启和断开。
本实施例中，所述半导体结构用于形成NMOS。具体的，功函数层1091的材料包括铝化钛、碳化钽、铝或者碳化钛中的一种或多种。其他实施例中，所述半导体结构用于形成PMOS。具体的，功函数层的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中的一种或多种。
本实施例中，栅极层1092的材料为镁钨合金。其他实施例中，栅极层的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
形成所述栅极结构109的步骤包括：
如图6所示，在所述半导体柱102和所述半导体柱102露出的所述源掺杂层101上保形覆盖栅极材料结构107(如图7所示)。
本实施例中，所述栅极材料结构107包括功函数材料层1071和位于所述功函数材料层1071上的栅极材料层1072。
所述功函数材料层1071为后续形成功函数层做准备，所述栅极材料层1072为后续形成栅极层做准备。
本实施例中，采用原子层沉积工艺形成栅极材料结构107，采用原子层沉积工艺的优点在此不再赘述。
如图7所示，形成覆盖所述栅极材料结构107的遮挡层(图中未示出)，以所述遮挡层为掩膜刻蚀栅极材料结构107；刻蚀所述栅极材料结构107后，去除所述遮挡层。
在去除遮挡层露出的栅极材料结构107的过程中，遮挡层降低了被其覆盖的栅极材料结构107被误刻蚀的概率。
具体的，形成遮挡层的步骤包括：形成覆盖所述栅极材料结构107的遮挡材料层(图中未示出)；在所述遮挡材料层上形成光刻胶层；以所述光刻胶层为掩膜刻蚀所述遮挡材料层，形成遮挡层。
本实施例中，遮挡层的材料为有机材料。有机材料为易于去除的材料，使得在后续去除遮挡层时减少对栅极材料结构107的损伤。
具体的，遮挡层的材料可以为BARC(bottom anti-reflective coating，底部抗反射涂层)材料、ODL(organic dielectric layer，有机介电层)材料、光刻胶、DARC(dielectric anti-reflective coating，介电抗反射涂层)材料、DUO(Deep UV LightAbsorbing Oxide，深紫外光吸收氧化层)材料或APF(Advanced Patterning Film，先进图膜)材料。
本实施例中，采用旋涂工艺上形成遮挡材料层。
本实施例中，刻蚀所述栅极材料结构107后，去除所述遮挡层。通过去除遮挡层，从而为后续形成层间介质层提供空间。
本实施例中，采用灰化工艺或干法刻蚀工艺，去除所述遮挡层。
如图8至图11所示，去除所述遮挡层后，形成覆盖所述半导体柱102的部分侧壁的层间介质层110(如图11所示)。
所述层间介质层110为后续去除露出所述层间介质层110的栅极材料结构107做准备。
所述层间介质层110用于实现相邻器件之间的电隔离，所述层间介质层110的材料为绝缘材料。本实施例中，所述层间介质层110的材料为氧化硅，其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他的绝缘材料。
形成层间介质层110的步骤包括：形成覆盖所述栅极材料结构107的层间介质材料层111(如图8所示)，所述层间介质材料层111露出位于所述半导体柱102上的所述栅极材料结构107的顶面；回刻蚀部分厚度的所述层间介质材料层111，形成覆盖所述半导体柱102部分侧壁的层间介质层110。
如图12所示，去除高于所述层间介质层110的栅极材料结构107，形成覆盖所述半导体柱102部分侧壁的栅极结构109。
本实施例中，采用干法工艺去除露出所述层间介质层110的所述栅极材料结构107。干法刻蚀工艺有利于精确控制去除露出所述层间介质层110的所述栅极材料结构107的厚度，降低对其他膜层结构的损伤。其他实施例中，还可以采用湿法刻蚀工艺去除露出所述层间介质层的所述栅极材料结构。
继续参考图5，需要说明的是，所述半导体结构的形成方法还包括：在形成隔离层104后，形成栅极材料结构107前，在所述半导体柱102和所述半导体柱102露出的所述隔离层104上保形覆盖栅介质层108。
所述栅介质层108用于实现栅极材料结构107与半导体柱102实现电隔离。
本实施例中，栅极结构为金属栅极结构，因此栅介质层108的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO和Al2O3中的一种或几种。其他实施例中，所述栅极结构为多晶硅栅极结构时，栅介质层的材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅和非晶碳中的一种或几种。
本实施例中，采用原子层沉积工艺形成栅介质层108，采用原子层沉积工艺的优点在此不再赘述。其他实施例中，还可以采用化学气相沉积工艺形成栅介质层。
继续参考图8至图10，在所述半导体柱102的顶端形成漏掺杂层112(如图10所示)。
漏掺杂层112与源掺杂层101在半导体结构工作时，为沟道提供应力，增加载流子的迁移速率。
所述漏掺杂层112的形成步骤包括：在形成层间介质材料层111后，形成层间介质层110之前，采用平坦化工艺去除高于所述掩膜层103的所述层间介质材料层111和栅极材料结构107；露出所述掩膜层103后，去除所述掩膜层103，形成由半导体柱102和栅介质层108围成的凹槽(图中未示出)；在所述凹槽中形成漏掺杂层112。
本实施例中，本实施例中，采用化学机械平坦化处理(Chemical-MechanicalPlanarization，CMP)对层间介质材料层111进行平坦化处理。
本实施例中，采用湿法刻蚀工艺去除所述掩膜层103。采用湿法工艺去除露出所述层间介质层110的所述栅极材料结构107。湿法刻蚀工艺为各向同性刻蚀，湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。其他实施例中，还可以采用干法刻蚀工艺去除露出掩膜层。
具体的，采用磷酸溶液去除露出所述掩膜层103。
本实施例中，采用外延生长法形成第二外延层，在形成第二外延层的过程中采用原位掺杂离子，形成漏掺杂层112。其他实施例中，还可以在形成第二外延层的过程中采用原位自掺杂后，通过离子注入的方式继续对第二外延层进行离子掺杂，形成漏掺杂层112。掺杂离子可达到提高沟道中载流子迁移率的效果。另一些实施例中，还可以只采用离子注入的方式对第二外延层进行离子掺杂。
本实施例中，所述半导体结构用于形成PMOS(Positive Channel Metal OxideSemiconductor)，即所述第二外延层的材料为锗化硅。本实施例通过在第二外延层中掺杂P型离子，使P型离子取代晶格中硅原子的位置，掺入的P型离子越多，多子的浓度就越高，导电性能也就越强。具体的，P型离子包括B、Ga或In。
其他实施例中，所述半导体结构用于形成NMOS(Negative channel Metal OxideSemiconductor)时，即所述第二外延层的材料相应为碳化硅或磷化硅。通过在第二外延层中掺杂N型离子，使N型离子取代晶格中硅原子的位置，掺入的N型离子越多，多子的浓度就越高，导电性能也就越强。具体的，N型离子包括P、As或Sb。
其他实施例中，形成所述漏掺杂层的步骤还可以包括：采用平坦化工艺去除高于所述半导体柱的所述层间介质材料层；对所述半导体柱进行离子掺杂，形成漏掺杂层。
需要说明的是，在另一些实施例中，形成所述漏掺杂层的步骤包括：在形成所述隔离材料层后，形成隔离层前，采用平坦化工艺去除高于所述掩膜层的隔离材料层；去除所述隔离材料层露出的所述掩膜层，形成由所述隔离材料层和半导体柱围成的隔离层凹槽；在所述隔离层凹槽中，形成所述漏掺杂层。
或者，在形成所述隔离材料层后，形成隔离层前，采用平坦化工艺去除高于所述半导体柱的隔离材料层；对所述半导体柱进行离子掺杂，形成所述漏掺杂层。
在形成栅极材料结构之前形成漏掺杂层，可以避免形成漏掺杂层的过程中，掺杂离子误入栅极材料结构中，导致后续形成的栅极结构不能很好的控制沟道的开启和断开。
继续参考图12，所述栅极结构109露出所述漏掺杂层112。
需要说明的是，所述栅极结构109距离所述漏掺杂层112底部的距离不宜过大也不宜过小。若距离过大，易导致所述半导体柱102上的栅极结构109过短，易导致栅极结构109控制短沟道效应的效果欠佳，不利于提高半导体结构的电学性能。若距离过短，易导致栅极结构109和漏掺杂层112发生桥接，不利于优化半导体结构的电学性能。本实施例中，所述栅极结构109距离所述漏掺杂层112底部的距离为6纳米至10纳米。
参考图13，在所述功函数层1091中靠近所述漏掺杂层112的位置处掺杂能增加半导体结构阈值电压的掺杂离子。
所述源掺杂层101与衬底100连接，因此，源掺杂层101的电压较低，漏掺杂层112的电压高于源掺杂层101的电压，因此漏掺杂层112的电场比较强，相应的漏掺杂层112中的热载流子易破坏栅极结构109，电场强度的大小与电压强度成正相关，所述漏掺杂层112处有纵向电场，漏掺杂层112处的纵向电压等于加载在栅极结构109上的纵向电压减去半导体结构的阈值电压，本发明实施例通过在所述功函数层1091中掺杂能增加半导体结构阈值电压的掺杂离子，使得漏掺杂层112处的电压降低，相应的漏掺杂层112处的纵向电场降低，提高了漏掺杂层112处的可靠性，也就是提高了半导体结构的可靠性，且因为只对功函数层1091中靠近所述漏掺杂层112的位置处进行掺杂，源掺杂层101处的开启电压较低，使得半导体结构的驱动电流较高，综上使得半导体结构的电学性能得到优化。
本实施例中，在形成所述栅极结构109后，通过离子注入的方式在所述功函数层1091中掺杂能增加半导体结构阈值电压的掺杂离子。其他实施例中，还可以通过离子扩散的方式所述功函数层中掺杂离子。
在所述功函数层1091中掺杂离子，使得功函数层1091的费米能级趋向于价带顶变化，或者趋向于导带底变化，则功函数层1091的费米势增大，使得半导体结构的反型层更难产生，提高所述半导体结构的阈值电压，使得在加载在漏掺杂层112上的纵向电压下降，相应的漏掺杂层112处的纵向电场降低，漏掺杂层112中的热载流子不易破坏栅极结构109，优化了半导体结构的电学性能。
在所述功函数层1091中靠近所述漏掺杂层112的位置处掺杂能增加半导体结构阈值电压的掺杂离子，也就是说所述漏掺杂层112处的离子掺杂浓度高于所述源掺杂层101处的离子掺杂浓度，因此，源掺杂层101处的开启电压较低，使得半导体结构的驱动电流较高。
本实施例中，所述半导体结构用于形成PMOS时，所述离子掺杂的工艺参数包括：所述掺杂离子包括Al、Ti和Ta中的一种或多种；注入剂量为1.0E16原子每平方厘米至1.0E19原子每平方厘米，注入能量为0.8Kev至12Kev，离子注入的方向与所述衬底法线的夹角为7度至25度。
需要说明的是，注入剂量不宜过多也不宜过少。若所述注入剂量过多，若所述注入剂量过大，会导致半导体结构的反型层更难产生，半导体结构阈值电压过高，导致半导体结构更难开启；若所述注入剂量过小，半导体结构阈值电压提高不明显，不能降低漏掺杂层112处的电场，导致栅极结构109在热载流子的作用下易被破坏。本实施例中，注入剂量为1.0E16原子每平方厘米至1.0E19原子每平方厘米。
需要说明的是，注入能量不宜过大也不宜过小。若注入能量过大会导致掺杂离子进入靠近源掺杂层101处的功函数层1091中，使得源掺杂层101处的离子掺杂浓度较高，使得半导体结构的驱动电流较低；另外若所述注入能量较高，还会使得掺杂离子进入半导体柱102中，也就是说进入沟道区中，不易起到提高半导体结构阈值电压的作用；若所述注入能量过少，会导致掺杂离子过于集中在所述功函数层1091的顶面，使得所述掺杂离子不能起到调节功函数层1091费米能级的作用，导致所述半导体结构的阈值电压提高不显著。本实施例中，注入能量为0.8Kev至12Kev。
需要说明的是，离子注入的方向与衬底100法线的夹角不宜过大，也不宜过小。若所述注入角度过大，会导致过多的掺杂离子注入栅极层1092中，进而导致过少的掺杂离子注入在功函数层1191中，不能降低漏掺杂层112处的电场，导致栅极结构109在热载流子的作用下易被破坏。若所述注入角度过小，易导致掺杂离子进入靠近所述源掺杂层101的位置处的所述功函数层1091中，导致所述源掺杂层101处的开启电压提高，导致半导体结构的驱动电流较低。本实施例中，离子注入的方向与衬底100法线的夹角为7度至25度。
其他实施例中，半导体结构用于形成NMOS晶体管，所述离子掺杂的工艺参数包括：所述掺杂离子包括F、N、H、C和O中的一种或多种；注入剂量为1.0E14原子每平方厘米至9.0E16原子每平方厘米，注入能量为0.5Kev至10Kev，离子注入的方向与所述衬底法线的夹角为7度至25度。
参考图14，在所述掺杂离子后，形成覆盖层间介质层110和漏掺杂层112的介电层113；形成介电层113后，形成与源掺杂层101连接的底部接触孔插塞114；形成与栅极结构109连接的栅极接触孔插塞115；形成与漏掺杂层112连接的顶部接触孔插塞116。
所述介电层113用于实现相邻器件之间的电隔离，所述介电层113的材料为绝缘材料。
本实施例中，所述介电层113的材料为氧化硅。其他实施例中，所述介电层的材料还可以为氮化硅或氮氧化硅等其他的绝缘材料。
所述底部接触孔插塞114、栅极接触孔插塞115以及顶部接触孔插塞116除了用于实现半导体结构内的电连接，还用于实现半导体结构与半导体结构之间的电连接。
形成所述底部接触孔插塞114的步骤包括：刻蚀所述介电层113、层间介质层110、隔离层104以及保护层106直至形成露出所述源掺杂层101的第一通孔，向所述第一通孔内填充导电材料，所述第一通孔内的导电材料作为底部接触孔插塞114。
本实施例中，所述导电材料的材料为W。在其他实施例中，所述导电材料的材料还可以是Al、Cu、Ag或Au等。
所述栅极接触孔插塞115以及顶部接触孔插塞116的形成方法与底部接触孔插塞114的形成方法类似，在此不再赘述。
如图15所示，本发明还提供第二种半导体结构的形成方法，具体内容如下：
本发明实施例与第一实施例的相同之处，在此不再赘述。本实施例与第一实施例的不同之处在于：在形成所述栅极层2092后，通过退火的方式在所述功函数层2091中靠近所述漏掺杂层212的位置处掺杂离子。
所述掺杂离子通过退火的方式进入所述功函数层2091中，降低了功函数层2091中离子的活性，使得功函数层2091的费米能级趋向于价带顶变化，则功函数层2091的费米势增大，使得半导体结构的反型层更难产生，提高半导体结构的阈值电压，使得在加载在漏掺杂层212上的纵向电压下降，相应的，漏掺杂层212处的纵向电场降低，漏掺杂层212中的热载流子不易破坏栅极结构209，且因为通过退火方式掺杂的离子主要集中在功函数层2091中靠近所述漏掺杂层212的位置处，源掺杂层201处的开启电压较低，使得半导体结构的驱动电流较高，综上优化了半导体结构的电学性能。
例如当所述功函数层2091的材料为TiAl，通过在所述功函数层2091中掺杂F和H中的一种或两种，使得功函数层2091中的费米能级趋向于价带顶变化，则功函数层2091的费米势增大，使得半导体结构的反型层更难产生，提高半导体结构的阈值电压。
退火方式掺杂的离子主要集中在功函数层2091中靠近所述漏掺杂层212的位置处，也就是说所述漏掺杂层212处的离子掺杂浓度高于所述源掺杂层201处的离子掺杂浓度，因此，源掺杂层201处的开启电压较低，使得半导体结构的驱动电流较高。
所述半导体结构用于形成NMOS晶体管，所述离子掺杂的工艺参数包括：所述掺杂离子包括F和H中的一种或多种，所述离子掺杂的反应气体相应包括F2和H2中的一种或多种，其中，F2流量为10sccm至800sccm，或者H2流量为10sccm至800sccm；工艺温度为850摄氏度至1050摄氏度；腔室压强为0.5倍至10倍标准大气压。
需要说明的是，所述腔室中的F2或者H2的流量不宜过大也不宜过小。若所述气体流量过小，易导致所述F离子或者H离子，扩散进入所述功函数层2091中的速率，使得所需工艺的时间过长，不利于提高半导体结构的形成效率；若所述气体流量过大，易导致F离子或者H离子扩散进入靠近所述源掺杂层201的位置处的所述功函数层2091中，导致所述源掺杂层201处的开启电压提高，导致半导体结构的驱动电流较低。本实施例中，F2流量为10sccm至800sccm，或者H2流量为10sccm至800sccm。
需要说明的是，所述工艺温度不宜过小，也不宜过大。如果所述工艺温度过小，则容易导致离子在所述功函数层2091的扩散速度过慢，使得所需工艺的时间过长，不利于提高半导体结构的形成效率；如果所述工艺温度过大，对增强离子扩散的效果不够显著，还可能导致晶体管的电性参数发生偏差，从而导致晶体管电学性能的下降。为此，本实施例中，所述工艺温度在850摄氏度至1050摄氏度的范围内。
需要说明的是，腔室压强不宜过大也不宜过小。若所述腔室压强过大，易导致F离子或者H离子扩散进入靠近所述源掺杂层201的位置处的所述功函数层2091中，导致所述源掺杂层201处的开启电压提高，导致半导体结构的驱动电流较低。若所述腔室压强过小，易导致所述F离子或者H离子，扩散进入所述功函数层2091中的速率，使得所需工艺的时间过长，不利于提高半导体结构的形成效率。本实施例中，腔室压强为0.5倍至10倍的标准大气压。
对本实施例所述半导体结构的具体描述，可参考第一实施例中的相应描述，本实施例在此不再赘述。
相应的，本发明实施例还提供一种半导体结构。参考图14，示出了本发明半导体结构一实施例的结构示意图。
半导体结构包括：衬底100；源掺杂层101，位于衬底100上；半导体柱102，位于源掺杂层101上；漏掺杂层112，位于半导体柱102顶端；栅极结构109，包围半导体柱102的部分侧壁且露出漏掺杂层112，栅极结构109包括覆盖半导体柱102部分侧壁的功函数层1091和覆盖功函数层1091的栅极层1092；掺杂离子，位于功函数层1091中靠近所述漏掺杂层112的位置处，掺杂离子能增加半导体结构阈值电压。
漏掺杂层112的电压高于源掺杂层101的电压，因此漏掺杂层112的电场比较强，相应的漏掺杂层112中的热载流子易破坏栅极结构109，电场强度的大小与电压强度成正相关，漏掺杂层112处有纵向电场，漏掺杂层112处的纵向电压等于加载在栅极结构109上的纵向电压减去半导体结构的阈值电压，本发明实施例通过在功函数层1091中掺杂离子提高半导体结构的阈值电压，使得漏掺杂层112处的电压降低，相应的漏掺杂层112处的纵向电场降低，提高了漏掺杂层112处的可靠性，也就是提高了半导体结构的可靠性，且因为只对功函数层1091中靠近所述漏掺杂层112的位置处进行掺杂，源掺杂层101处的开启电压较低，使得半导体结构的驱动电流较高，综上使得半导体结构的电学性能得到优化。
本实施例中，半导体结构用于形成PMOS时，掺杂离子包括：Al、Ti和Ta中的一种或多种。
掺杂离子位于功函数层1091中靠近所述漏掺杂层112的位置处，使得功函数层1091的费米能级趋向于导带底变化，则功函数层1091的费米势增大，使得半导体结构的反型层更难产生，提高半导体结构的阈值电压，使得在加载在漏掺杂层112上的纵向电压下降，相应的，漏掺杂层112处的纵向电场降低，漏掺杂层112中的热载流子不易破坏栅极结构109，优化了晶体管的电学性能。
所述掺杂离子位于所述功函数层1091中靠近所述漏掺杂层112的位置处，也就是说所述漏掺杂层112处的离子掺杂浓度高于所述源掺杂层101处的离子掺杂浓度，因此，源掺杂层101处的开启电压较低，使得半导体结构的驱动电流较高。
需要说明的是，掺杂离子的浓度不宜过高也不宜过低。若掺杂离子浓度过高，会导致半导体结构的反型层更难产生，半导体结构阈值电压过高，导致半导体结构更难开启。若掺杂离子浓度过低，半导体结构阈值电压提高不明显，不能降低漏掺杂层112处的电场，导致栅极结构109在热载流子的作用下易被破坏。本实施例中，掺杂离子的浓度为1.0E21原子每立方厘米至1.0E24原子立平方厘米。
其他实施例中，半导体结构用于形成NMOS时，掺杂离子包括：F、N、H、C和O中的一种或多种。
掺杂离子位于功函数层中靠近所述漏掺杂层的位置处，使得功函数层的费米能级趋向于价带顶变化，则功函数层的费米势增大，使得半导体结构的反型层更难产生，提高半导体结构的阈值电压，使得在加载在漏掺杂层上的纵向电压下降，相应的，漏掺杂层处的纵向电场降低，漏掺杂层中的热载流子不易破坏栅极结构，优化了晶体管的电学性能。
掺杂离子的浓度为1.0E19原子每立方厘米至9.0E21原子立平方厘米。
衬底100为形成半导体结构提供工艺平台。
本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
半导体柱102在半导体结构工作时用于形成沟道。本实施例中，半导体柱102为纯净度较高的单晶材料。半导体柱102的材料为硅。在其他实施例中，半导体柱的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
需要说明的是，半导体柱102不易过矮也不宜过高。若半导体柱102过矮，会使得后续形成的沟道区过短，易产生短沟道效应，导致半导体结构的电学性能得不到提高；若半导体柱102过高，半导体柱102易坍塌，形成半导体柱102的工艺难度过大。本实施例中，半导体柱102的高度为150纳米至800纳米。
漏掺杂层112与源掺杂层101在半导体结构工作时，为沟道提供应力，增加载流子的迁移速率。源掺杂层101作为半导体结构的源极，漏掺杂层112作为半导体结构的漏极。
本实施例中，半导体结构用于形成PMOS(Positive Channel Metal OxideSemiconductor)晶体管，即源掺杂层101和漏掺杂层112为掺杂P型离子的锗化硅。本实施例通过在锗化硅中掺杂P型离子，使P型离子取代晶格中硅原子的位置，掺入的P型离子越多，多子的浓度就越高，导电性能也就越强。具体的，P型离子包括B、Ga或In。
其他实施例中，半导体结构用于形成NMOS(Negative channel Metal OxideSemiconductor)晶体管，即源掺杂层和漏掺杂层相应为掺杂N型离子的碳化硅或磷化硅。通过在碳化硅或磷化硅中掺杂N型离子，使N型离子取代晶格中硅原子的位置，掺入的N型离子越多，多子的浓度就越高，导电性能也就越强。具体的，N型离子包括P、As或Sb。
栅极结构109用于控制半导体柱102中沟道的开启和断开。
本实施例中，半导体结构用于形成PMOS。
具体的，功函数层1091的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中的一种或多种。其他实施例中，半导体结构用于形成NMOS。具体的，功函数层的材料包括铝化钛、碳化钽、铝或者碳化钛中的一种或多种。
本实施例中，栅极层1092的材料为镁钨合金。其他实施例中，栅极层的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
需要说明的是，栅极结构109距离漏掺杂层112底部的距离不宜过大也不宜过小。若距离过大，易导致半导体柱102上的栅极结构109过短，易导致栅极结构109控制短沟道效应的效果欠佳，不利于提高半导体结构的电学性能。若距离过短，易导致栅极结构109和漏掺杂层112发生桥接，不利于优化半导体结构的电学性能。本实施例中，栅极结构109距离漏掺杂层112底部的距离为6纳米至10纳米。
半导体结构还包括：层间介质层110，覆盖栅极结构109的侧壁，且露出栅极结构109的顶面。
层间介质层110用于实现相邻器件之间的电隔离，层间介质层110的材料为绝缘材料。
本实施例中，层间介质层110的材料为氧化硅，其他实施例中，层间介质层的材料还可以为氮化硅或氮氧化硅等其他的绝缘材料。
半导体结构还包括：介电层113，位于层间介质层110上，且介电层113覆盖底部接触孔插塞114、栅极接触孔插塞115以及顶部接触孔插塞116的侧壁。
介电层113用于实现相邻器件之间的电隔离，介电层113的材料为绝缘材料。本实施例中，介电层113的材料为氧化硅。其他实施例中，介电层的材料还可以为氮化硅或氮氧化硅等其他的绝缘材料。
半导体结构还包括：隔离层104，位于栅极结构109和源掺杂层101之间，且隔离层104覆盖半导体柱102的部分侧壁。
隔离层104用于将栅极结构109与源掺杂层101进行电隔离，优化了半导体结构的电学性能。本实施例中，隔离层104的材料为绝缘材料。
具体的，隔离层104的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，隔离层104的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层104的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高后续隔离层104的用于隔离相邻器件的作用。
需要说明的是，隔离层104的不宜过厚也不宜过薄。若隔离层104过厚，易导致包围半导体柱102的部分侧壁的栅极结构109过短，易导致栅极结构109控制短沟道效应的效果欠佳，不利于提高半导体结构的电学性能。若隔离层104过薄，易导致包围半导体柱102的部分侧壁的栅极结构109与源掺杂层101距离过短，易导致栅极结构109和源掺杂层101发生桥接，不利于优化半导体结构的电学性能。本实施例中，隔离层104的厚度为5纳米至15纳米。
半导体结构还包括，位于栅极结构109与半导体柱102之间以及栅极结构109和隔离层104之间的栅介质层108。
栅介质层108用于实现栅极结构109与半导体柱102实现电隔离。
本实施例中，栅极结构109为金属栅极结构，因此栅介质层108的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO和Al2O3中的一种或几种。其他实施例中，栅极结构为多晶硅栅极结构时，栅介质层的材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅和非晶碳中的一种或几种。
半导体结构还包括保护层106，位于隔离层104与半导体柱102之间以及隔离层104与源掺杂层101之间。
保护层106的材料为介电材料。且隔离层104和保护层106的材料不同，隔离层104和保护层106具有刻蚀选择比。具体的，保护层106的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，保护层106的材料为氧化硅。
需要说明的是，保护层106不宜过厚也不宜过薄。若保护层106的过厚，易导致形成保护层106的工艺时间过长，且易栅极结构109过短，易导致栅极结构109控制短沟道效应的效果欠佳，不利于提高半导体结构的电学性能。若保护层106过薄，易导致半导体柱102底部表面在形成隔离层104的过程中被氧化，导致半导体柱102的均一性较差，不能很好的提高半导体结构的电学性能。本实施例中，保护层106的厚度为3纳米至8纳米。
半导体结构还包括：底部接触孔插塞114，贯穿保护层106、隔离层104、栅介质层108、层间介质层110以及介电层113，且与源掺杂层101连接；栅极接触孔插塞115，贯穿层间介质层110以及介电层113，且与栅极结构109连接；顶部接触孔插塞116，贯穿介电层113，且与漏掺杂层112连接。
底部接触孔插塞114、栅极接触孔插塞115以及顶部接触孔插塞116除了用于实现半导体结构内的电连接，还用于实现半导体结构与半导体结构之间的电连接。本实施例中，导电材料的材料为W。在其他实施例中，导电材料的材料还可以是Al、Cu、Ag或Au等。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (21)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成源掺杂层，所述源掺杂层作为源极；
在所述源掺杂层上形成半导体柱；
在所述半导体柱的顶端形成漏掺杂层，所述漏掺杂层作为漏极；
形成包围所述半导体柱的部分侧壁且露出所述漏掺杂层的栅极结构，所述栅极结构包括覆盖所述半导体柱部分侧壁的功函数层和覆盖所述功函数层的栅极层；
形成露出所述漏掺杂层的栅极结构之后，在所述功函数层中靠近所述漏掺杂层的位置处掺杂能增加半导体结构阈值电压的掺杂离子。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述栅极结构后，通过离子注入的方式在所述功函数层中掺杂离子。
3.如权利要求1或2所述的半导体结构的形成方法，其特征在于，当所述半导体结构用于形成NMOS时，所述掺杂的工艺参数包括：所述掺杂离子包括F、N、H、C和O中的一种或多种；注入剂量为1.0E14原子每平方厘米至9.0E16原子每平方厘米，注入能量为0.5Kev至10Kev，离子注入的方向与所述衬底法线的夹角为7度至25度；
或者，所述半导体结构用于形成PMOS时，所述掺杂的工艺参数包括：所述掺杂离子包括Al、Ti和Ta中的一种或多种；注入剂量为1.0E16原子每平方厘米至1.0E19原子每平方厘米，注入能量为0.8Kev至12Kev，离子注入的方向与所述衬底法线的夹角为7度至25度。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述功函数层后，通过退火的方式在所述功函数层中掺杂离子。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，当所述半导体结构用于形成NMOS时，所述掺杂的工艺参数包括：所述掺杂离子包括F和H中的一种或多种；F2流量为10sccm至800sccm，或者H2流量为10sccm至800sccm；工艺温度为850摄氏度至1050摄氏度；腔室压强为0.5倍至10倍标准大气压。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成半导体柱后还包括：在所述半导体柱露出的所述源掺杂层上形成隔离层，所述隔离层覆盖所述半导体柱的部分侧壁。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述隔离层的厚度为5纳米至15纳米。
8.如权利要求6所述的半导体结构的形成方法，其特征在于，形成隔离层的步骤包括：
形成覆盖所述半导体柱的隔离材料层；
回刻蚀部分厚度的隔离材料层，在所述半导体柱露出的所述源掺杂层上形成所述隔离层。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述半导体柱上形成有掩膜层；
形成所述漏掺杂层的步骤包括：在形成所述隔离材料层后，形成隔离层前，采用平坦化工艺去除高于所述掩膜层的隔离材料层；去除所述隔离材料层露出的所述掩膜层，形成由所述隔离材料层和半导体柱围成的隔离层凹槽；
在所述隔离层凹槽中，形成所述漏掺杂层。
10.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述漏掺杂层的步骤包括：在形成所述隔离材料层后，形成隔离层前，采用平坦化工艺去除高于所述半导体柱的隔离材料层；对所述半导体柱进行离子掺杂，形成所述漏掺杂层。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，形成栅极结构的步骤包括：
在所述半导体柱和所述半导体柱露出的所述源掺杂层上保形覆盖栅极材料结构；
形成所述栅极材料结构后，形成覆盖所述半导体柱的部分侧壁的层间介质层；去除高于所述层间介质层的栅极材料结构，形成覆盖所述半导体柱部分侧壁的栅极结构。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述半导体柱上形成有掩膜层，形成所述层间介质层的步骤包括：形成覆盖所述栅极材料结构的层间介质材料层；
形成所述漏掺杂层的步骤包括：采用平坦化工艺去除高于所述掩膜层的所述层间介质材料层和栅极材料结构；去除层间介质材料层露出的所述掩膜层，形成由所述栅极材料结构和半导体柱围成的凹槽；在所述凹槽中形成漏掺杂层。
13.如权利要求12所述的半导体结构的形成方法，形成所述漏掺杂层的步骤包括：采用平坦化工艺去除高于所述半导体柱的所述层间介质材料层；对所述半导体柱进行离子掺杂，形成漏掺杂层。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极结构距离所述漏掺杂层底部的距离为6纳米至10纳米。
15.如权利要求8所述的半导体结构的形成方法，其特征在于，在形成所述半导体柱后，在形成隔离材料层前还包括：在所述半导体柱和所述半导体柱露出的所述源掺杂层上保形覆盖保护材料层；
所述半导体结构的形成方法还包括：在形成隔离层后，形成源掺杂层前，去除所述隔离层露出的保护材料层，形成位于所述半导体柱与隔离层之间以及所述源掺杂层与隔离层之间的保护层。
16.一种半导体结构，其特征在于，包括：
衬底；
源掺杂层，位于所述衬底上，所述源掺杂层作为源极；
半导体柱，位于所述源掺杂层上；
漏掺杂层，位于所述半导体柱顶端，所述漏掺杂层作为漏极；
栅极结构，包围所述半导体柱的部分侧壁且露出所述漏掺杂层，所述栅极结构包括覆盖半导体柱部分侧壁的功函数层和覆盖所述功函数层的栅极层；
掺杂离子，位于所述功函数层中靠近所述漏掺杂层的位置处，所述掺杂离子能增加半导体结构阈值电压。
17.如权利要求16所述的半导体结构，其特征在于，所述半导体结构还包括隔离层，位于所述栅极结构和所述源掺杂层之间，且所述隔离层覆盖所述半导体柱的部分侧壁。
18.如权利要求17所述的半导体结构，其特征在于，所述隔离层的厚度为5纳米至15纳米。
19.如权利要求17所述的半导体结构，其特征在于，所述半导体结构还包括保护层，位于所述隔离层与半导体柱之间以及隔离层与源掺杂层之间。
20.如权利要求16所述的半导体结构，其特征在于，所述栅极结构距离所述漏掺杂层底部的距离为6纳米至10纳米。
21.如权利要求16所述的半导体结构，其特征在于，
当所述半导体结构用于形成NMOS时，所述掺杂离子包括：F、N、H、C和O中的一种或多种；所述掺杂离子的浓度为1.0E19原子每立方厘米至9.0E21原子立平方厘米；
或者，所述半导体结构用于形成PMOS时，所述掺杂离子包括：Al、Ti和Ta中的一种或多种；所述掺杂离子的浓度为1.0E21原子每立方厘米至1.0E24原子立平方厘米。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104009082A (zh) * 2013-02-27 2014-08-27 爱思开海力士有限公司 晶体管、包含晶体管的可变电阻存储器件及其制造方法
CN105826265A (zh) * 2015-01-09 2016-08-03 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN105870020A (zh) * 2015-01-23 2016-08-17 中国科学院微电子研究所 一种半导体器件及其形成方法
CN108206209A (zh) * 2016-12-16 2018-06-26 爱思开海力士有限公司 具有掩埋栅结构的半导体器件及其制造方法
US10170577B1 (en) * 2017-12-04 2019-01-01 International Business Machines Corporation Vertical transport FETs having a gradient threshold voltage
CN109148290A (zh) * 2017-06-28 2019-01-04 中芯国际集成电路制造(上海)有限公司 半导体装置的制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9385195B1 (en) * 2015-03-31 2016-07-05 Stmicroelectronics, Inc. Vertical gate-all-around TFET
US9934977B1 (en) * 2017-01-27 2018-04-03 International Business Machines Corporation Salicide bottom contacts

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104009082A (zh) * 2013-02-27 2014-08-27 爱思开海力士有限公司 晶体管、包含晶体管的可变电阻存储器件及其制造方法
CN105826265A (zh) * 2015-01-09 2016-08-03 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN105870020A (zh) * 2015-01-23 2016-08-17 中国科学院微电子研究所 一种半导体器件及其形成方法
CN108206209A (zh) * 2016-12-16 2018-06-26 爱思开海力士有限公司 具有掩埋栅结构的半导体器件及其制造方法
CN109148290A (zh) * 2017-06-28 2019-01-04 中芯国际集成电路制造(上海)有限公司 半导体装置的制造方法
US10170577B1 (en) * 2017-12-04 2019-01-01 International Business Machines Corporation Vertical transport FETs having a gradient threshold voltage

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