CN110739310B - 静态随机存取存储器的布局图案 - Google Patents
静态随机存取存储器的布局图案 Download PDFInfo
- Publication number
- CN110739310B CN110739310B CN201810801484.8A CN201810801484A CN110739310B CN 110739310 B CN110739310 B CN 110739310B CN 201810801484 A CN201810801484 A CN 201810801484A CN 110739310 B CN110739310 B CN 110739310B
- Authority
- CN
- China
- Prior art keywords
- transistor
- pull
- sram
- layer
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000003068 static effect Effects 0.000 title claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 101100408033 Solanum lycopersicum PG2 gene Proteins 0.000 claims description 28
- 239000002184 metal Substances 0.000 claims description 11
- 230000009977 dual effect Effects 0.000 claims description 6
- 102100040678 Programmed cell death protein 1 Human genes 0.000 description 22
- 238000010586 diagram Methods 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 101710089372 Programmed cell death protein 1 Proteins 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明公开一种静态随机存取存储器(SRAM)的布局图案，至少包含一基底，两个SRAM单元，位于该基底上，分别位于一第一区域以及一相邻该第一区域的一第二区域之内，其中各SRAM单元分别包含一第一反向器与一第二反向器交互耦合并构成一栓锁电路(latch)，其中该第一反向器包含有一第一上拉晶体管(PU1)与一第一下拉晶体管(PD1)，该第二反向器包含有一第二上拉晶体管(PU2)与一第二下拉晶体管(PD2)，一虚置层，跨越该第一区域与该第二区域，且位于该第一区域内的该PD1与该第二区域内的该PD1之间，以及一接触结构，位于该虚置层上，并且与一Vss电压源电连接。
Description
技术领域
本发明涉及一种静态随机存取存储器(static random access memory，SRAM)，尤其是涉及一种提高下拉晶体管(pull-down transistor，PD)效能的静态随机存取存储器(SRAM)的布局图案。
背景技术
在一嵌入式静态随机存取存储器(embedded static random access memory，embedded SRAM)中，包含有逻辑电路(logic circuit)和与逻辑电路连接的静态随机存取存储器。静态随机存取存储器本身属于一种挥发性(volatile)的存储单元(memory cell)，亦即当供给静态随机存取存储器的电力消失之后，所存储的数据会同时抹除。静态随机存取存储器存储数据的方式是利用存储单元内晶体管的导电状态来达成，静态随机存取存储器的设计是采用互耦合晶体管为基础，没有电容器放电的问题，不需要不断充电以保持数据不流失，也就是不需作存储器更新的动作，这与同属挥发性存储器的动态随机存取存储器(Dynamic Random Access Memory，DRAM)利用电容器带电状态存储数据的方式并不相同。静态随机存取存储器的存取速度相当快，因此有在电脑***中当作快取存储器(cachememory)等的应用。
然而随着制作工艺线宽与曝光间距的缩减，现今SRAM元件的制作难以利用现有的架构曝出所要的图案。因此如何改良现有SRAM元件的架构来提升曝光的品质即为现今一重要课题。
发明内容
本发明提供一种静态随机存取存储器(SRAM)的布局图案，至少包含一基底，两SRAM单元，位于该基底上，分别位于一第一区域以及一相邻该第一区域的一第二区域之内，其中各SRAM单元分别包含一第一反向器与一第二反向器交互耦合并构成一栓锁电路(latch)，其中该第一反向器包含有一第一上拉晶体管PU1与一第一下拉晶体管PD1，该第二反向器包含有一第二上拉晶体管PU2与一第二下拉晶体管PD2，一虚置层，跨越该第一区域与该第二区域，且位于该第一区域内的该PD1与该第二区域内的该PD1之间，以及一接触结构，位于该虚置层上，并且与一Vss电压源电连接。
本发明另提供一种静态随机存取存储器(SRAM)的布局图案，至少包含一基底，两SRAM单元，位于该基底上，分别位于一第一区域以及一相邻该第一区域的一第二区域之内，其中各SRAM单元分别包含一第一反向器与一第二反向器交互耦合并构成一栓锁电路(latch)，其中该第一反向器包含有一第一上拉晶体管PU1与一第一下拉晶体管PD1，该第二反向器包含有一第二上拉晶体管PU2与一第二下拉晶体管PD2，一第一虚置栅极层，位于该第一区域内，并且跨越于一第一鳍状结构上，一第二虚置栅极层，位于该第二区域内，相邻于该第一虚置栅极层，并且跨越于一第二鳍状结构上，其中该第一鳍状结构与该第二鳍状结构直接接触，以及一接触结构，位于该第一虚置栅极结构上，并且与一Vss电压源电连接。
在本发明的一实施例中，特点在于SRAM的空间内形成虚置层，虚置层代替现有虚置栅极结构的位置。其中虚置层下方包含有应力层，因此可以通过应力提升下拉晶体管的效能。除此之外，虚置层与电压源Vss电连接(电路上表示恒关)，如此可以降低漏电流产生。
附图说明
图1为本发明静态随机存取存储器中一组八晶体管双端口静态随机存取存储器(eight-transistor dual port SRAM,8TDP-SRAM)存储单元的电路图；
图2为本发明第一优选实施例的一静态随机存取存储器的布局图；
图3为两个相邻的8TDP-SRAM存储单元10的布局图；
图4为沿着图3中的剖面线A-A’所得的剖面结构图；
图5为图3上方一层结构的布局图；
图6为本发明第二优选实施例的静态随机存取存储器(SRAM)的布局图案；
图7为图6上方一层结构的布局图；
图8为沿着图7中的剖面线B-B’所得的剖面结构图。
主要元件符号说明
10 八晶体管双端口静态随机存取存储单元
24 存储节点
26 存储节点
28 串接电路
30 串接电路
52 基底
54 鳍状结构
54A 鳍状结构
54B 鳍状结构
56 栅极结构
56A 第一栅极结构
56B 第二栅极结构
56C 第三栅极结构
56D 第四栅极结构
56E 第五栅极结构
56F 第六栅极结构
60A 第一区域连接层
60B 第二区域连接层
62 接触柱
63 接触层
64 虚置层
64A 虚置层
65 虚置栅极结构
65A 虚置栅极结构
65B 虚置栅极结构
66 衬垫层
68 应力层
80 金属线
82 接触结构
H 水平线
R1 第一区域
R2 第二区域
PU1 第一上拉晶体管
PU2 第二上拉晶体管
PD1 第一下拉晶体管
PD2 第二下拉晶体管
PG1A 第一存取晶体管
PG1B 第二存取晶体管
PG2A 第三存取晶体管
PG2B 第四存取晶体管
Vcc 电压源
Vss 电压源
WL1 字符线
WL2 字符线
BL1 位线
BL2 位线
BL3 位线
BL4 位线
T1 顶面
T2 顶面
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所揭露的范围，在此容先叙明。
请参照图1与图2，图1为本发明静态随机存取存储器中一组八晶体管双端口静态随机存取存储器(eight-transistor dual port SRAM,8TDP-SRAM)存储单元的电路图，图2为本发明第一优选实施例的一静态随机存取存储器的布局图。
如图1与图2所示，本发明的静态随机存取存储器较佳包含至少一组静态随机存取存储器单元，其中每一静态随机存取存储器单元包含一八晶体管双端口静态随机存取存储单元(eight-transistor SRAM,8TDP-SRAM)10。
请参考图1，在本实施例中，各8TDP-SRAM存储单元10较佳由一第一上拉晶体管(pull-up device)PU1、一第二上拉晶体管PU2、一第一下拉晶体管(pull-downtransistor)PD1、一第二下拉晶体管PD2、一第一存取晶体管(access transistor)PG1A、一第二存取晶体管PG1B、一第三存取晶体管PG2A以及一第四存取晶体管PG2B构成正反器(flip-flop)，其中第一上拉晶体管PU1和第二上拉晶体管PU2、第一下拉晶体管PD1和第二下拉晶体管PD2构成栓锁电路(latch)，使数据可以栓锁在存储节点(Storage Node)24或26。另外，第一上拉晶体管PU1和第二上拉晶体管PU2是作为主动负载之用，其也可以一般的电阻来取代作为上拉晶体管，在此情况下即为四晶体管静态随机存取存储器(four-transistor SRAM,4T-SRAM)。另外在本实施例中，第一上拉晶体管PU1和第二上拉晶体管PU2各自的一源极区域电连接至一电压源Vcc，第一下拉晶体管PD1和第二下拉晶体管PD2各自的一源极区域电连接至一电压源Vss。
在一实施例中，8TDP-SRAM存储单元10的第一上拉晶体管PU1、第二上拉晶体管PU2是由P型金属氧化物半导体(P-type metal oxide semiconductor,PMOS)晶体管所组成，而第一下拉晶体管PD1、第二下拉晶体管PD2和第一存取晶体管PG1A、第二存取晶体管PG1B、第三存取晶体管PG2A与第四存取晶体管PG2B则是由N型金属氧化物半导体(N-type metaloxide semiconductor,NMOS)晶体管所组成，但本发明不限于此。其中，第一上拉晶体管PU1和第一下拉晶体管PD1一同构成一反相器(inverter)，且这两者所构成的串接电路28其两端点分别耦接于一电压源Vcc与一电压源Vss；同样地，第二上拉晶体管PU2与第二下拉晶体管PD2构成另一反相器，而这两者所构成的串接电路30其两端点也分别耦接于电压源Vcc与电压源Vss。上述各存取晶体管(包含第一存取晶体管PG1A、第二存取晶体管PG1B、第三存取晶体管PG2A与第四存取晶体管PG2B)分别与该两互相耦合的反相器的输出端连接，其中各上拉晶体管、各下拉晶体管以及各存取晶体管包含有一栅极结构跨越于至少一鳍状结构上，并形成鳍状晶体管(FinFET)。
此外，在存储节点24处，分别电连接有第二下拉晶体管PD2和第二上拉晶体管PU2的栅极(gate)，以及第一下拉晶体管PD1、第一上拉晶体管PU1和第一存取晶体管PG1A、第二存取晶体管PG1B的漏极(Drain)；同样地，在存储节点26上，也分别电连接有第一下拉晶体管PD1和第一上拉晶体管PU1的栅极，以及第二下拉晶体管PD2、第二上拉晶体管PU2和第三存取晶体管PG2A、第四存取晶体管PG2B的漏极。至于第一存取晶体管PG1A和第三存取晶体管PG2A的栅极则分别耦接至一字符线(Word Line)WL1，第二存取晶体管PG1B和第四存取晶体管PG2B的栅极则分别耦接至一字符线(Word Line)WL2，而第一存取晶体管PG1A的源极(Source)耦接至相对应的一位线(Bit Line)BL1，第二存取晶体管PG1B的源极耦接至相对应的一位线BL2，第三存取晶体管PG2A的源极耦接至相对应的一位线BL3，而第四存取晶体管PG2B的源极耦接至相对应的一位线BL4。
请参考图2，在本实施例中，8TDP-SRAM存储单元10位于一第一区域R1内，并设于一基底52上，例如一硅基底或硅覆绝缘(SOI)基板，基底52上设有多条相互平行排列的鳍状结构54，且各鳍状结构54周围设有浅沟隔离(图未示)。
此外，基底52上包含有多个栅极结构56，上述各晶体管(包含第一上拉晶体管PU1、第一下拉晶体管PD1、第二上拉晶体管PU2、第二下拉晶体管PD2、第一存取晶体管PG1A、第二存取晶体管PG1B、第三存取晶体管PG2A以及第四存取晶体管PG2B)都包含有一栅极结构56跨越于至少一鳍状结构54上，并构成各晶体管。
如图2所示，为了明确定义各栅极结构56的位置，将栅极结构56区分为第一栅极结构56A、第二栅极结构56B、第三栅极结构56C、第四栅极结构56D、第五栅极结构56E与第六栅极结构56F。其中第一栅极结构56A跨越于鳍状结构54上形成第一存取晶体管PG1A；第二栅极结构56B跨越于鳍状结构54上形成第二存取晶体管PG1B；第三栅极结构56C跨越于鳍状结构54上形成第三存取晶体管PG2A；第四栅极结构56D跨越于鳍状结构54上形成第四存取晶体管PG2B；第五栅极结构56E跨越于至少两条不同的鳍状结构54上，形成第二上拉晶体管PU2与第二下拉晶体管PD2；第六栅极结构56F跨越于至少两条不同的鳍状结构54上，形成第一上拉晶体管PU1与第一下拉晶体管PD1。可理解的是，第一栅极结构56A至第六栅极结构56F都属于栅极结构56。
本发明中，各栅极结构56都沿着一第一方向排列(例如X轴)，各鳍状结构54则沿着一第二方向排列(例如Y轴)。较佳而言，第一方向与第二方向互相垂直。
本发明还包含有第一区域连接层60A与第二区域连接层60B，都沿着第一方向排列。其中第一区域连接层60A跨越在第一上拉晶体管PU1、第一下拉晶体管PD1、第一存取晶体管PG1A与一第二存取晶体管PG1B各自包含的鳍状结构54上。第二区域连接层60B跨越在第二上拉晶体管PU2、第二下拉晶体管PD2、第三存取晶体管PG2A与第四存取晶体管PG2B各自包含的鳍状结构54上。
另外，基底52上包含有多个接触柱62与接触层63，连接不同晶体管(例如连接第二上拉晶体管PU2的栅极与第一上拉晶体管PU1的漏极)，或者是将各晶体管连接至其他元件(例如将第一上拉晶体管PU1的源极连接至电压源Vcc)。此外，图2中直接将各接触结构所对应连接的元件(例如电压源Vcc、电压源Vss、第一字符线WL1、第二字符线WL2、第一位线BL1、第二位线BL、第三位线BL3与第四位线BL4)标示于各接触柱62或接触层63上，以清楚表达各接触柱62与接触层63的所对应的元件。
请参考图3，图3绘示两个相邻的8TDP-SRAM存储单元10的布局图。为了清楚描述各元件，上述图2中仅绘示一个单元的8TDP-SRAM，形成于一第一区域R1中，而图3则着重于两个相邻的8TDP-SRAM之间的关联性，因此有部分元件的标号将省略于图3中，然而值得注意的是，在图2与图3中，具有相同性质的元件包含有相同的网底。例如所有栅极结构以及虚置层以相同的网底绘示，而所有的接触柱也以相同的网底绘示。本发明所绘示的其余元件也以此类推。
图3中，两相邻的8TDP-SRAM存储单元10分别位于第一区域R1以及第二区域R2之中，其中两区域内的各元件呈现镜像对称分布，因此相同的元件不再重复描述。本发明的一特点在于，除了上述已经描述过的元件之外，还包含有至少一虚置层(dummy layer)64，其中虚置层64为一体成型结构，材质与上述栅极结构56相同，例如为多晶硅。本实施例中，虚置层64代替原本在8TDP-SRAM空间中的虚置栅极结构(dummy gate)的位置。更详细说明，现有的8TDP-SRAM的布局图案中，在形成各晶体管(例如PU1、PD1…)后，有部分区域并未形成所需的晶体管，但为了使整体元件密度趋近一致，该些区域可能会形成虚置栅极，实际上该些虚置栅极并未作为晶体管使用。而本实施例的虚置层64则是形成于上述虚置栅极的位置。
虚置层64A横跨第一区域R1以及第二区域R2，另外其余的虚置层也各自横跨第一区域R1(或第二区域R2)以及其相邻的其他区域(图未示)。以下以虚置层64A为例，第一区域连接层60A位于虚置层64A与第六栅极结构56F之间。虚置层的一长度L1远大于其余栅极结构56的长度L2，其中上述长度L1、L2例如均沿着Y方向延伸，也就是与栅极结构的延伸方向(X轴)垂直的方向。在本实施例中，虚置层64A的长度L1大于栅极结构56的长度L2十倍以上，也就是L1/L2>10。另外较佳而言，虚置层64A的一边界沿着水平方向(X轴)对齐第一栅极结构56A以及第五栅极结构56E的一边界(例如图3中所绘示的水平线H)。
以下更进一步介绍虚置层64(64A)的特点。请参考图4，其绘示沿着图3中的剖面线A-A’所得的剖面结构。如图4所示，虚置层64A横跨第一区域R1与第二区域R2，并且位于多个鳍状结构54之间。举例来说，将图3中一鳍状结构54位于第一区域R1内的部分定义为鳍状结构54A，而将该鳍状结构54位于第二区域R2内的部分定义为鳍状结构54B，虚置层64A位于鳍状结构54A与鳍状结构54B上方。除此之外，如图4所示，在鳍状结构54A与鳍状结构54B之间还包含有一应力层68(例如为氮化硅层)，以及选择性包含有一衬垫层66(例如为氧化硅)位于应力层68以及基底52之间。另外，本实施例中应力层68的顶面低于鳍状结构54A、54B的顶面，但本发明不限于此。本实施例中虚置层64以及应力层68共同组成一单扩散中断(singlediffusion break，SDB)结构，应力层68可提供例如拉伸应力(tensile)，该应力通过鳍状结构54A、54B传导至第一下拉晶体管PD1(n型晶体管)，因此可以增强第一下拉晶体管PD1的效能。
请继续参考图5，图5绘示图3上方一层结构的布局图。其中上述图3中所示的结构(包含第一上拉晶体管PU1、第一下拉晶体管PD1、第二上拉晶体管PU2、第二下拉晶体管PD2、第一存取晶体管PG1A、第二存取晶体管PG1B、第三存取晶体管PG2A以及第四存取晶体管PG2B)，形成于同一层(例如一介电层)中。接下来，在该介电层上，继续形成其他介电层，且形成多个例如接触结构或是导线结构于上层的介电层中。如图5所示，多条金属线80通过多个接触结构(via structure)82与下方层中的各接触柱62或接触层63相连。值得注意的是，虽然虚置层64并未当作晶体管使用，但是本实施例中将虚置层64通过接触结构82以及金属层80，电连接至电压源Vss。在电路图上表示将虚置层64保持恒关状态。申请人发现通过上述连结方式，可以有效降低SRAM运作过程中产生的漏电流。
后续步骤中，将继续形成其他介电层、接触结构与金属层等，堆叠于上述元件上方。由于本发明不限制后续接触结构与金属层的形状、数量等，因此在此不多加赘述。
综上所述，本发明特点在于SRAM的空间内形成虚置层，虚置层代替现有虚置栅极结构的位置。其中虚置层下方包含有应力层，因此可以通过应力提升下拉晶体管的效能。除此之外，虚置层与电压源Vss电连接(电路上表示恒关)，如此可以降低漏电流产生。
下文将针对本发明的不同实施样态进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件系以相同的标号进行标示，以利于各实施例间互相对照。
请参考图6，其绘示本发明第二优选实施例的静态随机存取存储器(SRAM)的布局图案。如图6所示，两8TDP-SRAM存储单元10分别位于一第一区域R1以及第二区域R2内，并设于一基底52上，基底52上设有多条相互平行排列的鳍状结构54，且各鳍状结构54周围设有浅沟隔离(图未示)。
此外，多个栅极结构56、接触柱62与接触层63。各栅极结构54跨越于鳍状结构54上，组成晶体管(包含第一上拉晶体管PU1、第一下拉晶体管PD1、第二上拉晶体管PU2、第二下拉晶体管PD2、第一存取晶体管PG1A、第二存取晶体管PG1B、第三存取晶体管PG2A以及第四存取晶体管PG2B)。
上述介绍的元件都与第一优选实施例相同(图2或图3所示)，而不多加赘述。本实施例与第一优选实施例不同之处在于，本实施例中并没有包含有虚置层，而是在原先虚置层之处包含有虚置栅极结构65。也就是说，第一区域连接层60A位于虚置栅极结构65与第六栅极结构56F之间。其中虚置栅极结构65并未作为晶体管使用，而较佳与上述各栅极结构56一同形成。为了明确表示元件的位置，此处将第一区域R1内的一虚置栅极结构标记为虚置栅极结构65A，将第二区域R2内的一虚置栅极结构标记为虚置栅极结构65B。其中，虚置栅极结构65A跨越于鳍状结构54A上，虚置栅极结构65B跨越于鳍状结构54B上。除此之外，沿着水平方向(X轴)来看，第一栅极结构56A、虚置栅极结构65A、第五栅极结构56E的一侧边切齐(例如图6中所绘示的水平线H)。
本实施例中，鳍状结构54A与鳍状结构54B直接接触，换句话说，在相邻区域之内的鳍状结构(54A与54B)直接连接而未被分开。接着请参考图7，图7绘示图6上方一层结构的布局图。上述图6中所示的结构(包含第一上拉晶体管PU1、第一下拉晶体管PD1、第二上拉晶体管PU2、第二下拉晶体管PD2、第一存取晶体管PG1A、第二存取晶体管PG1B、第三存取晶体管PG2A以及第四存取晶体管PG2B)，形成于同一层(例如一介电层)中。接下来，在该介电层上，继续形成其他介电层，且形成多个例如接触结构或是导线结构于上层的介电层中。如图7所示，多条金属线80，通过多个接触结构(via structure)82与下方层中的各接触层63相连。值得注意的是，本实施例中将虚置栅极结构65通过接触结构82以及金属层80，电连接至电压源Vss。在电路图上表示将虚置栅极结构65保持恒关。申请人发现通过上述连结方式，可以有效降低SRAM运作过程中产生的漏电流。
相较于先前技术，为了隔离不同区域内的元件，位于相邻的区域之内，虚置栅极结构之间的鳍状结构通常会被分开(例如通过微影步骤将其切割)。而本实施例中，在相邻的区域之内，虚置栅极结构之间的鳍状结构直接接触而并未被切割，接着再连接至电压源Vss(电路上表示恒关)，以达到降低漏电流的功效。可以一并参考图8，其绘示沿着图7中的剖面线B-B’所得的剖面结构。如图8可更明显看出，第一区域R1与第二区域R2之间的鳍状结构(54A、54B)并未被切断，而保持完整结构。另外鳍状结构54A的顶面定义为T1；鳍状结构54B的顶面定义为T2，顶面T1与顶面T2切齐。除了上述特点之外，其余各部件的特点、材料特性以及制作方法与上述第一优选实施例相似，故在此并不再赘述。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。
Claims (18)
1.一种静态随机存取存储器(SRAM)的布局图案，其特征在于，其至少包含:
基底；
两个SRAM单元，位于该基底上，分别位于第一区域以及一相邻该第一区域的第二区域之内，其中各SRAM单元分别包含第一反向器与第二反向器交互耦合并构成一栓锁电路(latch)，其中该第一反向器包含有第一上拉晶体管(PU1)与第一下拉晶体管(PD1)，该第二反向器包含有第二上拉晶体管(PU2)与第二下拉晶体管(PD2)；
虚置层，跨越该第一区域与该第二区域，且位于该第一区域内的该第一下拉晶体管与该第二区域内的该第一下拉晶体管之间；以及
接触结构，位于该虚置层上，并且与一Vss电压源电连接。
2.如权利要求1所述的静态随机存取存储器的布局图案，其中该第一区域内的该第一下拉晶体管包含有第一栅极，且该第一栅极的栅极长度定义为L1，该虚置层的一长度定义为L2，其中L2/L1>10。
3.如权利要求1所述的静态随机存取存储器的布局图案，还包含有第一结构层，其中该第一区域内，该第一上拉晶体管、该第一下拉晶体管、该第二上拉晶体管、该第二下拉晶体管以及该虚置层都位于该第一结构层中。
4.如权利要求3所述的静态随机存取存储器的布局图案，其中还包含有第一金属线路，电连接该接触结构与该Vss电压源，且该第一金属线路位于一第二结构层(M1)中，该第二结构层位于该第一结构层上。
5.如权利要求1所述的静态随机存取存储器的布局图案，其中该虚置层位于一鳍状结构上，该鳍状结构包含有位于该第一区域内的第一部分以及位于该第二区域内的第二部分。
6.如权利要求5所述的静态随机存取存储器的布局图案，其中还包含有应力层，位于该虚置层下方，且该应力层位于该第一部分与该第二部分之间。
7.如权利要求6所述的静态随机存取存储器的布局图案，其中该应力层提供一应力至该第一区域内的该第一下拉晶体管以及该第二区域内的该第一下拉晶体管。
8.如权利要求1所述的静态随机存取存储器的布局图案，其中各SRAM单元还包含有存取晶体管(PG1A)、存取晶体管(PG1B)、第三存取晶体管(PG2A)与第四存取晶体管(PG2B)，分别与该栓锁电路电连接。
9.如权利要求8所述的静态随机存取存储器的布局图案，其中从上视图来看，该存取晶体管(PG1A)包含有第二栅极层，该第二上拉晶体管包含有第三栅极层，且该第二栅极层的一侧边、该第三栅极层的一侧边与该虚置层的一侧边对齐。
10.如权利要求1所述的静态随机存取存储器的布局图案，其中各SRAM单元为双端口八晶体管静态随机存取存储器(8T-dualport SRAM)。
11.如权利要求1所述的静态随机存取存储器的布局图案，其中该虚置层为一体成型结构。
12.一种静态随机存取存储器(SRAM)的布局图案，其特征在于，其至少包含:
基底；
两个SRAM单元，位于该基底上，分别位于第一区域以及相邻该第一区域的第二区域之内，其中各SRAM单元分别包含第一反向器与第二反向器交互耦合并构成一栓锁电路(latch)，其中该第一反向器包含有第一上拉晶体管(PU1)与第一下拉晶体管(PD1)，该第二反向器包含有第二上拉晶体管(PU2)与第二下拉晶体管(PD2)；
第一虚置栅极结构，位于该第一区域内，并且跨越于一第一鳍状结构上；
第二虚置栅极结构，位于该第二区域内，相邻于该第一虚置栅极结构，并且跨越于一第二鳍状结构上，其中该第一鳍状结构与该第二鳍状结构直接接触；以及
接触结构，位于该第一虚置栅极结构上，并且与一Vss电压源电连接。
13.如权利要求12所述的静态随机存取存储器的布局图案，还包含有第一结构层，其中该第一区域内，该第一上拉晶体管、该第一下拉晶体管、该第二上拉晶体管、该第二下拉晶体管以及该第一虚置栅极结构都位于该第一结构层中。
14.如权利要求13所述的静态随机存取存储器的布局图案，其中还包含有第一金属线路，电连接该接触结构与该Vss电压源，且该第一金属线路位于一第二结构层中，该第二结构层位于该第一结构层上。
15.如权利要求12所述的静态随机存取存储器的布局图案，其中由剖视图来看，该第一鳍状结构的顶面与该第二鳍状结构的顶面切齐。
16.如权利要求12所述的静态随机存取存储器的布局图案，其中各SRAM单元还包含有存取晶体管(PG1A)、存取晶体管(PG1B)、第三存取晶体管(PG2A)与第四存取晶体管(PG2B)，分别与该栓锁电路电连接。
17.如权利要求16所述的静态随机存取存储器的布局图案，其中从上视图来看，该存取晶体管(PG1A)包含有第二栅极层，该第二上拉晶体管包含有第三栅极层，且该第二栅极层的一侧边、该第三栅极层的一侧边与该第一虚置栅极结构的一侧边、该第二虚置栅极结构的一侧边对齐。
18.如权利要求12所述的静态随机存取存储器的布局图案，其中各SRAM单元为双端口八晶体管静态随机存取存储器(8T-dual port SRAM)。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810801484.8A CN110739310B (zh) | 2018-07-20 | 2018-07-20 | 静态随机存取存储器的布局图案 |
| US16/101,528 US10607981B2 (en) | 2018-07-20 | 2018-08-13 | Layout pattern for static random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810801484.8A CN110739310B (zh) | 2018-07-20 | 2018-07-20 | 静态随机存取存储器的布局图案 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110739310A CN110739310A (zh) | 2020-01-31 |
| CN110739310B true CN110739310B (zh) | 2022-01-04 |
Family
ID=69161333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810801484.8A Active CN110739310B (zh) | 2018-07-20 | 2018-07-20 | 静态随机存取存储器的布局图案 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US10607981B2 (zh) |
| CN (1) | CN110739310B (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113707661B (zh) * | 2020-05-22 | 2023-12-05 | 联华电子股份有限公司 | 静态随机存取存储器 |
| US11257824B1 (en) * | 2020-07-29 | 2022-02-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory device and method for forming thereof |
| US11476257B2 (en) | 2020-07-31 | 2022-10-18 | Samsung Electronics Co., Ltd. | Integrated circuit including memory cell and method of designing the same |
| CN114067863A (zh) * | 2020-10-12 | 2022-02-18 | 台湾积体电路制造股份有限公司 | 半导体器件及其制造方法 |
| CN114725109A (zh) | 2021-01-06 | 2022-07-08 | 联华电子股份有限公司 | 静态随机存取存储器的布局图案及其形成方法 |
| US11488967B2 (en) * | 2021-03-25 | 2022-11-01 | Globalfoundries U.S. Inc. | Eight-transistor static random access memory cell |
| CN116437657B (zh) * | 2023-06-14 | 2023-09-08 | 合肥晶合集成电路股份有限公司 | 静态随机存取存储器单元的制备方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108257960A (zh) * | 2016-12-28 | 2018-07-06 | 联华电子股份有限公司 | 静态随机存取存储元件 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8675397B2 (en) | 2010-06-25 | 2014-03-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cell structure for dual-port SRAM |
| US9012287B2 (en) | 2012-11-14 | 2015-04-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cell layout for SRAM FinFET transistors |
| US8995176B2 (en) * | 2013-03-07 | 2015-03-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dual-port SRAM systems |
| US9858985B2 (en) * | 2015-10-19 | 2018-01-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dual port SRAM cell |
| US10121713B1 (en) * | 2017-05-08 | 2018-11-06 | Globalfoundries Inc. | In-kerf test structure and testing method for a memory array |
| CN108878521B (zh) * | 2017-05-09 | 2021-10-15 | 中芯国际集成电路制造(上海)有限公司 | 垂直隧穿场效应晶体管及其形成方法 |
| US20190164890A1 (en) * | 2017-11-30 | 2019-05-30 | Intel Corporation | Pitch-divided interconnects for advanced integrated circuit structure fabrication |
-
2018
- 2018-07-20 CN CN201810801484.8A patent/CN110739310B/zh active Active
- 2018-08-13 US US16/101,528 patent/US10607981B2/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108257960A (zh) * | 2016-12-28 | 2018-07-06 | 联华电子股份有限公司 | 静态随机存取存储元件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110739310A (zh) | 2020-01-31 |
| US10607981B2 (en) | 2020-03-31 |
| US20200027869A1 (en) | 2020-01-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110739310B (zh) | 静态随机存取存储器的布局图案 | |
| CN107346770B (zh) | 静态随机存取存储器的布局图案 | |
| US10141319B2 (en) | Layout pattern for static random access memory | |
| US20220108992A1 (en) | Semiconductor storage device | |
| CN106298782B (zh) | 静态随机存取存储器 | |
| US9401366B1 (en) | Layout pattern for 8T-SRAM and the manufacturing method thereof | |
| CN109545252B (zh) | 静态随机存取存储器的布局图案 | |
| US20200194058A1 (en) | Layout pattern for sram and manufacturing methods thereof | |
| US10090308B1 (en) | Semiconductor memory device | |
| US10541244B1 (en) | Layout pattern for static random access memory | |
| Shalom et al. | High density GC-eDRAM design in 16nm FinFET | |
| US10559573B2 (en) | Static random access memory structure | |
| US10134449B2 (en) | Semiconductor memory device | |
| US11502088B2 (en) | Layout pattern of static random access memory and the manufacturing method thereof | |
| US20230207648A1 (en) | Layout pattern of static random access memory | |
| US20230403837A1 (en) | Static random access memory array pattern | |
| US20240161818A1 (en) | Layout pattern of static random access memory and the forming method thereof | |
| US20240147683A1 (en) | Static random access memory and its layout pattern | |
| CN116190371A (zh) | 静态随机存取存储器的布局图案 | |
| TW202420931A (zh) | 靜態隨機存取記憶體的佈局圖案以及其形成方法 | |
| TW202418939A (zh) | 靜態隨機存取記憶體及其佈局圖案 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |