CN108681441A - 一种基于br-puf的随机数生成器 - Google Patents

一种基于br-puf的随机数生成器 Download PDF

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Abstract

本发明公开了一种基于BR‑PUF的随机数生成器，包括：BR‑PUF控制模块、BR‑PUF模块、分时读取模块、熵压缩模块，其中BR‑PUF模块包括双链路选择模块和n个双链路最小单元；双链路选择模块根据激励信号控制MUX和DMUX在每单元中选择上或下链路，以构成BR‑PUF环形链路；BR‑PUF控制模块控制各单双链路最小单元中或非门输入端的复位信号改变电路工作状态；所述分时读取模块，计算环形链路出现稳定状态的时间，并根据间隔时间重复读取环形链路的输出状态获得随机数序列响应，由熵压缩模块分时读取，并利用哈希算法压缩迭代输出满熵的随机数序列。本发明产生的随机数具有不可克隆性，安全度高，实现简单，吞吐率大，显著提高随机数的利用率。

Description

一种基于BR-PUF的随机数生成器
技术领域
本发明涉及一种基于BR-PUF的随机数生成器，属于信息安全的技术领域。
背景技术
近年来，人们通过传感网、互联网和移动通信网建立了复杂网络***。物联网产生的信息数据快速增长，数据的交互频率越来越快，这些数据涉及感知、存储、运算、传输等各个环节，其安全性直接关系到物联网产业的发展。
目前，基于NVM的存储机制存在成本高、功耗大和易受到侵入性攻击的缺点。所以，传统基于密码学的认证方法在应用时存在着很大障碍。这将会导致大量的信息泄露，使信息安全受到威胁。物理不可克隆函数(Physical Unclonable Function，PUF)的本质是一种“芯片指纹”，该“指纹”来源于难以控制、无法预测、不可克隆的芯片制造差异，能够抵御针对NVM的物理攻击。PUF最基本的应用是利用实体的唯一标识来实现认证，随着人们对PUF的理解和应用的不断深入，PUF又逐渐被应用到***认证、密钥生成等更多的领域，由于物理指纹具有较高的随机性，和不可克隆性因此基于PUFs的随机数生成器成为PUFs的重要应用。
随机数作为信息安全***中一个重要的加密基元，被广泛应用于密钥产生、数字签名、认证协议***中。按照随机特性被分为真随机数和伪随机数。伪随机数是指用给定的初始种子经过确定的算法后产生出一系列比较随机的数列。伪随机数与真随机数具有不同，它不是真正意义上的随机数，因此攻击者可以利用计算机选法进行攻破使得我们所加密的文件资料收到泄露的危险。现在所存在的真随机数的产生方法需要计算机等专门的设备依据物理过程按照进程获取，具有良好的统计特性，但由于其造价高昂，产生速率较低，在实际应用中实现比较困难，如何利用器件的物理属性搭建电路生成的随机数具有高吞吐率和不可克隆性是急需解决的问题。
图1是一个现有的标准BR-PUF电路，如图所示，BR-PUF即Bistable Ring-Physical(ly)Unclonable Function，是一种由或非门器件首尾相连的环形电路，具有两种固定的稳定状态，举例为拥有10个最小单元的BR-PUF的稳定状态为0101010101或者101010101010，因此又被称为双稳态环形电路。通过给由n个最小双链路单元组成的PUF环形链路输入n-bits激励信号，即给Invi单元中连接或非门的DMUX和MUX同时施加激励信号，施加在各级Invi单元的激励信号在各级最小双链路单元中选择上下链路中的一种，依据DMUX和MUX首尾相连的环形链路结构形成了PUF的环形链路，即由n个最小双链路单元组成的环形链路。其中MUX为PUF双链路最小单元信号的输入端，DMUX为双链路最小单元信号的输出端。
图2是一个传统的标准BR-PUF工作流程图，工作原理为当BR-PUF控制模块的复位信号rest为高电平，根据最小单元数n选择合适位长的激励信号Cn(激励信号的比特位数与最小单元个数相同)，链路选择模块通过激励信号控制MUX和DMUX进行各个模块上下链路的选择，按照BR-PUF首尾相连的环形链结构为激励信号Ci选择特有的电路链路。BR-PUF的链路数目和激励数目相同都是2n个。BR-PUF的输出端可设置在任何双链路最小单元中D-MUX的输出端，用于采集生成的响应信号。传统电路选取64个最小双链路单元组成BR-PUF，取第32个最小单元的DMUX输出端为响应信号的接收端，通过在264种激励信号中任意选择一种激励信号通过各级最小双链路单元的DMUX和MUX输入到电路中通过环形链路首尾相连的特性搭建针对此激励信号的唯一链路。具体工作原理首先将复位信号reset置位为高电平，输入64-bits激励信号等待字符串环中所有最小单元输出信号为0即确保电路初始化成功,然后将复位信号reset调节至低电平开启响应生成电路，当检测到环的状态为稳定态时读取该激励信号对应的响应信号Ri，通过输入不同激励信号得到更多的激励响应对CRP(s)。
实际上，器件制造过程中不可避免的差异导致相同器件固有的延迟特性和BR-PUF环形电路首尾相连的所产生的上级最小双链路单元对下一级最小链路单元及自身的反馈影响的特殊物理特性，从而使得BR-PUF在达到标准稳态之前一大段时间处于介于稳定状态之间的亚稳态。即由于输出响应有建立时间和保持时间的要求，BR-PUF环形电路中的每一个双链路最小单元不可能瞬间在或非们的作用下进行“0”，“1”状态的切换使得BR-PUF环形电路中各个首尾相连的最小单元输出信号达到“0”,”1”交替出现的稳定状态，相反它会在达到稳定状态之前进入亚稳态即出现264-2种中间状态。
发明内容
本发明所要解决的技术问题在于克服现有技术的不足，提供一种基于BR-PUF的随机数生成器，解决现有的真随机数的产生方法无法利用器件的物理属性搭建电路生成的随机数且具有高吞吐率和不可克隆性的问题。由于环形链路中相同器件在工艺级别差异导致的自身时序差别和环形链路各级最小单元模块相互反馈作用使得双环形链在达到稳定状态时出现多种状态，本发明将介于稳态之间的状态作为熵源经哈希压缩模块产生随机数。
本发明具体采用以下技术方案解决上述技术问题：
一种基于BR-PUF的随机数生成器，包括：BR-PUF控制模块、BR-PUF模块、分时读取模块、熵压缩模块，其中BR-PUF模块由双链路选择模块和n个首尾相连的双链路最小单元组成，每个双链路最小单元由一个MUX和DMUX连接上下两个或非门构成，且所述n为1以上的自然数；所述双链路选择模块用于根据施加的激励信号控制MUX和DMUX在每一级单元中选择上或下链路，以构成首尾相连的2n个BR-PUF环形链路；所述BR-PUF控制模块，用于控制连接BR-PUF环形链路的各级双链路最小单元中或非门输入端的复位信号改变电路工作状态；所述分时读取模块，用于计算BR-PUF环形链路出现稳定状态的时间，并根据设定的间隔时间重复读取BR-PUF环形链路的输出状态获得随机数序列响应；所述熵压缩模块，用于根据分时读取随机数序列响应作为熵源，利用哈希算法压缩迭代输出满熵的随机数序列。
进一步地，作为本发明的一种优选技术方案：所述双链路最小单元的数量由激励信号确定，且取值为64。
进一步地，作为本发明的一种优选技术方案：所述双链路最小单元中MUX和DMUX采用FPGA内固有的查找表LUT构成。
进一步地，作为本发明的一种优选技术方案：所述BR-PUF控制模块通过改变复位信号0或1的状态实现电路工作状态的控制。
进一步地，作为本发明的一种优选技术方案：所述分时读取模块设定分时读取12次BR-PUF环形链路的输出状态。
本发明采用上述技术方案，能产生如下技术效果：
1、本发明所提出的基于高随机性BR-PUF的随机数发生器，通过将PUF最小单元首尾相连构成环形链路层，使得各级单元反馈输出影响下级单元的信号翻转同时利用相同器件不同制造工艺环境导致的物理特性通过环形链路层累加导致环形链路层响应信号时序差别扩大，导致各最小链路模块输出0/1状态随机，由各级最小链路单元组成的环形链路输出状态呈指数形式，从而提高BR-PUF的随机性。
2、本发明所提出基于高随机性BR-PUF的随机数发生器，实现简单，吞吐率大，显著提高随机数的利用率。
3、本发明所提出基于高随机性BR-PUF的随机数发生器，完全依靠与制造工艺所带来的物理延时特性，产生的随机数具有不可克隆性，安全度高。
4、本发明所提出基于高随机性BR-PUF的随机数发生器，作为随机数的环状态与激励信号呈指数关系，表示该装置产生的随机序列具有强的随机性。
附图说明
图1是现有技术中一个标准BR-PUF电路示意图。
图2是现有技术中一个标准BR-PUF电路工作流程示意图。
图3是本发明一种基于BR-PUF的随机数发生器的结构图。
图4是本发明提供的各级选择链路最小单元输出稳态分析示意图。
图5是本发明应用到的哈希分组压缩工作流程图。
图6是本发明基于BR-PUF的随机数发生器的工作流程示意图。
具体实施方式
下面结合说明书附图对本发明的实施方式进行描述。
如图3所示，本发明设计的一种基于BR-PUF的随机数生成器，本实施提出的高吞吐率BR-PUF电路在Xilinx XUPV5-LX110T FPGA开发板上实现，具体包括：BR-PUF控制模块、BR-PUF模块、分时读取模块、熵压缩模块，其中BR-PUF模块包括双链路选择模块和n个首尾相连的双链路最小单元Invi，并且每个双链路最小单元Invi由MUX和DMUX连接上下两个或非门构成，且所述n为1以上的自然数；所述双链路选择模块，用于根据施加的激励信号控制MUX和DMUX在每一级单元中选择上或下链路，以构成首尾相连的2n个BR-PUF环形链路；所述BR-PUF控制模块，用于控制连接BR-PUF环形链路的各单双链路最小单元中或非门输入端的复位信号改变电路工作状态；所述分时读取模块，用于计算BR-PUF环形链路出现稳定状态的时间，并根据设定的间隔时间重复读取BR-PUF环形链路的输出状态获得随机数序列响应；所述熵压缩模块，用于根据分时读取随机数序列响应作为熵源，利用哈希算法压缩迭代输出满熵的随机数序列。
其中，所述双链路选择模块是通过激励信号定向选择双链路最小单元Invi上下链路中的一条，经环形电路首尾特性选择一种与激励信号固定匹配的闭合环形电路，不同激励信号选择不同的闭合环形电路，不同环形闭合回路选择不同的上下路器件，通过环形链路的相互作用和双链路选择模块中相同器件在不同工艺制造影响下的特有物理性质扩大不同激励信号达到稳定状态的时序差别，使得激励响应对呈指数现象，即具有强PUF特性。优选地，双链路最小单元中MUX和DMUX采用FPGA内固有的查找表LUT构成。
对于所述BR-PUF环形链路，其中施加的激励信号位宽由双链路最小单元的数量n确定，且取值为64，所述激励响应对的个数由PUF环形链路中单元数n决定，因为共有2n个环形链路即有与之相对应的2n个激励响应对。双链路选择模块通过激励信号控制MUX和DMUX在每一级单元中选择上下链路层的一种依照BR-PUF首尾相连的特性共同组成的环形链路。
所述BR-PUF控制模块可以通过改变复位信号0/1的状态对PUF电路进行初始化置位和PUF链路的启动，在重复测量响应时无需进行频繁的电源开关的切断与联通。即BR-PUF控制模块通过控制连接在各最小双链路单元Invi中上下链路层即或非门输入端的复位信号的高低电平实现改变电路工作状态。本实施例中通过置位开关模块来实现复位信号的输入控制。
当置位开关模块控制输入的复位信号为高电平时各级最小链路单元Invi输出为0，环形链路不进行工作，此操作对电路进行初始置位相当于电路电源关闭；当复位信号为低电平时电路开始工作各级信号正常传输。当置位开关模块控制输入的复位信号为低电平时电路处于开态响应信号开始产生，在BR-PUF在达到标准稳态之前一大段时间处于介于稳定状态之间的亚稳态。即由于输出响应有建立时间和保持时间的要求，BR-PUF环形链路中的每一个双链路最小单元不可能瞬间在或非门的作用下进行“0”，“1”状态的切换使得BR-PUF环形链路中各个首尾相连的最小单元输出信号达到“0”,”1”交替出现的稳定状态，相反它会在达到稳定状态之前进入亚稳态即出现264-2种中间状态。本操作不需要在重新测量激励响应对时进行电源的开与关，电路实现简化有利于多次测量不同激励产生的响应。本发明在电路基于是APUF原理提出的一种新型PUF结构，双链路环形电路的提出使得原有APUF结构具有指数个激励相应对，有利于随机数的产生和密钥的生成。
具体的，本发明采用的BR-PUF是一种改进的APUF电路，都是利用器件本身制造工艺差别导致的固有物理特性进行加密防伪使用。BR-PUF环形链路中双链路最小单元Invi中的DMUX相当于APUF的仲裁器，DMUX输出端分为输出信号的建立时间和保持时间，读取环形链路的环状态是在各级最小链路单元DMUX的保持时间段进行。由于上一级信号输出时间延迟导致在应该读取状态的保持时间内信号还未翻转或者提前翻转，而导致最小双链路单元输出状态为0/1。所述双链路最小单元的输出分析稳态如图4所示，当激励信号通过DMUX和MUX选择双链路最小单元的上方链路，当上一级最小单元输出正跳变信号的时间延迟于双链路最小单元DMUX输出对应跳变信号的时间T，其中m为输出信号的建立时间，t为输出信号的保持时间。当被选最小单元中上链路的正跳变信号延迟输出且延迟时间小于N*T+m大于N*T时且输出信号满足DMUX输出端的建立时间和保持时间，则链路层最小双链路单元输出1，如图4中①。当上一级最小单元输出正跳变信号的时间延迟时间大于N*T+m小于N*T+m+t时且双链路最小单元MUX对正跳变信号的读取时间，且当被选最小单元中上链路的正跳变信号满足DMUX输出端的建立时间和保持时间，链路层最小单元输出0，如图4中②。同理，当上一级最小双链路单元输出正跳变信号的延迟时间小于0.5*N*T+m大于0.5*N*T且当被选最小单元中下链路的正跳变信号满足DMUX输出端的建立时间和保持时间，链路层最小单元输出0，如图4中③。上一级最小双链路单元输出正跳变信号的延迟时间小于0.5*N*T+m大于0.5*N*T时且当被选最小单元中上链路的正跳变信号满足DMUX输出端的建立时间和保持时间，链路层最小单元输出状态为“1”，如图4中④。整个双链路最小单元同时只能工作上下链路中的一种，且根据上一级DMUX输出的时间和与之相连一级的MUX信号读取时间的差异每个最小单元输出都存在“0”和“1”两种不同状态，根据BR-PUF首尾相连的环形电路结构，一个已知最小单元数目n的BR-PUF结构具有2n种环状态，这些状态都来自于器件制造工艺差异带来的特有物理属性，具有不可克隆性和随机性。
所述分时读取模块，通过计算BR-PUF环形链路出现稳定状态的时间为T,即环形链路中各级最小单元输出状态为“1”和“0”交替出现或者“0”和“1”交替出现的时间。在t(t<<T)时刻第一次读取BR-PUF环形链路的输出状态，然后每间隔时间m进行下一次PUF链路状态的读取，重复读取其多次数据作为哈希压缩的消息。所述链路层可以通过分时循环读取响应，相比较APUF可以缩短读取响应的周期。熵压缩模块为Hash算法的熵提取模块，通过对BR-PUF输入相同激励分时读取12次共768bits响应，根据分时读取随机数序列响应作为熵源，将其经过哈希算法压缩输出满熵且随机数特性较好的的随机数序列。其中，产生随机数的熵源来自于各最小选择模块Invi的输出信号，由于器件自身工艺差异的延时作用和各级最小双链路模块信号的反馈影响作用使得熵源随机性具有特殊的物理随机性和不可克隆性。
图5是本发明应用到的哈希分组压缩工作流程图。由于在进行哈希计算之前，首先要被将预处理的信息填充成规范的格式。对于本文采用SHA-256算法，需要通过消息填充将待处理的熵源本文指通过BR-PUF分时读取长度为768bits的响应变为512的整数倍，哈希算法要处理的信息(响应)长度是768。首先，在786bits响应值后加一位“1”，接着在“1”后面补k个“0”，使得768+1+k＝448mod512。然后，添加最后的64位二进制数据，这64位二进制数据就是原始768位信息(响应)长度的二进制表示。根据哈希算法采用将信息(响应)分成512位进行分块处理，其中将第一个512bits放在第一组M1，不够512的按照上面原则补充将第二个512位放在第二组M2。将已分组的数据M1和M2通过压缩函数f和初始迭代值H0和H1进行多次迭代与运算生成满熵的随机数序列h(M)。
根据上述的基于BR-PUF的随机数生成器，本发明的工作原理如下：
如图6所示，首先通过BR-PUF控制模块降幅为信号reset置高，选取与双链路最小单元Invi数相同位数的激励信号C作为输出到BR-PUF模块，BR-PUF通过激励调节双链路最小单元Invi选择与激励唯一匹配的环形链路状态。
其次通过判断环形链路状态是否初始化为全“0”状态，如果没有继续等待环形链路状态初始话，如果环形链路状态已经初始化完毕则将BR-PUF控制模块的reset调节为低电平即开启环形链路工作状态。此时电路进入分时读取模块，该模块通过计算BR-PUF环形链路出现稳定状态的时间为T,即环形链路中各级最小单元输出状态为“1”和“0”交替出现或者“0”和“1”交替出现的时间。在t(t<<T)时刻第一次读取BR-PUF环形链路的输出状态，然后每间隔时间m进行下一次PUF链路状态的读取，重复读取其多次数据获得随机数序列响应作为哈希压缩的消息。本发明采用哈希算法的SHA-256因此对PUF链路进行12次分时读取共768bits随机数字符串。最后将产生的768bits随机数字符串响应作为压缩消息的熵源进行压缩变换使得产生满熵的伪随机数序列且满足美国国家技术标准研究局NIST对随机数的各种指标要求。
综上，本发明所提出的基于BR-PUF的随机数发生器，通过将PUF最小单元首尾相连构成环形链路层，使得各级单元反馈输出影响下级单元的信号翻转同时利用相同器件不同制造工艺环境导致的物理特性通过环形链路层累加导致环形链路层响应信号时序差别扩大，导致各最小链路模块输出0/1状态随机，由各级最小链路单元组成的环形链路输出状态呈指数形式，产生的随机数具有不可克隆性，安全度高，从而提高BR-PUF的随机性，实现简单，吞吐率大，显著提高随机数的利用率。
上面结合附图对本发明的实施方式作了详细说明，但是本发明并不限于上述实施方式，在本领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下做出各种变化。

Claims (5)

1.一种基于BR-PUF的随机数生成器，其特征在于，包括：BR-PUF控制模块、BR-PUF模块、分时读取模块、熵压缩模块，其中BR-PUF模块由双链路选择模块和n个首尾相连的双链路最小单元组成，每个双链路最小单元由一个MUX和DMUX连接上下两个或非门构成，且所述n为1以上的自然数；所述双链路选择模块用于根据施加的激励信号控制MUX和DMUX在每一级单元中选择上或下链路，以构成首尾相连的2n个BR-PUF环形链路；所述BR-PUF控制模块，用于控制连接BR-PUF环形链路的各级双链路最小单元中或非门输入端的复位信号改变电路工作状态；所述分时读取模块，用于计算BR-PUF环形链路出现稳定状态的时间，并根据设定的间隔时间重复读取BR-PUF环形链路的输出状态获得随机数序列响应；所述熵压缩模块，用于根据分时读取随机数序列响应作为熵源，利用哈希算法压缩迭代输出满熵的随机数序列。
2.根据权利要求1所述基于BR-PUF的随机数生成器，其特征在于：所述双链路最小单元的数量由激励信号确定，且取值为64。
3.根据权利要求1所述基于BR-PUF的随机数生成器，其特征在于：所述双链路最小单元中MUX和DMUX采用FPGA内固有的查找表LUT构成。
4.根据权利要求1所述基于BR-PUF的随机数生成器，其特征在于：所述BR-PUF控制模块通过改变复位信号0或1的状态实现电路工作状态控制。
5.根据权利要求1所述基于BR-PUF的随机数生成器，其特征在于：所述分时读取模块设定分时读取12次BR-PUF环形链路的输出状态。
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