CN106991975A - 一种像素电路及其驱动方法 - Google Patents

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Abstract

本发明公开了一种像素电路及其驱动方法，由于在一帧显示时间内，在数据信号的触发下，开关控制模块根据开关信号控制端加载的开关控制信号，可以控制锁存模块的第一端或第二端与第一节点导通的时长，进而实现一帧显示时间内发光模块对应的灰阶。因此，在多帧显示时间内显示固定灰阶的静态画面时，可以仅在第一帧显示时间内，通过数据信号端加载数据信号；并在每帧显示时间内，由开关信号控制端加载相同占空比的开关控制信号，从而可以在第一帧显示时间内加载的数据信号的触发下，由开关控制模块在每帧显示时间内控制锁存模块的第一端或第二端与第一节点导通的时长，进而不必对每帧显示时间内所需的数据信号进行重复刷新，降低了像素电路的功耗。

Description

一种像素电路及其驱动方法
技术领域
本发明涉及显示技术领域，尤其涉及一种像素电路及其驱动方法。
背景技术
随着显示技术的进步，电致发光显示面板逐渐成为当今平板显示面板研究领域的热点之一，越来越多的有源矩阵电致发光显示面板(Active Matrix Organic LightEmitting Diode，AMOLED)进入市场。相对于传统的晶体管-液晶显示面板(Thin FilmTransistor-Liquid Crystal Display,TFT-LCD)，AMOLED具有更快的反应速度，更高的对比度，以及更广的视角。
一般的AMOLED像素电路的电路结构，如图1所示，包括：驱动晶体管m1、开关晶体管m2、存储电容c，以及有机发光二极管OLED；其中，驱动晶体管m1的栅极分别与开关晶体管m2的漏极和存储电容c的一端相连，源极与有机发光二极管OLED的阳极相连，漏极分别与存储电容c的另一端和高电平信号端VDD相连；开关晶体管m2的栅极与栅极信号端Gate line相连，源极与数据信号端Data line相连；有机发光二极管OLED的阴极与低电平信号端VSS相连。
图2为图1所示的像素电路的在一帧显示时间内的工作时序图。由图2可知，在t1时间段，栅极信号端Gate line输入高电平信号，开关晶体管m2开启，此时数据信号端Dataline上的数据信号写入到存储电容c，以及驱动晶体管m1的栅极，驱动晶体管m1开启，有机发光二极管OLED开始工作发光；在t2时间段，栅极信号端Gate line输入低电平信号，开关晶体管m2关断，此时由于存储电容c的放电作用，驱动晶体管m1的栅极将维持高电平状态，驱动晶体管m1继续开启，有机发光二极管OLED将继续工作发光，直至下一帧显示用数据信号输入，以保证显示画面的连续性。
然而，当AMOLED在多帧显示时间内显示固定灰阶的静态画面时，如图1所示的像素电路在每一帧显示时间内都需要对数据信号端Data line上的数据信号进行重复刷新，导致像素电路的功耗较大。因此，如何在显示固定灰阶的静态画面时，降低像素电路的功耗，是目前本领域技术人员亟需解决的技术问题。
发明内容
有鉴于此，本发明实施例提供一种像素电路及其驱动方法，用以解决现有技术中存在的如何在显示固定灰阶的静态画面时，降低像素电路的功耗的问题。
因此，本发明实施例提供的一种像素电路，包括：输入控制模块，开关控制模块，锁存模块，以及发光模块；其中，
所述输入控制模块的控制端与栅极信号端相连，输入端与数据信号端相连，输出端与第一节点相连；所述输入控制模块用于在所述栅极信号端的控制下，将所述数据信号端提供的数据信号写入所述第一节点；
所述开关控制模块的控制端与开关信号控制端相连，第一端与所述第一节点相连，第二端与所述锁存模块的第一端相连，第三端与所述锁存模块的第二端相连；所述开关控制模块用于在所述开关信号控制端的控制下，将所述锁存模块的第一端或第二端与所述第一节点导通；所述锁存模块的第一端或第二端与所述第一节点导通的时长与所述数据信号的电压相关；
所述锁存模块的第三端与高电平信号端相连，第四端与低电平信号端相连；所述锁存模块用于在所述第一节点与所述锁存模块的第一端导通时，将所述高电平信号端提供的高电平信号输出至所述第一节点；在所述第一节点与所述锁存模块的第二端导通时，将所述低电平信号端提供的低电平信号输出至所述第一节点；
所述发光模块连接于所述第一节点和所述低电平信号端之间；所述发光模块在所述第一节点为高电平信号时发光。
在一种可能的实现方式中，在本发明实施例提供的上述像素电路中，所述数据信号与所述高电平信号的电压差越小，在一帧显示时间内所述锁存模块的第一端与所述第一节点导通的时长越长。
在一种可能的实现方式中，在本发明实施例提供的上述像素电路中，所述输入控制模块，包括：第一开关晶体管和电容；
所述第一开关晶体管的栅极与所述栅极信号端相连，源极与所述数据信号端相连，漏极与所述第一节点相连；
所述电容的第一端与所述第一节点相连，第二端接地。
在一种可能的实现方式中，在本发明实施例提供的上述像素电路中，所述开关控制模块，包括：掺杂相反的第二开关晶体管和第三开关晶体管；
所述第二开关晶体管的栅极和所述第三开关晶体管的栅极分别与所述开关信号控制端相连；
所述第二开关晶体管的源极和所述第三开关晶体管的漏极分别与所述第一节点相连；
所述第二开关晶体管的漏极与所述锁存模块的第一端相连；
所述第三开关晶体管的源极与所述锁存模块的第二端相连。
在一种可能的实现方式中，在本发明实施例提供的上述像素电路中，所述第二开关晶体管为N型晶体管，所述第三开关晶体管为P型晶体管，所述开关信号控制端输入的高电平信号时长越长，所述锁存模块的第一端与所述第一节点导通的时长越长；或，
所述第二开关晶体管为P型晶体管，所述第三开关晶体管为N型晶体管，所述开关信号控制端输入的低电平信号时长越长，所述锁存模块的第一端与所述第一节点导通的时长越长。
在一种可能的实现方式中，在本发明实施例提供的上述像素电路中，所述锁存模块，包括：掺杂相反的第四开关晶体管和第五开关晶体管，掺杂相反的第六开关晶体管和第七开关晶体管；其中，
所述第四开关晶体管的栅极和第五开关晶体管的栅极分别与所述锁存模块的第二端相连；
所述第四开关晶体管的漏极和第五开关晶体管的漏极分别与所述锁存模块的第一端相连；
所述第六开关晶体管的栅极和第七开关晶体管的栅极分别与所述锁存模块的第一端相连；
所述第六开关晶体管的漏极和第七开关晶体管的漏极分别与所述锁存模块的第二端相连；
所述第四开关晶体管的源极和所述第六开关晶体管的源极分别与所述低电平信号端相连；
所述第五开关晶体管的源极和所述第七开关晶体管的源极分别与所述高电平信号端相连。
在一种可能的实现方式中，在本发明实施例提供的上述像素电路中，所述第四开关晶体管和所述第六开关晶体管为N型晶体管，所述第五开关晶体管和所述第七开关晶体管为P型晶体管；或，
所述第四开关晶体管和所述第六开关晶体管为P型晶体管，所述第五开关晶体管和所述第七开关晶体管为N型晶体管。
在一种可能的实现方式中，在本发明实施例提供的上述像素电路中，所述发光模块，包括：有机发光二极管；
所述有机发光二极管的阳极与所述第一节点相连，阴极与所述低电平信号端相连。
相应地，本发明实施例提供了一种上述像素电路的驱动方法，包括：
输入控制模块在栅极信号端的控制下，将数据信号端提供的数据信号写入第一节点；
开关控制模块在开关信号控制端的控制下，将锁存模块的第一端或第二端与所述第一节点导通；
所述锁存模块在所述第一节点与所述锁存模块的第一端导通时，将高电平信号端提供的高电平信号输出至所述第一节点；在所述第一节点与所述锁存模块的第二端导通时，所述锁存模块将低电平信号端提供的低电平信号输出至所述第一节点；所述数据信号与所述高电平信号的电压差越小，在一帧显示时间内所述锁存模块的第一端与所述第一节点导通的时长越长；
所述发光模块在所述第一节点为高电平信号时发光。
在一种可能的实现方式中，在本发明实施例提供的上述驱动放法中，在显示静态画面时，仅在第一帧显示时间内，所述数据信号端加载数据信号；在每帧显示时间内，所述开关信号控制端加载相同占空比的开关控制信号。
本发明有益效果如下：
本发明实施例提供的像素电路及其驱动方法，在一帧显示时间内，通过数据信号的触发，开关控制模块可以根据开关信号控制端加载的开关控制信号，控制锁存模块的第一端或第二端与第一节点导通的时长，进而实现一帧显示时间内发光模块对应的灰阶。因此，在多帧显示时间内显示固定灰阶的静态画面时，可以仅在第一帧显示时间内，通过数据信号端加载数据信号；并在每帧显示时间内，由开关信号控制端加载相同占空比的开关控制信号，从而可以在第一帧显示时间内加载的数据信号的触发下，由开关控制模块在每帧显示时间内控制锁存模块的第一端或第二端与第一节点导通的时长，进而不必对每帧显示时间内所需的数据信号进行重复刷新，降低了像素电路的功耗。
附图说明
图1为现有技术中像素电路的结构示意图；
图2为图1所示的像素电路的工作时序图；
图3为本发明实施例提供的像素电路的结构示意图；
图4为本发明实施例提供的时序控制模块的结构示意图；
图5a为本发明实施例提供的图3所示的像素电路在一帧显示时间内的工作时序图之一；
图5b为本发明实施例提供的图3所示的像素电路在多帧显示时间内的工作时序图；
图5c为本发明实施例提供的图3所示的像素电路在一帧显示时间内的工作时序图之二；
图6为本发明实施例提供的像素电路的驱动方法流程图。
具体实施方式
下面结合附图，对本发明实施例提供的像素电路及其驱动方法的具体实施方式进行详细的说明。
本发明实施例提供的一种像素电路，如图3所示，包括：输入控制模块301，开关控制模块302，锁存模块303，以及发光模块304；其中，
输入控制模块301的控制端与栅极信号端Gate line相连，输入端与数据信号端Data line相连，输出端与第一节点N1相连；输入控制模块301用于在栅极信号端Gate line的控制下，将数据信号端Data line提供的数据信号写入第一节点N1；
开关控制模块302的控制端与开关信号控制端S1相连，第一端与第一节点N1相连，第二端与锁存模块303的第一端相连，第三端与锁存模块303的第二端相连；开关控制模块302用于在开关信号控制端S1的控制下，将锁存模块303的第一端或第二端与第一节点N1导通；锁存模块303的第一端或第二端与第一节点N1导通的时长与数据信号的电压相关；
锁存模块303的第三端与高电平信号端VDD相连，第四端与低电平信号端VSS相连；锁存模块303用于在第一节点N1与锁存模块303的第一端导通时，将高电平信号端VDD提供的高电平信号输出至第一节点N1；在第一节点N1与锁存模块303的第二端导通时，将低电平信号端VSS提供的低电平信号输出至第一节点N1；
发光模块304连接于第一节点N1和低电平信号端VSS之间；发光模块304在第一节点N1为高电平信号时发光。
在本发明实施例提供的上述像素电路中，由于在一帧显示时间内，通过数据信号的触发，开关控制模块302可以根据开关信号控制端S1加载的开关控制信号，控制锁存模块303的第一端或第二端与第一节点N1导通的时长，进而实现一帧显示时间内发光模块304对应的灰阶。因此，在多帧显示时间内显示固定灰阶的静态画面时，可以仅在第一帧显示时间内，通过数据信号端Data line加载数据信号；并在每帧显示时间内，由开关信号控制端S1加载相同占空比的开关控制信号，从而可以在第一帧显示时间内加载的数据信号的触发下，由开关控制模块302在每帧显示时间内控制锁存模块303的第一端或第二端与第一节点N1导通的时长，进而不必对每帧显示时间内所需的数据信号进行重复刷新，降低了像素电路的功耗。
并且，如图3所示，在本发明实施例提供的像素显示电路中，开关信号控制端S1仅通过一根开关信号控制线控制第二开关晶体管M2或第三开关晶体管M3的开启或截止，从而节省了布线和信号源的输入，更有利于减小像素电路的功耗。
进一步地，由于灰阶反映显示画面的色调浅深等级，等级越高，显示画面的亮度越大，相应的数据信号的电压越大，在一帧显示时间内，需控制发光模块304的发光时间相对不发光时间要长，因此，在本发明实施例提供的上述像素电路中，数据信号与高电平信号的电压差越小，在一帧显示时间内锁存模块303的第一端与第一节点N1导通的时长越长。从而，可以根据数据信号的电压设置开关信号控制端S1加载的开关控制信号的占空比，进而控制在一帧显示时间内锁存模块303的第一端或第二端与第一节点N1导通的时长，实现不同灰阶的显示画面。
在具体实施时，在本发明实施例提供的上述像素电路中，如图3所示，输入控制模块301，包括：第一开关晶体管M1和电容C1；
第一开关晶体管M1的栅极与栅极信号端Gate line相连，源极与数据信号端Dataline相连，漏极与第一节点N1相连；
电容C1的第一端与第一节点N1相连，第二端接地。
具体地，第一开关晶体管M1在栅极信号端Gate line输入的扫描信号的控制下，将数据信号端Data line提供的数据信号写入第一节点N1。
进一步地，栅极信号端Gate line输入的扫描信号为高电平信号，第一开关晶体管M1为N型薄膜晶体管；或，栅极信号端Gate line输入的扫描信号为低电平信号，第一开关晶体管M1为P型薄膜晶体管。
以上仅是举例说明输入控制模块301的具体结构，在具体实施时，输入控制模块301的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作赘述。
在具体实施时，在本发明实施例提供的上述像素电路中，如图3所示，开关控制模块302，包括：掺杂相反的第二开关晶体管M2和第三开关晶体管M3；
第二开关晶体管M2的栅极和第三开关晶体管M3的栅极分别与开关信号控制端S1相连；
第二开关晶体管M2的源极和第三开关晶体管M3的漏极分别与第一节点N1相连；
第二开关晶体管M2的漏极与锁存模块303的第一端相连；
第三开关晶体管M3的源极与锁存模块303的第二端相连。
具体地，第二开关晶体管M2和第三开关晶体管M3分别在开关信号控制端S1输入的开关控制信号的控制下，将锁存模块303的第一端或第二端与第一节点N1导通，以实现将第一节点N1的数据信号传输至锁存模块303的第一端或第二端；或者，实现将锁存模块303的第一端的高电平信号或第二端的低电平信号传输至第一节点N1。
进一步地，在本发明实施例提供的上述像素电路中，如图3所示，第二开关晶体管M2为N型晶体管，第三开关晶体管M3为P型晶体管，开关信号控制端S1输入的高电平信号时长越长，锁存模块303的第一端与第一节点N1导通的时长越长；或，
第二开关晶体管M2为P型晶体管，第三开关晶体管M3为N型晶体管，开关信号控制端S1输入的低电平信号时长越长，锁存模块303的第一端与第一节点N1导通的时长越长。
以上仅是举例说明开关控制模块302的具体结构，在具体实施时，开关控制模块302的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作赘述。
在具体实施时，为了更清楚的说明锁存模块303的第一端和第二端交替工作，在本发明实施例提供的上述像素电路中，如图3所示，锁存模块303，可以具体包括：
掺杂相反的第四开关晶体管M4和第五开关晶体管M5，掺杂相反的第六开关晶体管M6和第七开关晶体管M7；其中，
第四开关晶体管M4的栅极和第五开关晶体管M5的栅极分别与锁存模块303的第二端相连；
第四开关晶体管M4的漏极和第五开关晶体管M5的漏极分别与锁存模块303的第一端相连；
第六开关晶体管M6的栅极和第七开关晶体管M7的栅极分别与锁存模块303的第一端相连；
第六开关晶体管M6的漏极和第七开关晶体管M7的漏极分别与锁存模块303的第二端相连；
第四开关晶体管M4的源极和第六开关晶体管M6的源极分别与低电平信号端VSS相连；
第五开关晶体管M5的源极和第七开关晶体管M7的源极分别与高电平信号端VDD相连。
具体地，在本发明实施例提供的上述像素电路中，第四开关晶体管M4和第六开关晶体管M6为N型晶体管，第五开关晶体管M5和第七开关晶体管M7为P型晶体管，如图3所示；或，
第四开关晶体管M4和第六开关晶体管M6为P型晶体管，第五开关晶体管M5和第七开关晶体管M7为N型晶体管。
以上仅是举例说明锁存模块303的具体结构，在具体实施时，锁存模块303的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作赘述。
在具体实施时，在本发明实施例提供的上述像素电路中，发光模块304，包括：有机发光二极管OLED；
有机发光二极管OLED的阳极与第一节点N1相连，阴极与低电平信号端VSS相连。
当然，在本发明实施例提供的上述像素电路中涉及的有机发光二极管OLED为有源矩阵型电致发光器件，因此并不只限于有机发光二极管OLED，还可以是量子点发光二极管QLED，在此不做限定。
在具体实施时，开关信号控制端S1提供的开关控制信号的驱动时序与数据信号的一一对应关系，可以预先存储至如图4所示的时序控制模块的查找表(Look-up table)中。在时序控制模块的第一输出端M向图3所示的栅极信号端Gate line提供的扫描信号(Gatavoltage)为低电平信号时，时序控制模块的第二输出端N向图3所示的数据信号端Dataline提供数据信号(Data voltage)；与此同时，时序控制模块会确定出在查找表内预先存储的与该数据信号对应的开关控制信号的驱动时序，并通过时序控制模块的第三输出端O向图3所示的开关信号控制端S1输出该驱动时序，以使开关控制模块302根据该驱动时序，控制锁存模块303的第一端或第二端与第一节点N1导通的时长。
下面结合图3所示的像素电路和图5a所示的针对图3所示的像素电路在一帧显示时间内的工作时序图，对本发明实施例提供的如图3所示的像素电路在一帧显示时间内的工作过程作以描述：
具体地，在本发明实施例提供的如图3所示的像素电路中，假设高电平信号端VDD提供的高电平信号为5V，低电平信号端VSS提供的低电平信号为-5V，且数据信号端Dataline输出的数据信号为4V高电平信号。如图5a所示，栅极信号端Gate line提供的扫描信号为低电平信号时，第一开关晶体管M1打开，此时，数据信号端Data line提供4V高电平信号并写入第一节点N1；与此同时，图4所示的时序控制模块会确定出在查找表内预先存储的与4V的数据信号对应的开关控制信号的驱动时序，并向开关信号控制端S1输出该驱动时序。具体地，如图5a所示，该驱动时序可以为开关信号控制端S1输入的高电平信号在一帧显示时间内保持T1时长，开关信号控制端S1输入的低电平信号在一帧显示时间内保持T2时间。且在开关信号控制端S1输入的高电平信号在一帧显示时间内保持T1时长时，第一节点N1与锁存模块303的第一端导通，发光模块304点亮；之后令开关信号控制端S1输入的低电平信号在一帧显示时间内保持T2时长，此时第一节点N1与锁存模块303的第二端导通，发光模块304不亮。最后通过将一帧时间内的发光模块304的亮度进行加权平均，即可获得一帧显示时间内4V的数据信号下发光模块304对应的灰阶。
进一步地，如图5b所示，为本发明实施例提供的如图3所示的像素电路在多帧显示时间内的工作时序图。从图5b中，可以看出，仅在第一帧显示时间内，通过数据信号端Dataline加载了4V的高电平信号，在之后的每一帧显示时间内均未加载数据信号；并且在每帧显示时间内，由开关信号控制端S1加载了相同占空比的开关控制信号，从而可以在第一帧显示时间内加载的数据信号的触发下，由开关控制模块302在每帧显示时间内控制锁存模块303的第一端或第二端与第一节点N1导通的时长，进而在多帧时间内显示4V数据信号对应灰阶的静态画面时，不必对每帧显示时间内所需的数据信号进行重复刷新，降低了像素电路的功耗。
此外，基于上述实现4V数据信号对应灰阶的静态画面显示的相似原理，在确定图4所示的时序控制模块的查找表中设置的每一数据信号对应的开关控制信号的驱动时序后，即可根据这些驱动时序控制第一节点N1与锁存模块303的第一端或第二端导通，进而控制第一节点N1的电位，使得发光模块304在不同的数据信号下实现不同的灰阶，从而可以实现不同灰阶的显示画面。
需要说明的是，在图5a所示的针对本发明实施例提供的图3所示的像素电路在一帧显示时间内的工作时序图中，数据信号端Data line输入高电平信号时，可以实现在锁存模块303的第一端与第一节点N1导通的T1时长内发光模块304发光，在锁存模块303的第二端与第一节点N1导通的T2时长内发光模块304不发光；在具体实施时，针对本发明实施例提供的图3所示的像素电路，在一帧显示时间内，还可以设置在数据信号端Data line输入低电平信号时，实现在锁存模块303的第一端与第一节点N1导通的T1时长内发光模块304不发光，在锁存模块303的第二端与第一节点N1导通的T2时长内发光模块304发光，如图5c所示，在此不做限定。
值得注意的是，本发明提供的上述像素电路中提到的全部开关晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，MetalOxide Semiconductor)，在此不做限定。并且，在具体实施中，这些开关晶体管的源极和漏极的制作工艺相同，名称上是可以互换的，其可根据电压的方向在名称上改变，在此不做具体区分。
此外，本发明实施例提供的上述像素电路，适用于以下但不限于以下显示装置：手机、平板电脑、电视机、显示模块、笔记本电脑、数码相框、导航仪、智能手表、健身腕带、个人数字助理等任何具有显示功能的产品或部件。
基于同一发明构思，本发明实施例提供了上述像素电路的驱动方法。由于该驱动方法解决问题的原理与上述像素电路解决问题的原理相似，因此，本发明实施例提供的该驱动方法的实施可以参见本发明实施例提供的上述像素电路的实施，重复之处不再赘述。
具体地，本发明实施例提供的一种上述像素电路的驱动方法，如图6所示，具体包括以下步骤：
S601、输入控制模块在栅极信号端的控制下，将数据信号端提供的数据信号写入第一节点；
S602、开关控制模块在开关信号控制端的控制下，将锁存模块的第一端或第二端与第一节点导通；
S603、锁存模块在第一节点与锁存模块的第一端导通时，将高电平信号端提供的高电平信号输出至第一节点；在第一节点与锁存模块的第二端导通时，锁存模块将低电平信号端提供的低电平信号输出至第一节点；数据信号与高电平信号的电压差越小，在一帧显示时间内锁存模块的第一端与第一节点导通的时长越长；
S604、发光模块在第一节点为高电平信号时发光。
具体地，在本发明实施例提供的上述驱动方法中，在显示静态画面时，仅在第一帧显示时间内，数据信号端加载数据信号；在每帧显示时间内，开关信号控制端加载相同占空比的开关控制信号。如此以来，不必对每帧显示时间内的数据信号进行重复刷新，从而可以降低像素电路的功耗。
本发明实施例提供的上述像素电路及其驱动方法，通过在一帧显示时间内，在数据信号的触发下，开关控制模块根据开关信号控制端加载的开关控制信号，可以控制锁存模块的第一端或第二端与第一节点导通的时长，进而实现一帧显示时间内发光模块对应的灰阶。因此，在多帧显示时间内显示固定灰阶的静态画面时，可以仅在第一帧显示时间内，通过数据信号端加载数据信号；并在每帧显示时间内，由开关信号控制端加载相同占空比的开关控制信号，从而可以在第一帧显示时间内加载的数据信号的触发下，由开关控制模块在每帧显示时间内控制锁存模块的第一端或第二端与第一节点导通的时长，进而不必对每帧显示时间内所需的数据信号进行重复刷新，降低了像素电路的功耗。
需要说明的是，在本文中，诸如第一和第二之类的关系术语仅仅用来将一个实体或操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种像素电路，其特征在于，包括：输入控制模块，开关控制模块，锁存模块，以及发光模块；其中，
所述输入控制模块的控制端与栅极信号端相连，输入端与数据信号端相连，输出端与第一节点相连；所述输入控制模块用于在所述栅极信号端的控制下，将所述数据信号端提供的数据信号写入所述第一节点；
所述开关控制模块的控制端与开关信号控制端相连，第一端与所述第一节点相连，第二端与所述锁存模块的第一端相连、第三端与所述锁存模块的第二端相连；所述开关控制模块用于在所述开关信号控制端的控制下，将所述锁存模块的第一端或第二端与所述第一节点导通；所述锁存模块的第一端或第二端与所述第一节点导通的时长与所述数据信号的电压相关；
所述锁存模块的第三端与高电平信号端相连，第四端与低电平信号端相连；所述锁存模块用于在所述第一节点与所述锁存模块的第一端导通时，将所述高电平信号端提供的高电平信号输出至所述第一节点；在所述第一节点与所述锁存模块的第二端导通时，将所述低电平信号端提供的低电平信号输出至所述第一节点；
所述发光模块连接于所述第一节点和所述低电平信号端之间；所述发光模块在所述第一节点为高电平信号时发光。
2.如权利要求1所述的像素电路，其特征在于，所述数据信号与所述高电平信号的电压差越小，在一帧显示时间内所述锁存模块的第一端与所述第一节点导通的时长越长。
3.如权利要求1或2所述的像素电路，其特征在于，所述输入控制模块，包括：第一开关晶体管和电容；
所述第一开关晶体管的栅极与所述栅极信号端相连，源极与所述数据信号端相连，漏极与所述第一节点相连；
所述电容的第一端与所述第一节点相连，第二端接地。
4.如权利要求1或2所述的像素电路，其特征在于，所述开关控制模块，包括：掺杂相反的第二开关晶体管和第三开关晶体管；
所述第二开关晶体管的栅极和所述第三开关晶体管的栅极分别与所述开关信号控制端相连；
所述第二开关晶体管的源极和所述第三开关晶体管的漏极分别与所述第一节点相连；
所述第二开关晶体管的漏极与所述锁存模块的第一端相连；
所述第三开关晶体管的源极与所述锁存模块的第二端相连。
5.如权利要求4所述的像素电路，其特征在于，所述第二开关晶体管为N型晶体管，所述第三开关晶体管为P型晶体管，所述开关信号控制端输入的高电平信号时长越长，所述锁存模块的第一端与所述第一节点导通的时长越长；或，
所述第二开关晶体管为P型晶体管，所述第三开关晶体管为N型晶体管，所述开关信号控制端输入的低电平信号时长越长，所述锁存模块的第一端与所述第一节点导通的时长越长。
6.如权利要求1或2所述的像素电路，其特征在于，所述锁存模块，包括：掺杂相反的第四开关晶体管和第五开关晶体管，掺杂相反的第六开关晶体管和第七开关晶体管；其中，
所述第四开关晶体管的栅极和第五开关晶体管的栅极分别与所述锁存模块的第二端相连；
所述第四开关晶体管的漏极和第五开关晶体管的漏极分别与所述锁存模块的第一端相连；
所述第六开关晶体管的栅极和第七开关晶体管的栅极分别与所述锁存模块的第一端相连；
所述第六开关晶体管的漏极和第七开关晶体管的漏极分别与所述锁存模块的第二端相连；
所述第四开关晶体管的源极和所述第六开关晶体管的源极分别与所述低电平信号端相连；
所述第五开关晶体管的源极和所述第七开关晶体管的源极分别与所述高电平信号端相连。
7.如权利要求6所述的像素电路，其特征在于，所述第四开关晶体管和所述第六开关晶体管为N型晶体管，所述第五开关晶体管和所述第七开关晶体管为P型晶体管；或，
所述第四开关晶体管和所述第六开关晶体管为P型晶体管，所述第五开关晶体管和所述第七开关晶体管为N型晶体管。
8.如权利要求1或2所述的像素电路，其特征在于，所述发光模块，包括：有机发光二极管；
所述有机发光二极管的阳极与所述第一节点相连，阴极与所述低电平信号端相连。
9.一种如权利要求1-8任一项所述的像素电路的驱动方法，其特征在于，包括：
输入控制模块在栅极信号端的控制下，将数据信号端提供的数据信号写入第一节点；
开关控制模块在开关信号控制端的控制下，将锁存模块的第一端或第二端与所述第一节点导通；
所述锁存模块在所述第一节点与所述锁存模块的第一端导通时，将高电平信号端提供的高电平信号输出至所述第一节点；在所述第一节点与所述锁存模块的第二端导通时，所述锁存模块将低电平信号端提供的低电平信号输出至所述第一节点；所述数据信号与所述高电平信号的电压差越小，在一帧显示时间内所述锁存模块的第一端与所述第一节点导通的时长越长；
所述发光模块在所述第一节点为高电平信号时发光。
10.如权利要求9所示的驱动方法，其特征在于，在显示静态画面时，仅在第一帧显示时间内，所述数据信号端加载数据信号；在每帧显示时间内，所述开关信号控制端加载相同占空比的开关控制信号。
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