CN108563280B - 一种提升电源抑制比的带隙基准源 - Google Patents

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Abstract

一种提升电源抑制比的带隙基准源，属于模拟电路技术领域。带隙基准核心模块包括一个预稳压电路结构，该预稳压电路结构包括两条支路，分别是第五PMOS管和第二NMOS管，以及第六PMOS管和第三NMOS管，由于反馈的作用，这两条支路均是低阻抗支路，因此从供电电压到P点具有较高的电源抑制比，从而实现了整个带隙基准核心电路电源抑制比的提升；启动电路模块用于在电路刚开始启动时拉低带隙基准核心模块中第一PMOS管和第四PMOS管的栅极电位，同时控制电流流过第一双极型晶体管、第二双极型晶体管和第三双极型晶体管的基极，启动完成后退出。本发明与传统的带隙基准相比能够实现基准源电源抑制比的提升，同时与传统的预稳压技术相比功耗更低。

Description

一种提升电源抑制比的带隙基准源
技术领域
本发明属于模拟电路技术领域，涉及一种能够提升电源抑制比PSR的带隙基准源。
背景技术
在模拟和混合信号集成电路的领域，基准源是非常重要的模块，其作用是为***提供一个不随温度和电源电压变化的恒定偏置。随着物联网和消费类电子的快速发展，对于基准源的设计也提出了越来越高的要求。其中低功耗、低温漂和高电源抑制比是基准源的主要发展趋势。
近年来，学术界和工业界提出了很多带隙基准源的电源抑制比提升技术，比如噪声耦合技术、共源共栅技术和预稳压技术等，其中应用最广泛的是预稳压技术，然而传统的预稳压技术通常需要额外的运算放大器以及更高的电源电压，从而导致功耗的大大增加。因此，研究出在不过多增大功耗的前提下提升电源抑制比的带隙基准源具有重要的意义。
发明内容
针对上述常规带隙基准源的电源抑制比不高和采用传统预稳压技术的带隙基准源功耗过大的问题，本发明提出一种带隙基准源，改进了带隙基准源的预稳压技术，能够在不过多增大功耗的前提下实现电源抑制比的提升。
本发明的技术方案是：
一种提升电源抑制比的带隙基准源，包括带隙基准核心模块和启动电路模块，所述带隙基准核心模块包括第一双极型晶体管Q1、第二双极型晶体管Q2、第三双极型晶体管Q3、第一电阻R1、第二电阻R2、第三电阻R3、第一电容C1、第二电容C2、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5和第六PMOS管MP6，
第一NMOS管MN1的栅极连接启动信号START，其漏极连接第二PMOS管MP2的栅极、第一PMOS管MP1的栅极和漏极，其源极连接第三双极型晶体管Q3的集电极；
第二PMOS管MP2的源极连接第一PMOS管MP1的源极并连接供电电压VDD，其漏极连接第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5和第六PMOS管MP6的源极并通过第一电容C1后接地；
第三双极型晶体管Q3的基极连接第一双极型晶体管Q1和第二双极型晶体管Q2的基极、第六PMOS管MP6的栅极和漏极以及第三NMOS管MN3的漏极并作为所述带隙基准源的输出端，其发射极通过第三电阻R3后接地；
第二NMOS管MN2的栅漏短接并连接第五PMOS管MP5的漏极和第三NMOS管MN3的栅极，其源极和第三NMOS管MN3的源极接地；
第一双极型晶体管Q1的集电极连接第五PMOS管MP5的栅极和第三PMOS管MP3的漏极并通过第二电容C2后接地，其发射极通过第二电阻R2后接地；
第二双极型晶体管Q2的集电极连接第四PMOS管MP4的栅极和漏极以及第三PMOS管MP3的栅极，其发射极通过第一电阻R1后连接第一双极型晶体管Q1的发射极；
所述启动电路由所述启动信号START控制，在电路刚开始启动时拉低所述带隙基准核心模块中第一PMOS管MP1和第四PMOS管MP4的栅极电位，同时控制电流流过第一双极型晶体管Q1、第二双极型晶体管Q2和第三双极型晶体管Q3的基极，启动完成后退出。
具体的，所述启动电路模块包括第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第四双极型晶体管Q4、第五双极型晶体管Q5、第六双极型晶体管Q6、第四电阻R4、第五电阻R5、第六电阻R6、和反相器INV，
反相器INV的输入端连接所述启动信号START，其输出端连接第七NMOS管MN7的栅极；
第六NMOS管MN6的栅漏短接并连接第九NMOS管MN9的源极，其源极连接第七NMOS管MN7的漏极和所述带隙基准核心模块中第一双极型晶体管Q1的基极；
第九NMOS管MN9的栅极连接第四NMOS管MN4的栅极和漏极并通过第五电阻R5后连接第八NMOS管MN8的源极，其漏极通过第六电阻R6后连接供电电压VDD；
第八NMOS管MN8的栅极连接所述启动信号START，其漏极通过第四电阻R4后连接供电电压VDD；
第五NMOS管MN5的栅漏短接并连接第四NMOS管MN4的源极，其源极连接第四双极型晶体管Q4和第五双极型晶体管Q5的基极以及第六双极型晶体管Q6的基极和集电极；
第四双极型晶体管Q4的集电极连接所述带隙基准核心模块中第四PMOS管MP4的栅极，其发射极连接第五双极型晶体管Q5的发射极和所述带隙基准核心模块中第一双极型晶体管Q1的发射极；
第五双极型晶体管Q5的集电极连接所述带隙基准核心模块中第一NMOS管MN1的源极；
第七NMOS管MN7的源极和第六双极型晶体管Q6的发射极接地。
具体的，所述第八NMOS管MN8和第九NMOS管MN9为高压管。
本发明的有益效果为：本发明提出的带隙基准源，在带隙基准核心模块结合预稳压电路结构，与传统的带隙基准相比能够实现基准源电源抑制比的提升，同时与传统的预稳压技术相比功耗更低。
附图说明
图1是本发明高电源抑制比的带隙基准源电路原理图。
具体实施方式
下面结合附图和具体实施例，详细描述本发明的技术方案。
本发明提出的带隙基准源，具有提升电源抑制比的作用，包括启动电路模块和带隙基准核心模块，如图1所示，带隙基准核心模块包括第一双极型晶体管Q1、第二双极型晶体管Q2、第三双极型晶体管Q3、第一电阻R1、第二电阻R2、第三电阻R3、第一电容C1、第二电容C2、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5和第六PMOS管MP6，第一NMOS管MN1的栅极连接启动信号START，其漏极连接第二PMOS管MP2的栅极、第一PMOS管MP1的栅极和漏极，其源极连接第三双极型晶体管Q3的集电极；第二PMOS管MP2的源极连接第一PMOS管MP1的源极并连接供电电压VDD，其漏极连接第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5和第六PMOS管MP6的源极并通过第一电容C1后接地；第三双极型晶体管Q3的基极连接第一双极型晶体管Q1和第二双极型晶体管Q2的基极、第六PMOS管MP6的栅极和漏极以及第三NMOS管MN3的漏极并作为带隙基准源的输出端，其发射极通过第三电阻R3后接地；第二NMOS管MN2的栅漏短接并连接第五PMOS管MP5的漏极和第三NMOS管MN3的栅极，其源极和第三NMOS管MN3的源极接地；第一双极型晶体管Q1的集电极连接第五PMOS管MP5的栅极和第三PMOS管MP3的漏极并通过第二电容C2后接地，其发射极通过第二电阻R2后接地；第二双极型晶体管Q2的集电极连接第四PMOS管MP4的栅极和漏极以及第三PMOS管MP3的栅极，其发射极通过第一电阻R1后连接第一双极型晶体管Q1的发射极。
启动电路模块由启动信号START控制，用于在电路刚开始启动时拉低带隙基准核心模块中第一PMOS管MP1和第四PMOS管MP4的栅极电位，同时控制电流流过第一双极型晶体管Q1、第二双极型晶体管Q2和第三双极型晶体管Q3的基极，启动完成后退出。
图1给出了启动电路模的一种实现电路结构，包括第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第四双极型晶体管Q4、第五双极型晶体管Q5、第六双极型晶体管Q6、第四电阻R4、第五电阻R5、第六电阻R6、和反相器INV，反相器INV的输入端连接启动信号START，其输出端连接第七NMOS管MN7的栅极；第六NMOS管MN6的栅漏短接并连接第九NMOS管MN9的源极，其源极连接第七NMOS管MN7的漏极和带隙基准核心模块中第一双极型晶体管Q1的基极；第九NMOS管MN9的栅极连接第四NMOS管MN4的栅极和漏极并通过第五电阻R5后连接第八NMOS管MN8的源极，其漏极通过第六电阻R6后连接供电电压VDD；第八NMOS管MN8的栅极连接启动信号START，其漏极通过第四电阻R4后连接供电电压VDD；第五NMOS管MN5的栅漏短接并连接第四NMOS管MN4的源极，其源极连接第四双极型晶体管Q4和第五双极型晶体管Q5的基极以及第六双极型晶体管Q6的基极和集电极；第四双极型晶体管Q4的集电极连接带隙基准核心模块中第四PMOS管MP4的栅极，其发射极连接第五双极型晶体管Q5的发射极和带隙基准核心模块中第一双极型晶体管Q1的发射极；第五双极型晶体管Q5的集电极连接带隙基准核心模块中第一NMOS管MN1的源极；第七NMOS管MN7的源极和第六双极型晶体管Q6的发射极接地。
本实施例中的启动电路模块的工作原理为：当基准启动时，外部给定的启动信号START翻高，使得第六双极型晶体管Q6通路的电流升高，因此第六双极型晶体管Q6的基极电位升高，导致第四双极型晶体管Q4和第五双极型晶体管Q5的电流增大，第五双极型晶体管Q5的电流流经带隙基准核心模块中的第一PMOS管MP1，使得第一PMOS管MP1的栅极电位降低，第四双极型晶体管Q4的电流流经带隙基准核心模块中的第四PMOS管MP4，使得第四PMOS管MP4的栅极电位降低，此外第六PMOS管MP6的电流流经带隙基准核心模块中第一双极型晶体管Q1、第二双极型晶体管Q2和第三双极型晶体管Q3的基极实现加速启动。当启动完成后，由于第四双极型晶体管Q4和第五双极型晶体管Q5发射极电位升高，第一双极型晶体管Q1、第二双极型晶体管Q2和第三双极型晶体管Q3的基极电位升高，最终使得第四双极型晶体管Q4、第五双极型晶体管Q5和MN6退出工作状态，带隙基准核心模块完成启动，进入正常工作状态。
一般来说5V以上的输入电压是高输入电压，当本发明应用在高输入电压下时，第八NMOS管MN8和第九NMOS管MN9可以选用高压管。
本发明中带隙基准核心模块的工作过程为：通过第一双极型晶体管Q1、第二双极型晶体管Q2和第一电阻R1产生与绝对温度成正比的PTAT电流，再通过第一PMOS管MP1和第二PMOS管MP2构成的电流镜的镜像作用，使得第一双极型晶体管Q1支路的PTAT电流和第二双极型晶体管Q2支路的PTAT电流流经第二电阻R2可以得到与绝对温度成正比的PTAT电压，该PTAT电压与第一双极型晶体管Q1的基极-发射极电压VBE,Q1的与绝对温度成反比的温度特性相互抵消，可以得到与温度无关的基准输出电压VREF，基准输出电压VREF可以表示为：
Figure BDA0001672787180000051
其中N是第二双极型晶体管Q2和第一双极型晶体管Q1的尺寸比，VT是热电压。
本发明提出的带隙基准核心模块是在带隙核心电路上增加一个预稳压电路结构来提升基准的电源抑制比，该预稳压电路结构包括两条支路，分别是第五PMOS管MP5和第二NMOS管NM2构成的一条支路，以及第六PMOS管MP6和第三NMOS管MN3构成的另一条支路。由于反馈的作用，第五PMOS管MP5和第六PMOS管MP6两条支路均是低阻抗支路，因此，从供电电压VDD到P点具有较高的电源抑制比，从而实现了整个带隙基准核心电路电源抑制比的提升。
下面对该基准源的电源抑制比进行具体分析：在B点断开小信号反馈环路，其中小信号环路是指从B点到C点，再从C点到A点，最后从A点到B点的信号通路，第一双极型晶体管Q1的基极记为A点，其集电极记为B点，第二NMOS管MN2的漏极记为C点，第四PMOS管MP4的源极记为P点，在开环(即断开第五PMOS管MP5和B点的连接)的条件下，从P点到B点的噪声通过两条信号通路，其中一条是从P点通过第三PMOS管MP3到B点，这一条通路的电源抑制比PSR1可以表示为PSR1＝(gmp3+1/ro,MP3)rB，其中gmp3表示第三PMOS管MP3的跨导，ro,MP3表示沟道长度调制效应下第三PMOS管MP3在小信号下的等效电阻，rB表示B点的小信号输出电阻；另外一条是从P点到第三PMOS管MP3和第四PMOS管MP4的栅极，再从第三PMOS管MP3的栅极到B点，这一条通路的电源抑制比PSR2可以表示PSR2＝-gmp3rB。通过将两条信号通路的噪声相互叠加，可以得到在开环条件下B点的电源抑制比PSR为：
PSR开环≈rB/ro,MP3  (2)
其中rB≈ro,MP3，为B点的小信号输出电阻，因此在开环下B点的电源抑制比可以近似视作为1。
在闭环(即基准正常工作)的条件下，由于从A点到B点有两条信号通路，一条是从A点通过第一双极型晶体管Q1到B点，是一条负信号通路，该负信号通路的增益可以表示为：
Figure BDA0001672787180000052
其中gmQ＝IPTAT/VT表示双极型晶体管的跨导。
另一条是从A点通过第二双极型晶体管Q2到第三PMOS管MP3和第四PMOS管MP4的栅极，再从第三PMOS管MP3的栅极到B点，是一条正信号通路，该正信号通路的增益可以表示为：
Figure BDA0001672787180000061
由于正信号通路的增益远小于负信号通路的增益，因此从A点到B点的增益可近似视作为负信号通路的增益。从而可以得到环路增益为：
Figure BDA0001672787180000062
从而可以得到闭环条件下从P点到B点的电源抑制比为：
Figure BDA0001672787180000063
从(6)式可以看出，B点可以视作被钳至固定电位，因此第五PMOS管MP5支路的小信号电阻可以视作为1/gm,MP1。通过第二NMOS管MN2和第三NMOS管MN3构成的电流镜的镜像作用，从P点向带隙基准核心方向的小信号电阻为rBGR＝1/(K+1)gm,MP1，其中第二NMOS管MN2和第三NMOS管MN3构成的电流镜的镜像比为1：K。
在开环下，由于B点的电源抑制比可近似视作为1，因此第二NMOS管MN2和第三NMOS管MN3栅极的电源抑制比可近似视作0，从而开环下基准输出电压VREF处的电源抑制比也可近似视作为1。从而可以得出闭环下从P点到基准输出电压VREF处的电源抑制比为：
Figure BDA0001672787180000064
因此，加上预稳压后，基准输出电压VREF的电源抑制比为：
Figure BDA0001672787180000065
综上，本发明提出的带隙基准源利用一种新的预稳压电路结构，与传统的带隙基准相比能够实现基准源电源抑制比的提升，同时与传统的预稳压技术相比功耗更低。
可以理解的是，本发明不限于上文示出的精确配置和组件。在不脱离权利要求书的保护范围基础上，可以对上文方法和结构的步骤顺序、细节及操作做出各种修改、改变和优化。

Claims (2)

1.一种提升电源抑制比的带隙基准源，包括带隙基准核心模块和启动电路模块，其特征在于，所述带隙基准核心模块包括第一双极型晶体管（Q1）、第二双极型晶体管（Q2）、第三双极型晶体管（Q3）、第一电阻（R1）、第二电阻（R2）、第三电阻（R3）、第一电容（C1）、第二电容（C2）、第一NMOS管（MN1）、第二NMOS管（MN2）、第三NMOS管（MN3）、第一PMOS管（MP1）、第二PMOS管（MP2）、第三PMOS管（MP3）、第四PMOS管（MP4）、第五PMOS管（MP5）和第六PMOS管（MP6），
第一NMOS管（MN1）的栅极连接启动信号（START），其漏极连接第二PMOS管（MP2）的栅极、第一PMOS管（MP1）的栅极和漏极，其源极连接第三双极型晶体管（Q3）的集电极；
第二PMOS管（MP2）的源极连接第一PMOS管（MP1）的源极并连接供电电压（VDD），其漏极连接第三PMOS管（MP3）、第四PMOS管（MP4）、第五PMOS管（MP5）和第六PMOS管（MP6）的源极并通过第一电容（C1）后接地；
第三双极型晶体管（Q3）的基极连接第一双极型晶体管（Q1）和第二双极型晶体管（Q2）的基极、第六PMOS管（MP6）的栅极和漏极以及第三NMOS管（MN3）的漏极并作为所述带隙基准源的输出端，其发射极通过第三电阻（R3）后接地；
第二NMOS管（MN2）的栅漏短接并连接第五PMOS管（MP5）的漏极和第三NMOS管（MN3）的栅极，其源极和第三NMOS管（MN3）的源极接地；
第一双极型晶体管（Q1）的集电极连接第五PMOS管（MP5）的栅极和第三PMOS管（MP3）的漏极并通过第二电容（C2）后接地，其发射极通过第二电阻（R2）后接地；
第二双极型晶体管（Q2）的集电极连接第四PMOS管（MP4）的栅极和漏极以及第三PMOS管（MP3）的栅极，其发射极通过第一电阻（R1）后连接第一双极型晶体管（Q1）的发射极；
所述启动电路由所述启动信号（START）控制，在电路刚开始启动时拉低所述带隙基准核心模块中第一PMOS管（MP1）和第四PMOS管（MP4）的栅极电位，同时控制电流流过第一双极型晶体管（Q1）、第二双极型晶体管（Q2）和第三双极型晶体管（Q3）的基极，启动完成后退出；
所述启动电路模块包括第四NMOS管（MN4）、第五NMOS管（MN5）、第六NMOS管（MN6）、第七NMOS管（MN7）、第八NMOS管（MN8）、第九NMOS管（MN9）、第四双极型晶体管（Q4）、第五双极型晶体管（Q5）、第六双极型晶体管（Q6）、第四电阻（R4）、第五电阻（R5）、第六电阻（R6）、和反相器（INV），
反相器（INV）的输入端连接所述启动信号（START），其输出端连接第七NMOS管（MN7）的栅极；
第六NMOS管（MN6）的栅漏短接并连接第九NMOS管（MN9）的源极，其源极连接第七NMOS管（MN7）的漏极和所述带隙基准核心模块中第一双极型晶体管（Q1）的基极；
第九NMOS管（MN9）的栅极连接第四NMOS管（MN4）的栅极和漏极并通过第五电阻（R5）后连接第八NMOS管（MN8）的源极，其漏极通过第六电阻（R6）后连接供电电压（VDD）；
第八NMOS管（MN8）的栅极连接所述启动信号（START），其漏极通过第四电阻（R4）后连接供电电压（VDD）；
第五NMOS管（MN5）的栅漏短接并连接第四NMOS管（MN4）的源极，其源极连接第四双极型晶体管（Q4）和第五双极型晶体管（Q5）的基极以及第六双极型晶体管（Q6）的基极和集电极；
第四双极型晶体管（Q4）的集电极连接所述带隙基准核心模块中第四PMOS管（MP4）的栅极，其发射极连接第五双极型晶体管（Q5）的发射极和所述带隙基准核心模块中第一双极型晶体管（Q1）的发射极；
第五双极型晶体管（Q5）的集电极连接所述带隙基准核心模块中第一NMOS管（MN1）的源极；
第七NMOS管（MN7）的源极和第六双极型晶体管（Q6）的发射极接地。
2.根据权利要求1所述的提升电源抑制比的带隙基准源，其特征在于，所述第八NMOS管（MN8）和第九NMOS管（MN9）为高压管。
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