TWI477944B

TWI477944B - 電流鏡

Info

Publication number: TWI477944B
Application number: TW102136240A
Authority: TW
Inventors: Yeong-Sheng Lee
Original assignee: Via Tech Inc
Priority date: 2013-06-11
Filing date: 2013-10-07
Publication date: 2015-03-21
Also published as: US9000846B2; TW201447534A; CN103558899B; CN103558899A; US20140361835A1

Description

電流鏡

本揭露是有關於一種電路，且特別是有關於一種用於鏡射電流的系統及方法。

隨著用於金屬氧化物半導體(metal-oxide semiconductor,MOS)的製造技術的進步，電源供應電壓可相應地減小。然而，電源供應電壓的持續減小將產生其自身的缺點。因此，在工業中仍然存在迄今尚未解決的需求，並需要對前述缺陷及不足之處加以解決。

本揭露提供一種用於鏡射電流的系統及方法。簡而言之，在架構中，所述系統的一個實施例包括電流鏡，此電流鏡具有兩個開關(第一開關及第二開關)以及兩個補償電路(第一補償電路及第二補償電路)。在一個實施例中，第一補償電路基於第二開關的汲極電壓而調整第一開關的汲極電壓，且第二補償電路基於第二開關的汲極電壓而調整通過第一開關的電流。

在審查附圖及詳細描述後，對於熟習此項技術者而言，其他系統、裝置、方法、特徵及優點將顯而易見或變得顯而易見。希望所有此等額外系統、方法、特徵及優點包含於本說明書內，在本揭露的範疇內，且由隨附申請專利範圍保護。

AMP1‧‧‧第一放大器

AMP2‧‧‧第二放大器

AMP3‧‧‧第三放大器

Io‧‧‧鏡射電流

Iref‧‧‧電流源

MN3‧‧‧第三電晶體

MN6‧‧‧第六電晶體

MN9‧‧‧NMOS電晶體

MN10‧‧‧NMOS電晶體

MN11‧‧‧NMOS電晶體

MP1‧‧‧第一電晶體

MP2‧‧‧第二電晶體

MP4‧‧‧第四電晶體

MP5‧‧‧第五電晶體

MP7‧‧‧PMOS電晶體

MP8‧‧‧PMOS電晶體

Rs‧‧‧電阻器

Vb‧‧‧偏壓電壓

Vd‧‧‧汲極電壓

VDD‧‧‧電源供應電壓/電壓源

Vg‧‧‧閘極電壓

Vo‧‧‧輸出電壓

Vref‧‧‧參考電壓

可參看附圖更好地理解本揭露的許多態樣。諸圖中的組件未必按比例繪製，而是著重於清楚地說明本揭露的原理。此外，在諸圖中，遍及若干視圖中的相似參考數字表示相對應的部分。

圖1為展示電流鏡的一個實施例的電路圖。

圖2A為展示具有補償電路的電流鏡的一個實施例的電路圖。

圖2B為展示具有補償電路的電流鏡的另一實施例的電路圖。

圖2C為展示具有補償電路的電流鏡的又一實施例的電路圖。

圖3為展示具有補償電路的電流鏡的又一實施例的電路圖。

圖4為展示放大器的一個實施例的電路圖。

圖5為展示電流鏡的一個實施例的模擬圖表。

圖6為展示具有補償電路的電流鏡的一個實施例的模擬圖表。

隨著用於金屬氧化物半導體(MOS)的製造技術的進步，電源供應電壓持續減小。然而，當電源供應電壓(VDD)變得足夠低(例如，約一伏或兩伏)時，電壓頂端餘量(headroom)將變得重要。在電流鏡的狀況下，低的VDD可導致鏡射效應的降低(degradation)。可參看圖1及圖5瞭解此降低的實例。

具體言之，圖1為展示電流鏡的一個實施例的電路圖。如圖1所示，電流鏡包括具有閘極、源極及汲極的第一電晶體(MP1)。MP1的汲極電性耦接至電流源(Iref)。MP1的閘極亦電性耦接至第二電晶體(MP2)，第二電晶體(MP2)亦具有閘極、源極及汲極。MP1及MP2的閘極以一方式電性耦接，所述方式使得閘極電壓(Vg)是根據Iref而決定，且鏡射電流(Io)與MP2的汲極處的對應輸出電壓(Vo)一起產生於MP2的汲極處。熟習此項技術者將瞭解，Iref可透過額外的、近似的電流鏡分支以鏡射至許多局部電路。

在圖1的電路中，若Vo與Vg相比為低的，則MP2進入飽和區域，藉此維持恰當的電流鏡射。相比而言，若Vo持續增大，則在某一點MP2進入鏡射效應降低的線性區域。參看圖5來展示此降低的一個實例，圖5展示圖1的電流鏡的模擬。

在圖5的模擬中，Iref設定為約100微安培(~100μA)，且VDD設定為約1伏(~1V)。如圖5所示，隨著Vo自~1V升高至~1.8V，電流匹配誤差會改變。具體言之，在Vo範圍~1V至~1.5V之間，誤差在約百分之十(~10%)內。然而，隨著Vo增大而超過~1.5V，此失配(mismatch)將顯著地增大且在Vo~1.7V下達到~50%誤差。

本文所述的實施例設法藉由使用補償電路來減少此等類型的電流失配。舉例而言，一些實施例提供用於具有兩個開關(第一開關及第二開關)的電流鏡的電流補償系統。在一些實施例中，電流補償系統包括兩個補償電路(第一補償電路及第二補償電路)，其中第一補償電路基於第二開關的汲極電壓而調整第一開關的汲極電壓，且第二補償電路基於第二開關的汲極電壓而調整通過第一開關的電流。藉由調整每一開關處的適當的汲極電壓，電流補償系統提供遍及較大Vo範圍維持電流匹配的機制。

隨著電流補償系統的概述，現詳細地參考如圖式所說明的實施例的描述。雖然若干實施例是結合此等圖式而描述，但本發明不欲將本揭露限於本文所揭露的一或多個實施例。相反地，本發明意欲涵蓋所有替代、修改及等效揭露之實施方式。

圖2A為展示電流補償系統的一個實施例的電路圖。為了清楚起見，圖2A的實施例是使用場效電晶體(field-effect transistor,FET)且具體而言為金屬氧化物半導體(MOS)FET技術來描述。然而，應瞭解，系統可使用其他技術(諸如，雙極接面電晶體(bipolar junction transistor,BJT)或其他等效結構)來實施。

如圖2A所示，系統包括展示為P型MOS(positive MOS,PMOS)的第一電晶體(MP1)，第一電晶體(MP1)具有第一閘極、第一源極及第一汲極。第一源極電性耦接至電壓源(VDD)，且在(MP1的)第一汲極處具有汲極電壓(Vd)。系統亦包括具有第二閘極、第二源極及第二汲極的第二電晶體(MP2，亦展示為 PMOS)。此處，(MP2的)第二源極電性耦接至VDD，且(MP2的)第二閘極電性耦接至(MP1的)第一閘極。系統更包括展示為N型MOS(negative MOS,NMOS)的第三電晶體(MN3)。MN3具有第三閘極、第三源極及第三汲極，其中(MN3的)第三汲極電性耦接至(MP1的)第一汲極。MP1、MP2及MN3電耦性接至展示為差動放大器的第一放大器(AMP1)。AMP1包括第一輸入(展示為對AMP1的負輸入)、第二輸入(展示為對AMP1的正輸入)及第一輸出。(AMP1的)負輸入電性耦接至(MP1的)第一汲極，(AMP1的)正輸入電性耦接至(MP2的)第二汲極，且(AMP1的)第一輸出電性耦接至(MN3的)第三閘極。(MN3的)第三源極電性耦接至電流源(Iref)。

在此特定組態中，MP2在其汲極處具有輸出電壓(Vo)，且產生鏡射電流(Io)。由於在AMP1的正輸入與負輸入之間所發生的虛擬短路，Vd會追蹤Vo。因此，即使當Vo增大時，MP2的電流仍與MP1的電流相匹配。換言之，不同於在Vo增大超過~1.5V時存在大的電流而發生失配的圖1的實施例，圖2A的實施例即使在Vo增大至~1.7V時仍維持緊密地電流匹配。

在較低電壓範圍下，當Vo下降至~1V以下時，電流鏡會經歷通道調變效應(channel modulation effect)。因此，當Vo極低時，AMP1的輸出變高且啟動MN3使具有極低的等效電阻值。當此情況發生時，回饋迴路增益變得過低而不能維持閉合迴路響應，因此產生開放迴路響應，且因此消除在Vo與Vd之間的虛擬短路。此將必然地導致在較低電壓範圍下的電流失配。然而，此較低電壓範圍失配可藉由使用第二放大器(AMP2，其展示為差動放大器)、第四電晶體(MP4，其展示為PMOS)及第五電晶體(MP5，其亦展示為PMOS)來減小，所有此等組件展示於圖2A中。

繼續參看圖2A，AMP2包括第三輸入(展示為對AMP2的負輸入)、第四輸入(展示為對AMP2的正輸入)及第二輸出。第三輸入電性耦接至(MN3的)第三源極，且第四輸入電性耦接至(MP2的)第二汲極。MP4包括第四閘極、第四源極及第四汲極。(MP4的)第四閘極電性耦接至(MP2的)第二輸出，而(MP4的)第四汲極電性耦接至(MN3的)第三源極。MP5包括第五閘極、第五源極及第五汲極。(MP5的)第五閘極電性耦接至(MP1的)第一閘極，(MP5的)第五源極電性耦接至VDD，且(MP5的)第五汲極電性耦接至(MP4的)第四源極。

如上所述，AMP2、MP4及MP5的組合在Vo較低時提供電流補償。具體言之，在較低電壓範圍下，當通道調變發生時，MP2中的電流增大。作為差動放大器，AMP2偵測增大的電流且啟動MP4，其將Iref的一部分自MP1分流。因此，MP1中的電流減小，藉此導致來自MP2的鏡射電流Io的對應減小。

熟習此項技術者將瞭解，分流的電流的部分可藉由在MP1與MP5的縱橫比(W/L)之間的比率(1：N)決定，所述比率可基於MP2的通道調變參數與Vo的操作範圍的乘積來決定。針對一些實施例，N將為~0.1至~0.2。

圖6為展示具有補償電路的電流鏡的模擬圖表。具體言之，圖6比較以下各者的模擬結果：(a)圖1的電路；(b)具有僅使用AMP1及MN3的電流補償的圖2A的電路；以及(c)具有使用AMP1、MN3、AMP2、MP4及MP5的電流補償的圖2A的電路。如圖6所示，當Vo增大超過~1.5V時，圖1的未經補償的電路展現大的電流失配。使用AMP1及MN3的電流補償隨著Vo增大高達~1.7V而提供較好的電流匹配，但在Vo低於~1V時展示通道調變效應。當電流是使用AMP1、MN3、AMP2、MP4及MP5來補償時，系統針對在~0V至~1.7V之間的Vo展現較好的電流匹配，藉此減輕通道調變效應。

在圖2A的實施例中，當Vo接近VDD(在圖5及圖6中展示為~1.8V)時，在MP1及MP2處的閘極電壓(Vg)變得極低，此可使Iref出現故障。此類型的故障可藉由包含第六電晶體(MN6)而減小，如圖2B所示。具體言之，MN6(展示為NMOS)包括第六閘極、第六源極及第六汲極。MN6的汲極電性耦接至MN6的閘極，藉此產生電壓箝(voltage clamp)，此電壓箝將Vg與Vd之間之電壓差箝制在一定值，藉此減小Iref將出現故障的可能性。因為已參看圖2A描述圖2B的其他組件，所以參看圖2B省略彼等組件的進一步論述。

在另一實施例中，如圖2C所示，藉由用N型電晶體替換圖2A中的P型電晶體且用P型電晶體替換圖2A中的N型電晶體，鏡射電流(Io)可自供應電流改變為汲取電流(sinking current)。由於圖2C中的電路的操作與圖2A中的電路的操作相當且對於熟習此項技術者而言可易於理解，因此此處省略圖2C的進一步描述。

圖3為展示具有補償電路的電流鏡的又一實施例的電路圖。特定言之，圖3展示藉由第三放大器(AMP3)以及電阻器(Rs)而實施的Iref的一個實施例。AMP3包括第五輸入(展示為對AMP3的負輸入)、第六輸入(展示為對AMP3的正輸入)及第三輸出。對AMP3的負輸入電性耦接至(MN3的)第三源極以及Rs的一個末端，而對AMP3的正輸入電性耦接至參考電壓(Vref)。Rs的另一末端為接地的。因此，Vref與Rs的組合產生電流源Iref(=Vref/Rs)。

圖4為展示放大器的一個實施例的電路圖。具體言之，放大器中的每一者(AMP1、AMP2及AMP3)可使用MOSFET技術來實施，如圖4所示。舉例而言，放大器可使用各自具有各別源極、汲極及閘極的兩個PMOS電晶體(MP7及MP8)以及三個NMOS電晶體(MN9、MN10及MN11)來建構。如圖4所示，MP7的閘極電性耦接至MP8的閘極，且MP8的閘極箝制至MP8的汲極。MP8及MN10的汲極彼此電性耦接，而MP7及MP9的汲極彼此電性耦接。MN9及MN10的源極電性耦接至MN11的汲極。偏壓電壓(Vb)供應於MN11的閘極處，且MN11的源極為接地的。電晶體MN9的閘極充當放大器的負輸入，電晶體MN10 的閘極充當放大器的正輸入，且電晶體MN9的汲極充當放大器的輸出。熟習此項技術者應瞭解，放大器可使用其他已知的組態來實施，且圖4意欲僅展示放大器的一個實施例。

由圖1至圖6的詳細描述，應瞭解，雖然已展示且描述了例示性實施例，但可對所述的本揭露進行數個改變、修改或更改。舉例而言，雖然電路的較佳實施例展示為使用電晶體作為開關來實施，但應瞭解，其他類型的開關可針對開關來實施。另外，雖然FET(且更具體言之MOSFET)技術用以描述電晶體，但電晶體亦可使用雙極接面電晶體(BJT)來實施。因此，術語閘極在電晶體為FET或MOSFET時清楚地定義為FET閘極，但亦在電晶體為BJT時定義為基極。因此，術語源極在電晶體為FET或MOSFET時清楚地定義為FET源極，但亦在電晶體為BJT時定義為射極。類似地，術語汲極在電晶體為FET或MOSFET時清楚地定義為FET汲極，但亦在電晶體為BJT時定義為集極。且，雖然某些電晶體展示為PMOS抑或NMOS，但熟習此項技術者應瞭解，正端子及負端子可經切換以使得PMOS電晶體可使用NMOS來實施，且NMOS電晶體可使用PMOS來實施。所有此等改變、修改及更改應因此被視為在本揭露的範疇內。