CN108536622B - 存储装置、数据处理***以及操作存储装置的方法 - Google Patents

存储装置、数据处理***以及操作存储装置的方法 Download PDF

Info

Publication number
CN108536622B
CN108536622B CN201711250318.5A CN201711250318A CN108536622B CN 108536622 B CN108536622 B CN 108536622B CN 201711250318 A CN201711250318 A CN 201711250318A CN 108536622 B CN108536622 B CN 108536622B
Authority
CN
China
Prior art keywords
host
state
response
processing unit
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201711250318.5A
Other languages
English (en)
Other versions
CN108536622A (zh
Inventor
朴振
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN108536622A publication Critical patent/CN108536622A/zh
Application granted granted Critical
Publication of CN108536622B publication Critical patent/CN108536622B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
    • G06F1/3215—Monitoring of peripheral devices
    • G06F1/3225—Monitoring of peripheral devices of memory devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G06F11/1402—Saving, restoring, recovering or retrying
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0625—Power saving in storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/4401—Bootstrapping
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Human Computer Interaction (AREA)
  • Computer Security & Cryptography (AREA)
  • Quality & Reliability (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Power Sources (AREA)

Abstract

本发明涉及一种存储装置，其可包括：协议处理单元，其适于基于预定协议与主机通信，并针对从主机接收的至少一个状态请求信号而传输响应信号；电源管理单元，其适于提供电源电压，并输出表示低电压检测状态的检测信号，在该低电压检测状态中电源电压的电压电平低于预定电压电平；以及内核单元，其适于响应于检测信号来阻断协议处理单元对响应信号的传输，并在阻断之后处理通过协议处理单元从主机接收到的至少一个任务请求。

Description

存储装置、数据处理***以及操作存储装置的方法
相关申请的交叉引用
本申请要求于2017年3月6日提交的申请号为10-2017-0028111的韩国专利申请的优先权，其全部内容通过引用并入本文。
技术领域
本公开的各个实施例涉及一种存储装置、数据处理***以及操作存储装置的方法。
背景技术
近来，计算机环境范例变为允许用户在任何时间和任何地点访问计算机***的普适计算环境。由于这个原因，诸如移动电话、数码相机、膝上型计算机等便携式电子装置的使用正在急剧增长。便携式电子装置通常采用使用存储器装置的存储器***来存储数据。存储器***可用作便携式电子装置的主存储器装置或辅助存储器装置。
由于存储器装置不包括机械驱动单元，所以它具有优良的稳定性和耐久性。此外，存储器装置的优点在于它可快速地访问数据并消耗少量的电力。具有这些优点的存储器装置的非限制性示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态驱动器(SSD)。
发明内容
本公开的实施例涉及一种能够恢复在低电压状态下未处理的任务的存储装置、数据处理***和操作该存储装置的方法。
根据本发明的实施例，存储装置可包括：协议处理单元，其适于基于预定协议与主机通信，并传输针对从主机接收的至少一个状态请求信号的响应信号；电源管理单元，其适于提供电源电压，并输出表示电源电压的电压电平低于预定电压电平的低电压检测状态的检测信号；以及内核单元，其适于响应于检测信号来阻断协议处理单元对响应信号的传输，并在阻断之后处理通过协议处理单元从主机接收到的至少一个任务请求。
内核单元可响应于检测信号通过复位协议处理单元来阻断协议处理单元对响应信号的传输。
在从协议处理单元对响应信号的传输被阻断的时刻起经过预定时间之后，内核单元可响应于从主机接收到的复位信号来执行启动操作。
在执行启动操作之后检测到电源电压处于正常电平时，内核单元可解除对协议处理单元的阻断。
内核单元可在阻断被解除之后通过协议处理单元接收至少一个任务请求，并处理接收到的任务请求。
协议处理单元可转换成在低电压检测状态下响应信号的传输被阻断的阻断状态，响应于在阻断状态下经过预定时间之后从主机接收的复位信号而转换成初始化状态，响应于在初始化状态下从主机接收到的复位信号而转换成执行启动操作的忙碌状态，以及当在忙碌状态下检测到电源电压处于正常电压电平时转换成空闲状态。
协议处理单元可在空闲状态下将表示空闲状态的响应信号传输到主机作为针对从主机接收到的状态请求信号的响应信号，并且在响应信号传输之后从主机接收至少一个任务请求。
根据本发明的另一实施例，数据处理***可包括：主机；以及存储装置，其适于在低电压检测状态下阻断传输针对从主机接收的至少一个状态请求信号的响应信号，以及在阻断之后处理从主机接收到的至少一个任务请求。
存储装置可包括：协议处理单元，其适于基于预定协议与主机通信，并传输针对从主机接收的至少一个状态请求信号的响应信号；电源管理单元，其适于提供电源电压，并输出表示电源电压的电压电平低于预定电压电平的低电压检测状态的检测信号；以及内核单元，其适于响应于检测信号来阻断协议处理单元对响应信号的传输，并在阻断之后处理通过协议处理单元从主机接收到的至少一个任务请求。
内核单元可响应于检测信号通过复位协议处理单元来阻断协议处理单元对响应信号的传输。
在从协议处理单元对响应信号的传输被阻断的时刻起经过预定时间之后，内核单元可响应于从主机接收到的复位信号来执行启动操作。
在执行启动操作之后检测到电源电压处于正常电平时，内核单元可解除对协议处理单元的阻断。
内核单元可在阻断被解除之后通过协议处理单元接收至少一个任务请求，并处理接收到的任务请求。
协议处理单元可转换成在低电压检测状态下响应信号的传输被阻断的阻断状态，响应于在阻断状态下经过预定时间之后从主机接收的复位信号而转换成初始化状态，响应于在初始化状态下从主机接收到的复位信号而转换成执行启动操作的忙碌状态，以及当在忙碌状态下检测到电源电压处于正常电压电平时转换成空闲状态，在空闲状态下将表示空闲状态的响应信号传输到主机作为针对从主机接收到的状态请求信号的响应信号，并且在响应信号传输之后从主机接收至少一个任务请求。
根据本发明的另一实施例，操作存储装置的方法可包括：传输针对从主机接收的至少一个状态请求信号的响应信号；在电源电压的电压电平低于预定电压电平的低电压检测状态下阻断响应信号的传输；以及在阻断之后处理从主机接收到的至少一个任务请求。
在低电压检测状态下阻断响应信号的传输可包括：在低电压检测状态下通过复位将响应信号传输到主机的协议处理单元来阻断协议处理单元对响应信号的传输。
方法可进一步包括：在从响应信号的传输被阻断的时刻起经过预定时间之后，响应于从主机接收到的复位信号来执行启动操作。
方法可进一步包括：在执行启动操作之后，当检测到电源电压处于正常电压电平时，解除阻断。
在阻断之后处理从主机接收到的至少一个任务请求可包括：在阻断被解除之后从主机接收至少一个任务请求并处理接收到的任务请求。
方法可进一步包括：转换成在低电压检测状态下响应信号的传输被阻断的阻断状态；响应于在阻断状态下经过预定时间之后从主机接收的复位信号而转换成初始化状态；响应于在初始化状态下从主机接收到的复位信号而转换成执行启动操作的忙碌状态；以及当在忙碌状态下检测到电源电压处于正常电压电平时转换成空闲状态；在空闲状态下将表示空闲状态的响应信号传输到主机作为针对从主机接收到的状态请求信号的响应信号；以及在响应信号传输之后从主机接收至少一个任务请求。
附图说明
通过以下参照附图的详细描述，本发明的上述和其它特征及优点将对本发明所属领域的技术人员变得更加显而易见，其中：
图1是说明包括根据本公开的实施例的存储器***的数据处理***的框图；
图2是说明图1所示的存储器***中采用的存储器装置的示例性配置的示意图；
图3是说明图2所示的存储器装置中的存储块的存储器单元阵列的示例性配置的电路图；
图4是说明图2所示的存储器装置的示例性三维结构的示意图；
图5是说明根据本公开的实施例的包括存储装置的数据处理***的框图；
图6是说明根据本公开的实施例的存储装置的操作的流程图；
图7是说明根据本公开的另一实施例的存储装置的操作的流程图；
图8说明根据本公开的实施例的协议处理单元的状态转换；
图9是说明根据本公开的实施例的主机的操作的流程图；
图10说明根据本公开的实施例的数据处理***的存储装置和主机之间的操作过程；
图11说明在根据本公开的实施例的存储装置之间检测到低电压时数据处理***用于恢复任务的操作示例；并且
图12至图20是示意性说明根据本公开的各个实施例的图1的数据处理***的应用示例的简图。
具体实施方式
以下将参照附图更详细地描述本发明的示意性实施例。然而，本发明可以不同的形式实施，并不应被解释为受限于本文所阐述的实施例。相反的，提供这些实施例以便使本公开彻底且充分，并且将本发明的范围全面地传达给本领域的技术人员。在整个本公开中，相同的附图标记在本发明的各个附图和实施例中表示相同的部件。
在下文中，将参照附图详细描述本发明的各个实施例。
图1是说明根据本公开的实施例的包括存储器***100的数据处理***110的框图。
参照图1，数据处理***100可包括被可操作地联接到存储器***110的主机102。
主机102可以是包括诸如移动电话、MP3播放器和膝上型计算机的便携式电子装置或诸如台式电脑、游戏机、TV和投影仪的非便携式电子装置的任何适用的电子装置。
主机102可包括至少一个操作***(OS)，并且OS可管理和控制主机102的全部功能和操作，并还使用数据处理***100或存储器***110提供主机102和用户之间的操作。OS可支持对应于用户的使用目的和用途的功能和操作。例如，根据主机102的移动性，OS可被划分为普通OS和移动OS。根据用户的环境，通用OS可被分为个人OS和企业OS。例如，被配置为支持向一般用户提供服务的功能的个人OS可包括Windows和Chrome，被配置为保护和支持高性能的企业OS可包括Windows服务器、Linux和Unix。此外，配置为支持向用户提供移动服务功能和***省电功能的移动OS可包括Android、iOS和Windows Mobile。主机102可包括一个或多个OS。主机102可执行OS以在存储器***110上执行对应于用户的请求的操作。
存储器***110可响应于主机102的请求操作以为主机102存储数据。存储器***110的非限制性示例可包括固态驱动器(SSD)、多媒体卡(MMC)、安全数字(SD)卡、通用存储总线(USB)装置、通用闪存(UFS)装置、标准闪存(CF)卡、智能媒体卡(SMC)、个人计算机存储卡国际协会(PCMCIA)卡和记忆棒。MMC可包括嵌入式MMC(eMMC)、缩小尺寸的MMC(RS-MMC)和微型-MMC。SD卡可包括迷你-SD卡和微型-SD卡。
存储器***110可通过各种类型的存储装置实施。包括在存储器***110中的存储装置的非限制性示例可包括诸如动态随机存取存储器(DRAM)和静态RAM(SRAM)的易失性存储器装置和诸如以下的非易失性存储器装置：只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电RAM(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM)和闪速存储器。闪速存储器可具有三维(3D)堆叠结构。
存储器***110可包括存储器装置150和控制器130。存储器装置150可为主机120存储数据，并且控制器130可控制将数据存储到存储器装置150中。
控制器130和存储器装置150可被集成到单个半导体装置中，单个半导体装置可被包括在如上所例示的各种类型的存储器***中。
存储器***110的非限制性应用示例可包括计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航***、黑盒、数码相机、数字多媒体广播(DMB)播放器、三维电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、构成数据中心的存储装置、能够在无线环境下传输/接收信息的装置、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成远程信息处理网络的各种电子装置之一、射频识别(RFID)装置或构成计算***的各种部件之一。
存储器装置150可以是非易失性存储器装置，并且即使不供应电力，其也可保留其中存储的数据。存储器装置150可通过写入操作来存储从主机102提供的数据，并且通过读取操作将存储在其中的数据提供给主机102。存储器装置150可包括多个存储器管芯(未示出)，每个存储器管芯包括多个平面(未示出)，每个平面包括多个存储块152至156，存储块152至156中的每一个可包括多个页面，并且每个页面可包括联接到字线的多个存储器单元。
控制器130可响应于来自主机102的请求控制存储器装置150。例如，控制器130可将从存储器装置150读取的数据提供给主机102，并将从主机102提供的数据存储至存储器装置150中。对于该操作，控制器130可控制存储器装置150的读取操作、写入操作、编程操作和擦除操作。
控制器130可包括主机接口(I/F)单元132、处理器134、错误校正码(ECC)单元138、电源管理单元(PMU)140、NAND闪速存储器控制器(NFC)142以及存储器144，其全部经由内部总线可操作地联接。
主机接口单元132可被配置成处理主机102的命令和数据，并可通过诸如以下的各种接口协议中的一种或多种与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、高速***组件互连(PCI-e)、小型计算机***接口(SCSI)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、增强型小型磁盘接口(ESDI)以及电子集成驱动器(IDE)。
ECC单元138可检测并校正包括在从存储器装置150读取的数据中的错误。换言之，ECC单元138可通过在ECC编码进程期间使用的ECC代码对从存储器装置150读取的数据执行错误校正解码进程。根据错误校正解码进程的结果，ECC单元138可输出信号，例如错误校正成功/失败信号。当错误位的数量大于可校正错误位的阈值时，ECC单元138不校正错误位，并且可输出错误校正失败信号。
ECC单元138可通过诸如以下的编码调制执行错误校正：低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhri-Hocquenghem，BCH)码、turbo码、里德-所罗门(Reed-Solomon)码、卷积码、递归***码(RSC)、网格编码调制(TCM)以及分组编码调制(BCM)。然而，ECC单元138不限于此。ECC单元138可包括用于错误校正的所有电路、模块、***或装置。
PMU 140可提供和管理控制器130的电力。
当存储器装置为NAND闪速存储器时，NFC 142可用作用于接口连接控制器130和存储器装置150使得控制器130响应于来自主机102的请求来控制存储器装置150的存储器/存储接口。当存储器装置150是闪速存储器或具体地是NAND闪速存储器时，NFC 142可在处理器134的控制下生成用于存储器装置150的控制信号并处理待被提供给存储器装置150的数据。NFC 142可用作处理控制器130和存储器装置150之间的命令和数据的接口(例如，NAND闪存接口)。具体地，NFC 142可支持控制器130和存储器装置150之间的数据传输。当采用不同类型的存储器装置时，可使用其它的存储器/存储接口。
存储器144可用作存储器***110和控制器130的工作存储器，并且存储用于驱动存储器***110和控制器130的数据。控制器130可响应于来自主机102的请求控制存储器装置150执行读取操作、写入操作、编程操作和擦除操作。控制器130可将从存储器装置150读取的数据提供给主机102并可将从主机102提供的数据存储到存储器装置150中。存储器144可存储控制器130和存储器装置150执行这些操作所需的数据。
存储器144可通过易失性存储器来实施。例如，存储器144可通过静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。存储器144可设置在控制器130内部或外部。图1例示了设置在控制器130内部的存储器144。在实施例中，存储器144可通过具有在存储器144和控制器130之间传输数据的存储器接口的外部易失性存储器来实施。
处理器134可控制存储器***110的全部操作。处理器134可驱动固件来控制存储器***110的全部操作。固件可被称为闪存转换层(FTL)。
控制器130的处理器134可包括用于执行存储器装置150的坏块管理操作的管理单元(未示出)。管理单元可执行坏块管理操作，其用于检查被包括在存储器装置150中的多个存储块152至156中在编程操作期间由于NAND闪速存储器的特性发生编程失败的坏块。管理单元可将坏块的编程失败数据写入到新的存储块。在具有3D堆叠结构的存储器装置150中，坏块管理操作可能降低存储器装置150的使用效率和存储器***110的可靠性。因此，需要更可靠地执行坏块管理操作。
图2是说明图1所示的存储器***110中采用的存储器装置150的示例性配置的示意图。
参照图2，存储器装置150可包括多个存储块0至N-1，并且块0至N-1中的每一个可包括多个页面，例如2M个页面，页面的数量可根据电路设计而变化。包括在各个存储块0至N-1中的存储器单元可以是下列中的一个或多个：存储1位数据的单层单元(SLC)、存储2位数据的多层单元(MLC)、存储3位数据也被称为三层单元(TLC)的MLC、存储4位数据也被称为四层单元(QLC)的MLC或存储5位或更多位数据的MLC。
图3是说明图2所示的存储器装置150中的存储块的存储器单元阵列的示例性配置的电路图。
参照图3，可对应于存储器***110的存储器装置150中包括的多个存储块152至156中的任一个的存储块330可包括联接到多个相应位线BL0至BLm-1的多个单元串340。每列单元串340可包括一个或多个漏极选择晶体管DST和一个或多个源极选择晶体管SST。多个存储器单元MC0至MCn-1可以串联地联接在漏极选择晶体管DST和源极选择晶体管SST之间。在实施例中，存储器单元晶体管MC0至MCn-1中的每一个可通过能够存储多位数据信息的MLC来实施。单元串340中的每一个可被电联接到多个位线BL0至BLm-1中的对应位线。例如，如图3所示，第一单元串被联接到第一位线BL0，最后的单元串被联接到最后的位线BLm-1。
虽然图3示出了NAND闪速存储器单元，但是本发明不限于此。例如，应注意的是，存储器单元可以是NOR闪速存储器单元，或包括组合在其中的两种或更多种存储器单元的混合闪速存储器单元。还应注意的是，存储器装置150可以是包括作为电荷存储层的导电浮栅的闪速存储器装置，或者包括作为电荷存储层的绝缘层的电荷撷取闪速(CTF)存储器装置。
存储器装置150可进一步包括提供字线电压的电压供应单元310，字线电压包括根据操作模式供应至字线的编程电压、读取电压和通过电压。电压供应单元310的电压生成操作可通过控制电路(未示出)来控制。在控制电路的控制下，电压供应单元310可选择存储器单元阵列的存储块(或扇区)中的一个，选择被选择的存储块的字线中的一个以及按需要将字线电压提供给被选择的字线和未被选择的字线。
存储器装置150可包括由控制电路控制的读取/写入电路320。在验证/正常读取操作期间，读取/写入电路320可用作读出放大器，其用于从存储器单元阵列读取数据。在编程操作期间，读取/写入电路320可用作根据待被存储在存储器单元阵列中的数据驱动位线的写入驱动器。在编程操作期间，读取/写入电路320可从缓冲器(未示出)接收待被存储到存储器单元阵列中的数据，并根据接收的数据驱动位线。读取/写入电路320可包括分别对应于列(或位线)或列对(或位线对)的多个页面缓冲器322至326，并且页面缓冲器322至326中的每一个可包括多个锁存器(未示出)。
图4是说明图2所示的存储器装置150的示例性三维(3D)结构的示意图。
存储器装置150可通过二维(2D)或三维(3D)存储器装置来实施。具体地，如图4所示，存储器装置150可通过具有3D堆叠结构的非易失性存储器装置来实施。当存储器装置150具有3D结构时，存储器装置150可包括每一个都具有3D结构(或垂直结构)的多个存储块BLK0至BLKN-1。
如上所述，图1所示的存储器***110可以是用于移动装置的存储装置，例如嵌入式多媒体卡(eMMC)、通用闪存(UFS)等。可向存储装置提供特定的电源电压(例如，大约3.3V或3V)。当电源电压等于或低于特定的电压(例如，大约1.65V或1.5V)时，存储装置可能执行异常的操作。例如，在低电压检测(LVD)的情况下，存储装置可能无法正常地执行主机请求的任务。
通常，存储装置可在低电压检测(LVD)状态下主动地执行恢复操作。对于恢复操作，存储装置可能会经历复杂的过程。例如，存储装置可能必须存储关于任务的信息(例如，当前索引和确认索引)，并且在复位之后，存储装置可通过使用存储的任务信息来恢复任务并在提供了稳定电压的同时检查重叠任务。恢复操作可能不仅增加了存储装置中的操作复杂性和生产成本，而且恢复操作可能无法得到完美地执行。因此，需要开发新的恢复操作，当存储装置处于低电压检测(LVD)状态时，其可以较低的成本更简单且更安全地执行恢复操作。
图5是说明包括根据本公开的实施例的存储装置的数据处理***的框图。
参照图5，数据处理***可包括主机510和存储装置520。存储装置520可包括协议处理单元522、内核单元524和电源管理单元(PMU)526。存储装置520可以是用于移动装置的诸如嵌入式多媒体卡(eMMC)、通用闪存(UFS)等的存储装置，但是存储装置520可不限于此。图5所示的结构仅示出了在存储装置520处于低电压检测(LVD)状态的同时执行由主机510请求的用于恢复任务的操作的示例。虽然未在此处描述，但是本领域技术人员应当理解的是，存储装置520包括用于存储数据的组成元件，例如图1所示的存储器装置150。
协议处理单元522可基于预定协议与主机510进行通信。根据本公开的各个实施例，存储装置520可基于电子元件工业联合会(JEDEC)规范下的协议与主机510进行通信。例如，当存储装置520是嵌入式多媒体卡(eMMC)时，协议处理单元522可支持用于eMMC的协议。根据另一示例，当存储装置520是通用闪存(UFS)时，协议处理单元522可支持用于UFS的协议。协议处理单元522可周期性地从主机510接收状态请求信号，并且传输对应于接收到的状态请求信号的响应信号。例如，可在几微秒(μs)内执行接收状态请求信号的操作和传输响应信号的操作。
电源管理单元526可向存储装置520提供电源电压。当检测到提供低于预定电平的电源电压时，电源管理单元526可输出表示低电压检测(LVD)状态的检测信号。例如，电源管理单元526可提供大约3.3V或3V的电源电压，并且当电源电压等于或低于特定电压(例如，大约1.65V或1.5V)时，电源管理单元526可输出表示低电压检测(LVD)状态的低电压检测(LVD)信号。内核单元524可控制存储装置520的各种操作。内核单元524可执行对应于图1所示的处理器134和/或NFC 142的操作。此处，内核单元524被描述为执行与本公开的实施例相关的操作的示例。内核单元524可响应于从电源管理单元526接收到的检测信号来确定电源电压处于低电压检测(LVD)状态。
内核单元524可响应于检测信号而阻断协议处理单元522传输响应信号。根据本公开的各个实施例，内核单元524可响应于检测信号通过复位(即自复位)协议处理单元522来阻断协议处理单元522传输响应信号。
在从协议处理单元522阻断响应信号的传输的时刻起经过预定时间之后，内核单元524可响应于从主机510接收到的复位信号来执行启动操作。当协议处理单元522被复位时，大多数命令或信号可不从主机510接收，但是对应于复位信号的复位信号或命令(例如，CMD 0和CMD 1)可从主机510接收。
在执行启动操作之后检测到电源电压处于稳定电平时，内核单元524可解除协议处理单元522的阻断。在阻断被解除之后，内核单元524可通过协议处理单元522从主机510接收至少一个任务(或命令)请求(例如，读取、写入和擦除)，并且处理接收到的任务。此处，因为存储装置520处于低电压检测(LVD)状态，因此接收到的任务请求可能不被处理。然后，内核单元524可通过接收未处理的任务请求并对其进行处理来恢复未处理的任务请求。
具体而言，当以正常电压电平提供电源电压时，存储装置520可执行对应于从主机510接收到的任务请求的操作以产生操作性能结果，并将对应于操作性能结果的响应信号传输到主机510。然而，在低电压检测(LVD)状态下，存储装置520可能无法正常地执行根据从主机510接收到的任务请求的操作，或者即使存储装置520正常地执行了根据从主机510接收到的任务请求的操作，但是存储装置520可能无法将对应于操作性能结果的响应信号传输到主机510。主机510可在传输到存储装置520的任务请求之中检查未收到响应信号的至少一个任务请求即未处理的任务请求，并将未处理的任务请求传输回存储装置520。存储装置520可执行对应于未处理的任务请求的操作，并且将对应于操作性能结果的响应信号传输到主机510。以这种方式，可恢复未处理的任务请求。
图6是说明根据本公开的实施例的存储装置的操作的流程图。该操作可由图5所示的存储装置520执行。
参照图6，在步骤610中，存储装置520可确定提供的电源电压的电压电平是否低于预定电压电平。换言之，存储装置520可确定其是否处于低电压检测(LVD)状态。在步骤620中，当存储装置520处于低电压检测(LVD)状态时，存储装置520可阻断针对从主机510接收的至少一个状态请求信号的响应信号的传输。在步骤630中，存储装置520可在阻断之后通过处理从主机510接收的至少一个任务请求来执行任务恢复操作。
图7是说明根据本公开的另一实施例的存储装置的操作的流程图。该操作可由图5所示的存储装置520的内核单元524执行。
参照图7，在步骤710中，存储装置520的内核单元524可确定提供的电源电压的电压电平是否低于预定电压电平。内核单元524可响应于从电源管理单元526接收到的LVD检测信号来确定电源电压是否处于低电压检测(LVD)状态。
在低电压检测(LVD)状态的情况下，存储装置520可在步骤720中执行自复位操作。简而言之，在步骤720中，内核单元524可复位协议处理单元522。在步骤720中，协议处理单元522可响应于由内核单元524执行的协议处理单元522的复位而阻断针对从主机510接收到的状态请求信号的响应信号的传输。
当经过预定时间(例如，几μs)之后未接收到针对状态请求信号的响应信号时，主机510可检测到存储装置520处于低电压检测(LVD)状态，并且将用于存储装置520的启动操作的复位信号RESET传输到存储装置520。根据本公开的实施例，当存储装置520是嵌入式多媒体卡(eMMC)时，主机510可将可为“0”的用于复位的命令CMD或可为“1”的用于初始化的命令CMD传输到存储装置520作为复位信号RESET。
在步骤740中，内核单元524可在从响应信号的传输被阻断的时刻起经过预定时间之后确定是否从主机510接收到复位信号。当在从响应信号的传输被阻断的时刻起经过预定时间之后从主机510接收到复位信号时，内核单元524可在步骤750中响应于接收到的复位信号执行启动操作。
在步骤760中，内核单元524可在执行启动操作之后确定电源电压是否处于正常电压电平。在步骤770中，当确定电源电压处于正常电压电平时，内核单元524可通过解除协议处理单元522的阻断来控制协议处理单元522传输针对从主机510接收到的状态请求信号的响应信号。此处，因为确定电源电压处于正常电压电平，因此响应信号可包括表示协议处理单元522将存储装置520的状态转换成空闲状态的空闲状态值。
在步骤780中，内核单元524可在阻断被解除之后通过协议处理单元522确定是否从主机510接收到至少一个任务请求。当确定接收到至少一个任务请求时，在步骤780中，内核单元524可处理通过协议处理单元522接收到的任务请求。以这种方式，内核单元524可通过接收和处理之前未被处理的任务请求来恢复未处理的任务请求。
图8说明根据本公开的实施例的协议处理单元的状态转换。状态转换可由图5所示的协议处理单元522来执行。
参照图8，协议处理单元522可将存储装置520的状态转换成响应阻断状态810。在响应阻断状态810中，响应于根据从内核单元524传输的LVD状态的自请求信号，阻断传输针对从主机510接收到的状态请求信号的响应信号。
协议处理单元522可响应于在响应阻断状态810中经过预定时间之后从主机510接收的复位信号RESET而将存储装置520的状态转换成初始状态820，或转换成执行启动操作的忙碌状态830。
当在忙碌状态830中确定电源电压处于正常电压电平时，协议处理单元522可将存储装置520的状态转换成空闲状态840。在空闲状态840中，协议处理单元522可响应于从主机510接收到的状态请求信号而将表示空闲状态的响应信号传输到主机510。
图9是说明根据本公开的实施例的主机的操作的流程图。该操作可由图5所示的主机510执行。
参照图9，主机510可在步骤910中将状态请求信号传输到存储装置520。在步骤920中，主机510可确定是否接收到针对状态请求信号的响应信号。当经过预定时间(例如，几μs)之后未接收到针对状态请求信号的响应信号时，主机510可识别出存储装置520处于低电压检测(LVD)状态，并且在步骤930中将用于存储装置520的启动操作的复位信号RESET传输到存储装置520。在低电压检测(LVD)状态下，检测到提供的电源电压的电压电平低于预定电压电平。根据本公开的实施例，当存储装置520是嵌入式多媒体卡(eMMC)时，主机510可将可为“0”的用于复位的命令CMD或可为“1”的用于初始化的命令CMD传输到存储装置520作为复位信号RESET。
响应于接收到复位信号RESET，存储装置520可执行启动操作并进行等待直到电源电压达到正常电压电平。当电源电压达到正常电压电平时，存储装置520可传输针对从主机510接收到的状态请求信号的响应信号。此处，因为电源电压被检测为处于正常电压电平，因此响应信号可包括表示协议处理单元522转换成空闲状态的空闲状态值。
在步骤920和940中，主机510可确定是否接收到针对状态请求信号的响应信号，以及接收到的响应信号是否具有空闲状态值。当接收到的响应信号具有空闲状态值时，主机510可确定存储装置520的电源电压处于正常电压电平。
当接收到的响应信号具有空闲状态值时，即当存储装置520的电源电压处于正常电压电平时，主机510可在步骤950中将未处理的任务请求传输到存储装置520。换言之，主机510可在传输到存储装置520的任务请求之中检查出未从存储装置520接收到响应的至少一个任务请求，即未处理的任务请求。主机510可再次将未处理的任务请求传输到存储装置520。
图10说明根据本公开的实施例的数据处理***的存储装置和主机之间的操作过程。该操作过程可在图5所示的主机510和存储装置520之间执行。
参照图10，在步骤1010中，存储装置520可检测提供的电源电压的电压是否低于预定电压电平。根据本公开的实施例，存储装置520的内核单元524可响应于从电源管理单元526接收到的LVD检测信号而确定电源电压处于低电压检测(LVD)状态。
当检测到低电压检测(LVD)状态时，然后存储装置520可在步骤1020中执行自复位操作，并且存储装置520的内核单元524可复位协议处理单元522。
在步骤1030中，存储装置520可阻断传输针对从主机510接收到的状态请求信号的响应信号。根据本公开的实施例，存储装置520的协议处理单元522可响应于由内核单元524在步骤1034中执行的协议处理单元522的复位而阻断针对从主机510接收到的状态请求信号(1032)的响应信号的传输。
在步骤1040中，当经过预定时间(例如，几μs)之前未接收到针对状态请求信号的响应信号时，主机510可识别到存储装置520处于低电压检测(LVD)状态，并且在步骤930中将用于存储装置520的启动操作的复位信号RESET传输到存储装置520。根据本公开的实施例，当存储装置520是嵌入式多媒体卡(eMMC)时，主机510可将可为“0”的用于复位的命令CMD或可为“1”的用于初始化的命令CMD传输到存储装置520作为复位信号RESET。
在步骤1045中，响应于从主机510接收到的复位信号RESET，存储装置520可执行启动操作。
在步骤1050中，存储装置520可在启动操作之后检测电源电压是否处于正常电压电平。在步骤1054中，当检测到电源电压处于正常电压电平时，存储装置520可传输针对在步骤1052中从主机510接收到的状态请求信号的响应信号。此处，因为电源电压被检测为处于正常电压电平，因此响应信号可包括表示存储装置520转变成空闲状态的空闲状态值。
在步骤1060中，由于接收到具有空闲状态值的响应信号，因此主机510可将至少一个之前尚未被处理过的任务请求传输到存储装置520。
在步骤1065中，存储装置520可处理从主机510接收的至少一个未处理的任务请求。由于内核单元524接收并处理之前尚未被处理过的任务请求，因此内核单元524可恢复未处理的任务请求。
图11说明在根据本公开的实施例的存储装置之间检测到低电压时数据处理***用于恢复任务的操作示例。该操作可在图5所示的主机510和存储装置520之间执行。如图5所示，存储装置520可包括协议处理单元522、内核单元524和电源管理单元526。
参照图11，电源管理单元(PMU)526可检测电源电压是否低于特定的电压电平(例如，大约3.6V或3V)，也就是说，是否提供了低电压电平(例如，大约1.65V或1.5V)的电源电压，并将检测结果传输到内核单元524(操作1110)。根据本公开的实施例，当检测到低电压电平的电源电压时，电源管理单元526可将表示检测到低电压电平的电源电压的信号传输到内核单元524。
内核单元524可响应于从电源管理单元526接收到的LVD检测信号来确定内核单元524处于低电压检测(LVD)状态。在低电压检测(LVD)状态下，内核单元524可通过执行自复位操作来复位协议处理单元522(操作1120)。协议处理单元522可响应于由内核单元524执行的协议处理单元522的复位而阻断(操作1134)传输针对从主机510接收到的状态请求信号(操作1132)的响应信号。
当经过预定时间(例如，几μs)之前未接收到针对状态请求信号的响应信号时，主机510可识别到存储装置520处于低电压检测(LVD)状态，并且将用于存储装置520的启动操作的复位信号RESET传输到存储装置520(操作1140)。根据本公开的实施例，当存储装置520是嵌入式多媒体卡(eMMC)时，主机510可将可为“0”的用于复位的命令CMD或可为“1”的用于初始化的命令CMD传输到存储装置520作为复位信号RESET。
响应于接收到从主机510传输的复位信号RESET，内核单元524可执行启动操作并进行等待直到电源电压达到正常电压电平。
当检测到电源电压处于正常电压电平时，协议处理单元522可将响应信号R(操作1154)传输到从主机510接收到的状态请求信号SR(操作1152)。此处，因为电源电压被检测为处于正常电压电平，因此响应信号可包括表示存储装置520转变成空闲状态的空闲状态值。
主机510可响应于接收到具有空闲状态值的响应信号，将至少一个之前尚未被处理过的任务请求(例如，任务3和任务4)传输(操作1160)到存储装置520。
内核单元524可通过协议处理单元522从主机510接收至少一个未处理的任务请求，并处理接收到的任务请求(操作1170)。如上所述，内核单元524可通过接收和处理未处理的任务请求来恢复未处理的任务请求。
根据上述的本公开的实施例，处于低电压检测(LVD)状态的存储装置520可阻断传输针对从主机510周期性接收到的状态请求信号的响应信号。因为响应信号从存储装置520的传输被阻断，因此主机510可通过识别存储装置520的低电压检测(LVD)状态并将由于低电压检测(LVD)状态而尚未被正常处理的任务请求再次传输到存储装置520来执行用于恢复未处理的任务请求的恢复操作。该实施例不对应于存储装置520的装置主动恢复操作，而是对应于装置被动恢复操作。装置被动恢复操作使得可通过快速阻断存储装置520的低电压检测(LVD)状态中的响应信号来引起快速复位，并执行由主机510引导的紧凑型恢复操作。因此，根据本发明的实施例，可以更低的成本更简单且更安全地执行任务恢复操作。
在下文中，将参照图12至图20更详细地描述提供有存储器***110的数据处理***和电子设备，该存储器***110包括根据实施例参照图1至图11描述的存储器装置150和控制器130。
图12至图20是示意性说明根据本公开的各个实施例的图1的数据处理***的应用示例的简图。
图12是示意性说明包括根据本公开的实施例的存储器***的数据处理***的另一示例的简图。图12示意性说明了应用根据实施例的存储器***的存储卡***。
参照图12，存储卡***6100可包括连接器6110、存储器控制器6120和存储器装置6130。
更具体地，存储器控制器6120可被连接至通过非易失性存储器实施的存储器装置6130，并被配置成访问存储器装置6130。例如，存储器控制器6120可被配置成控制存储器装置6130的读取操作、写入操作、擦除操作和后台操作。存储器控制器6120可被配置成提供存储器装置6130和主机之间的接口并驱动固件以控制存储器装置6130。也就是说，存储器控制器6120可对应于参照图1描述的存储器***110的控制器130，并且存储器装置6130可对应于参照图1描述的存储器***110的存储器装置150。
因此，存储器控制器6120可包括随机存取存储器(RAM)、处理单元、主机接口、存储器接口和错误校正单元。存储器控制器6120可进一步包括图5所示的元件。
存储器控制器6120可通过连接器6110与例如图1的主机102的外部装置通信。例如，如参照图1所述，存储器控制器6120可被配置成通过诸如以下的各种通信协议中的一种或多种与外部装置通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、***组件互连(PCI)、高速PCI(PCIe)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机***接口(SCSI)、增强型小型磁盘接口(EDSI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、无线保真(WI-FI)以及蓝牙。根据实施例的存储器***和数据处理***可应用于有线/无线电子装置，或者特别是移动电子装置。
存储器装置6130可通过非易失性存储器来实施。例如，存储器装置6130可通过诸如以下的各种非易失性存储器装置来实施：可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)以及自旋转移力矩磁性RAM(STT-MRAM)。存储器装置6130可包括如图1的存储器装置150中的多个管芯。
存储器控制器6120和存储器装置6130可被集成至单个半导体装置中。例如，存储器控制器6120和存储器装置6130可通过被集成到单个半导体装置中来构造固态驱动器(SSD)。另外，存储器控制器6120以及存储器装置6130可构成诸如以下的存储卡：PC卡(例如：个人计算机存储卡国际协会(PCMCIA))、标准闪存(CF)卡、智能媒体卡(例如，SM和SMC)、记忆棒、多媒体卡(例如，MMC、RS-MMC、微型MMC和eMMC)、SD卡(例如，SD、迷你SD、微型SD和SDHC)以及通用闪存(UFS)。
图13是示意性说明包括根据本公开的实施例的存储器***的数据处理***的另一示例的简图。
参照图13，数据处理***6200可包括具有一个或多个非易失性存储器(NVM)的存储器装置6230和用于控制存储器装置6230的存储器控制器6220。图13所示的数据处理***6200可作为如参照图1所描述的诸如存储卡(例如，CF、SD、微型SD等)或USB装置的存储介质。存储器装置6230可对应于图1所示的存储器***110中的存储器装置150，并且存储器控制器6220可对应于图1所示的存储器***110中的控制器130。
存储器控制器6220可响应于主机6210的请求控制对存储器装置6230的读取操作、写入操作或擦除操作，并且存储器控制器6220可包括中央处理器(CPU)6221、作为缓冲存储器6222的随机存取存储器(RAM)、错误校正码(ECC)电路6223、主机接口6224以及作为存储器接口6225的NVM接口。
CPU 6221可控制对存储器装置6230的全部操作，例如读取操作、写入操作、文件***管理操作和坏页面管理操作。RAM 6222可根据CPU 6221的控制来操作且用作工作存储器、缓冲存储器或高速缓冲存储器。当RAM 6222用作工作存储器时，通过CPU 6221处理的数据可被临时存储在RAM 6222中。当RAM 6222用作缓冲存储器时，RAM 6222可用于缓冲从主机6210传输到存储器装置6230的数据或从存储器装置6230传输到主机6210的数据。当RAM6222用作高速缓冲存储器时，RAM 6222可辅助低速存储器装置6230以高速运行。
ECC电路6223可对应于图1所示的控制器130的ECC单元138。如参照图1所述，ECC电路6223可生成用于校正从存储器装置6230提供的数据的失效位或错误位的错误校正码。ECC电路6223可对提供给存储器装置6230的数据执行错误校正编码，从而形成具有奇偶校验位的数据。奇偶校验位可被存储在存储器装置6230中。ECC电路6223可对从存储器装置6230输出的数据执行错误校正解码。此时，ECC电路6223可使用奇偶校验位来校正错误。例如，如上参照图1所述，ECC电路6223可使用包括诸如以下的各种编码调制的任何适当的方法来校正错误：低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhri-Hocquenghem，BCH)码、涡轮码、里德-所罗门(RS)码、卷积码、递归***码(RSC)、网格编码调制(TCM)或分组编码调制(BCM)。
存储器控制器6220可通过主机接口6224向主机6210传输数据/接收来自主机6210的数据，并通过NVM接口6225向存储器装置6230传输数据/接收来自存储器装置6230的数据。主机接口6224可通过诸如以下的各种接口协议中的至少一种而连接到主机6210：并行高级技术附件(PATA)总线、串行高级技术附件(SATA)总线、小型计算机***接口(SCSI)、通用串行总线(USB)、高速***组件互连(PCIe)或NAND接口。存储器控制器6220可利用诸如无线保真(WiFi)或长期演进(LTE)的移动通信协议具有无线通信功能。存储器控制器6220可连接至外部装置，例如主机6210或另一个外部装置，然后向外部装置传输数据/接收来自外部装置的数据。特别地，由于存储器控制器6220被配置成通过各种通信协议中的一种或多种与外部装置通信，因此根据实施例的存储器***和数据处理***可被应用于有线/无线电子装置或特别是移动电子装置。
图14是示意性说明包括根据本公开的实施例的存储器***的数据处理***的另一示例的简图。图14示意性说明应用根据实施例的存储器***的固态驱动器(SSD)6300。
参照图14，SSD 6300可包括控制器6320和包括多个非易失性存储器的存储器装置6340。控制器6320可对应于图1的存储器***110中的控制器130，并且存储器装置6340可对应于图1的存储器***中的存储器装置150。
更具体地，控制器6320可通过多个通道CH1至CHi连接至存储器装置6340。控制器6320可包括处理器6321、缓冲存储器6325、错误校正码(ECC)电路6322、主机接口6324、以及作为存储器接口6326的非易失性存储器(NVM)接口。
缓冲存储器6325可临时存储从主机6310提供的数据或从包括在存储器装置6340中的多个闪速存储器NVM提供的数据，或者临时存储多个闪速存储器NVM的元数据，例如，包括映射表的映射数据。缓冲存储器6325可由诸如动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、双倍数据速率(DDR)SDRAM、低功率双倍数据速率(LPDDR)SDRAM和图形随机存取存储器(GRAM)的易失性存储器来实施，或者由诸如铁电随机存取存储器(FRAM)、电阻式随机存取存储器(ReRAM)、自旋转移扭矩磁性随机存取存储器(STT-MRAM)和相变随机存取存储器(PRAM)的非易失性存储器来实施。为便于描述，图14说明缓冲存储器6325存在于控制器6320内部。然而，缓冲存储器6325可存在于控制器6320的外部。
ECC电路6322可在编程操作期间计算待被编程到存储器装置6340的数据的ECC值，在读取操作期间基于ECC值对从存储器装置6340读取的数据执行错误校正操作，并在失效数据恢复操作期间对从存储器装置6340恢复的数据执行错误校正操作。
主机接口6324可提供与诸如主机6310的外部装置的接口功能，并且非易失性存储器接口6326可提供与通过多个通道连接的存储器装置6340的接口功能。
此外，可提供应用了图1的存储器***110的多个SSD 6300来实施数据处理***，例如，独立磁盘冗余阵列(RAID)***。此时，RAID***可包括多个SSD 6300和用于控制多个SSD 6300的RAID控制器。当RAID控制器响应于从主机6310提供的写入命令执行编程操作时，RAID控制器可根据多个RAID级别，即，从主机6310提供的写入命令的RAID级别信息，在SSD 6300中选择一个或多个存储器***或SSD 6300，并将对应于写入命令的数据输出到选择的SSD 6300。此外，当RAID控制器响应于从主机6310提供的读取命令执行读取操作时，RAID控制器可根据多个RAID级别，即，从主机6310提供的读取命令的RAID级别信息，在SSD6300中选择一个或多个存储器***或SSD 6300，并将从所选择的SSD 6300读取的数据提供给主机6310。
图15是示意性说明包括根据本公开的实施例的存储器***的数据处理***的另一示例的简图。图15示意性说明应用了根据实施例的存储器***的嵌入式多媒体卡(eMMC)。
参照图15，eMMC 6400可包括控制器6430和通过一个或多个NAND闪速存储器实施的存储器装置6440。控制器6430可对应于图1的存储器***110中的控制器130，并且存储器装置6440可对应于图1的存储器***110中的存储器装置150。
更具体地，控制器6430可通过多个通道连接至存储器装置6440。控制器6430可包括一个或多个内核6432、主机接口6431和诸如NAND接口6433的存储器接口。
内核6432可控制eMMC 6400的全部操作，主机接口6431可提供控制器6430和主机6410之间的接口功能，并且NAND接口6433可提供存储器装置6440和控制器6430之间的接口功能。例如，主机接口6431可用作并行接口，例如参照图1所描述的MMC接口。此外，主机接口6431可用作诸如超高速等级1(UHS-I)/UHS等级2(UHS-II)和通用闪存(UFS)接口的串行接口。
图16至图19是示意性说明包括根据本公开的实施例的存储器***的数据处理***的其它示例的简图。图16至图19示意性说明应用根据实施例的存储器***的通用闪存(UFS)***。
参照图16至图19，UFS***6500、6600、6700和6800可分别包括主机6510、6610、6710和6810，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830。主机6510、6610、6710和6810可用作有线/无线电子装置或特别是移动电子装置的应用处理器，UFS装置6520、6620、6720和6820可用作嵌入式UFS装置，并且UFS卡6530、6630、6730和6830可用作外部嵌入式UFS装置或可移除UFS卡。
各个UFS***6500、6600、6700和6800中的主机6510、6610、6710和6810，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可通过UFS协议与诸如有线和/或无线电子装置或特别是移动电子装置的外部装置通信，并且UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可通过图1所示的存储器***110来实施。例如，在UFS***6500、6600、6700和6800中，UFS装置6520、6620、6720和6820可以参照图13至图15描述的数据处理***6200、SSD 6300或eMMC 6400的形式来实施，并且UFS卡6530、6630、6730和6830可以参照图12描述的存储卡***6100的形式来实施。
此外，在UFS***6500、6600、6700和6800中，主机6510、6610、6710和6810，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可通过UFS接口，例如，移动行业处理器接口(MIPI)中的MIPI M-PHY和MIPI统一协议(UniPro)彼此通信。此外，UFS装置6520、6620、6720和6820与UFS卡6530、6630、6730和6830可通过除UFS协议以外的各种协议，例如，USB闪存驱动器(UFD)、多媒体卡(MMC)、安全数字(SD)、迷你SD和微型SD彼此通信。
在图16所示的UFS***6500中，主机6510、UFS装置6520以及UFS卡6530中的每一个可包括UniPro。主机6510可执行交换操作，以便与UFS装置6520和UFS卡6530通信。特别地，主机6510可通过例如UniPro处的L3交换的链路层交换与UFS装置6520或UFS卡6530通信。此时，UFS装置6520和UFS卡6530可通过主机6510的UniPro处的链路层交换来彼此通信。在实施例中，为便于描述，已经例示了其中一个UFS装置6520和一个UFS卡6530连接至主机6510的配置。然而，多个UFS装置和UFS卡可并联或以星型形式连接至主机6510，并且多个UFS卡可并联或以星型形式连接至UFS装置6520，或者串联或以链型形式连接至UFS装置6520。
在图17所示的UFS***6600中，主机6610、UFS装置6720和UFS卡6730中的每一个可包括UniPro，并且主机6610可通过执行交换操作的交换模块6640，例如，通过在UniPro处执行链路层交换例如L3交换的交换模块6640，与UFS装置6620或UFS卡6630通信。UFS装置6620和UFS卡6630可通过UniPro处的交换模块6640的链路层交换来彼此通信。在实施例中，为便于描述，已经例示了其中一个UFS装置6620和一个UFS卡6630连接至交换模块6640的配置。然而，多个UFS装置和UFS卡可并联或以星型形式连接至交换模块6640，并且多个UFS卡可串联或以链型形式连接至UFS装置6620。
在图18所示的UFS***6700中，主机6710、UFS装置6720和UFS卡6730中的每一个可包括UniPro，并且主机6710可通过执行交换操作的交换模块6740，例如，通过在UniPro处执行链路层交换例如L3交换的交换模块6740，与UFS装置6720或UFS卡6730通信。此时，UFS装置6720和UFS卡6730可通过UniPro处的交换模块6740的链路层交换来彼此通信，并且交换模块6740可在UFS装置6720内部或外部与UFS装置6720集成为一个模块。在实施例中，为便于描述，已经例示了其中一个UFS装置6720和一个UFS卡6730连接至交换模块6740的配置。然而，每个都包括交换模块6740和UFS装置6720的多个模块可并联或以星型形式连接至主机6710，或者串联或以链型形式彼此连接。此外，多个UFS卡可并联或以星型形式连接至UFS装置6720。
在图19所示的UFS***6800中，主机6810、UFS装置6820和UFS卡6830中的每一个可包括M-PHY和UniPro。UFS装置6820可执行交换操作，以便与主机6810和UFS卡6830通信。特别地，UFS装置6820可通过用于与主机6810通信的M-PHY和UniPro模块和用于与UFS卡6830通信的M-PHY和UniPro模块之间的交换操作，例如通过目标标识符(ID)交换操作，来与主机6810或UFS卡6830通信。此时，主机6810和UFS卡6830可通过UFS装置6820的M-PHY和UniPro模块之间的目标ID交换来彼此通信。在实施例中，为便于描述，已经例示了其中一个UFS装置6820连接至主机6810且一个UFS卡6830连接至UFS装置6820的配置。然而，多个UFS装置可并联或以星型形式连接至主机6810，或串联或以链型形式连接至主机6810，并且多个UFS卡可并联或以星型形式连接至UFS装置6820，或串联或以链型形式连接至UFS装置6820。
图20是示意性说明包括根据本公开的实施例的存储器***的数据处理***的另一示例的简图。图20是示意性说明应用了根据实施例的存储器***的用户***的简图。
参照图20，用户***6900可包括应用处理器6930、存储器模块6920、网络模块6940、存储模块6950和用户接口6910。
更具体地，应用处理器6930可驱动包括在诸如OS的用户***6900中的组件，并且包括控制包括在用户***6900中的组件的控制器、接口和图形引擎。应用处理器6930可作为片上***(SoC)被提供。
存储器模块6920可用作用户***6900的主存储器、工作存储器、缓冲存储器或高速缓冲存储器。存储器模块6920可包括诸如动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、双倍数据速率(DDR)SDRAM、DDR2SDRAM、DDR3SDRAM、低功率双倍数据速率(LPDDR)SDRAM、LPDDR2SDRAM和LPDDR3SDRAM的易失性RAM，或诸如相变随机存取存储器(PRAM)、电阻式随机存取存储器(ReRAM)、磁性随机存取存储器(MRAM)和铁电随机存取存储器(FRAM)的非易失性RAM。例如，可基于堆叠式封装(POP)封装和安装应用处理器6930和存储器模块6920。
网络模块6940可与外部装置通信。例如，网络模块6940不仅可支持有线通信，而且可支持各种无线通信协议，诸如码分多址(CDMA)、全球移动通信***(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、全球微波接入互操作性(WiMAX)、无线局域网(WLAN)、超宽带(UWB)、蓝牙、无线显示(WI-DI)，从而与有线和/或无线电子装置或特别是移动电子装置通信。因此，根据本发明的实施例的存储器***和数据处理***可应用于有线和/或无线电子装置。网络模块6940可被包括在应用处理器6930中。
存储模块6950可存储数据，例如从应用处理器6930提供的数据，然后可将所存储的数据传输到应用处理器6930。存储模块6950可通过诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(ReRAM)、NAND闪存、NOR闪存和3D NAND闪存的非易失性半导体存储器装置来实施，并且可被提供为诸如用户***6900的存储卡或外部驱动器的可移除存储介质。存储模块6950可对应于参照图1描述的存储器***110。此外，存储模块6950可被实施为如上参照图14至图19所述的SSD、eMMC和UFS。
用户接口6910可包括用于向应用处理器6930输入数据或命令或者用于将数据输出到外部装置的接口。例如，用户接口6910可包括诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄像机、麦克风、陀螺仪传感器、振动传感器和压电元件的用户输入接口，以及诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、发光二极管(LED)、扬声器和电动机的用户输出接口。
此外，当图1的存储器***110应用于用户***6900的移动电子装置时，应用处理器6930可控制移动电子装置的全部操作，并且网络模块6940可用作用于控制与外部装置的有线和/或无线通信的通信模块。用户接口6910可在移动电子装置的显示/触摸模块上显示通过处理器6930处理的数据或支持从触摸面板接收数据的功能。
虽然已经针对具体实施例描述了本发明，但是对于本领域技术人员显而易见的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可进行各种其它实施例改变和修改。

Claims (16)

1.一种存储装置，其包括：
协议处理单元，其适于基于预定协议与主机通信，并传输针对从所述主机接收的至少一个状态请求信号的响应信号；
电源管理单元，其适于提供电源电压，并输出表示所述电源电压的电压电平低于预定电压电平的低电压检测状态的检测信号；以及
内核单元，其适于响应于所述检测信号来改变所述协议处理单元的操作状态以阻断所述协议处理单元的操作，所述协议处理单元传输与所述至少一个状态请求信号相对应的响应信号，并在阻断之后处理从所述协议处理单元接收到的至少一个任务请求，
其中所述协议处理单元转换成在所述低电压检测状态下传输所述响应信号的操作被阻断的阻断状态，响应于在所述阻断状态下经过预定时间之后从所述主机接收的复位信号而转换成初始化状态，响应于在所述初始化状态下从所述主机接收到的所述复位信号而转换成执行启动操作的忙碌状态，以及当在忙碌状态下检测到所述电源电压处于正常电压电平时转换成空闲状态。
2.根据权利要求1所述的存储装置，其中所述内核单元响应于所述检测信号复位所述协议处理单元，以阻断传输所述响应信号的操作。
3.根据权利要求1所述的存储装置，其中从阻断在所述协议处理单元处传输所述响应信号的操作的时刻起经过预定时间之后，所述内核单元响应于从所述主机接收到的复位信号来执行启动操作。
4.根据权利要求3所述的存储装置，其中在执行所述启动操作之后检测到所述电源电压处于正常电平时，所述内核单元解除对所述协议处理单元的阻断。
5.根据权利要求4所述的存储装置，其中所述内核单元在所述阻断被解除之后通过所述协议处理单元接收所述至少一个任务请求，并处理所接收到的任务请求。
6.根据权利要求1所述的存储装置，其中所述协议处理单元在所述空闲状态下将表示所述空闲状态的响应信号传输到所述主机作为针对从所述主机接收到的所述状态请求信号的响应信号，并且
在所述响应信号传输之后从所述主机接收所述至少一个任务请求。
7.一种数据处理***，其包括：
主机；以及
存储装置，其适于在低电压检测状态下改变协议处理单元的操作状态以阻断传输针对从所述主机接收的至少一个状态请求信号的响应信号的第一操作，在阻断之后从所述主机接收至少一个任务请求，以及处理与所述至少一个任务请求相对应的第二操作，
其中所述存储装置包括：
协议处理单元，其适于基于预定协议与所述主机通信，并传输针对从所述主机接收到的所述至少一个状态请求信号的响应信号；
电源管理单元，其适于提供电源电压，并输出表示所述电源电压的电压电平低于预定电压电平的低电压检测状态的检测信号；以及
内核单元，其适于响应于所述检测信号来阻断所述协议处理单元对所述响应信号的传输，并在阻断之后处理通过所述协议处理单元从所述主机接收到的至少一个任务请求，
其中所述协议处理单元转换成在所述低电压检测状态下不执行传输所述响应信号的第一操作的阻断状态，响应于在所述阻断状态下经过预定时间之后从所述主机接收的复位信号而转换成初始化状态，响应于在所述初始化状态下从所述主机接收到的所述复位信号而转换成执行启动操作的忙碌状态，当在忙碌状态下检测到所述电源电压处于正常电压电平时转换成空闲状态，在所述空闲状态下将表示所述空闲状态的响应信号传输到所述主机作为针对从所述主机接收的所述状态请求信号的响应信号，以及在传输所述响应信号之后从所述主机接收所述至少一个任务请求。
8.根据权利要求7所述的数据处理***，其中所述内核单元响应于所述检测信号通过复位所述协议处理单元来阻断所述协议处理单元对所述响应信号的传输。
9.根据权利要求7所述的数据处理***，其中在从所述协议处理单元对所述响应信号的传输被阻断的时刻起经过预定时间之后，所述内核单元响应于从所述主机接收到的复位信号来执行启动操作。
10.根据权利要求9所述的数据处理***，其中在执行所述启动操作之后检测到所述电源电压处于正常电平时，所述内核单元解除对所述协议处理单元的阻断。
11.根据权利要求10所述的数据处理***，其中所述内核单元在所述阻断被解除之后通过所述协议处理单元接收所述至少一个任务请求，并处理所接收到的任务请求。
12.一种用于操作存储装置的方法，其包括：
接收从主机输入的至少一个状态请求信号；
传输与所述至少一个状态请求信号相对应的响应信号；
改变协议处理单元的操作状态以在电源电压的电压电平低于预定电压电平的低电压检测状态下阻断传输所述响应信号的第一操作；
在所述阻断之后从所述主机接收至少一个任务请求；以及
处理与所述至少一个任务请求相对应的第二操作，
其中改变所述操作状态包括：
转换成在低电压检测状态下不执行传输所述响应信号的第一操作的阻断状态，
响应于在所述阻断状态下经过预定时间之后从所述主机接收的复位信号而转换成初始化状态，
响应于在所述初始化状态下从所述主机接收到的所述复位信号而转换成执行启动操作的忙碌状态，
当在所述忙碌状态下检测到所述电源电压处于正常电压电平时转换成空闲状态，
在所述空闲状态下将表示所述空闲状态的响应信号传输到所述主机作为针对从所述主机接收到的状态请求信号的响应信号，以及
在传输所述响应信号之后从所述主机接收所述至少一个任务请求。
13.根据权利要求12所述的方法，其中在所述低电压检测状态下阻断传输所述响应信号的第一操作包括：
在所述低电压检测状态下通复位将所述响应信号传输到所述主机的协议处理单元，以阻断传输所述响应信号的第一操作。
14.根据权利要求12所述的方法，其进一步包括：
在从所述响应信号的传输被阻断的时刻起经过预定时间之后，响应于从所述主机接收到的复位信号来执行启动操作。
15.根据权利要求14所述的方法，其进一步包括：
在执行所述启动操作之后，当检测到所述电源电压处于正常电压电平时，解除所述阻断。
16.根据权利要求15所述的方法，其中在所述阻断之后处理从所述主机接收到的所述至少一个任务请求包括：
在所述阻断被解除之后从所述主机接收所述至少一个任务请求并处理所接收到的任务请求。
CN201711250318.5A 2017-03-06 2017-12-01 存储装置、数据处理***以及操作存储装置的方法 Active CN108536622B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2017-0028111 2017-03-06
KR1020170028111A KR20180101760A (ko) 2017-03-06 2017-03-06 저장 장치, 데이터 처리 시스템 및 이의 동작 방법

Publications (2)

Publication Number Publication Date
CN108536622A CN108536622A (zh) 2018-09-14
CN108536622B true CN108536622B (zh) 2023-07-21

Family

ID=63356905

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711250318.5A Active CN108536622B (zh) 2017-03-06 2017-12-01 存储装置、数据处理***以及操作存储装置的方法

Country Status (3)

Country Link
US (1) US10489336B2 (zh)
KR (1) KR20180101760A (zh)
CN (1) CN108536622B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201913391A (zh) * 2017-09-01 2019-04-01 慧榮科技股份有限公司 快閃記憶體裝置的重新啟動方法以及使用該方法的裝置
US10877541B1 (en) * 2019-12-30 2020-12-29 Micron Technology, Inc. Power delivery timing for memory
KR20210090774A (ko) * 2020-01-10 2021-07-21 삼성전자주식회사 호스트 장치로부터의 레퍼런스 클럭에 기반하여 전력 상태를 변경하도록 구성되는 스토리지 장치 및 그 동작 방법
KR20220023464A (ko) * 2020-08-21 2022-03-02 에스케이하이닉스 주식회사 전자 장치 및 전자 장치의 동작 방법
US11972113B2 (en) * 2022-07-26 2024-04-30 Silicon Motion, Inc. Method and apparatus for performing link management of memory device in predetermined communications architecture with aid of handshaking phase transition control

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5371709A (en) * 1993-04-01 1994-12-06 Microchip Technology Incorporated Power management system for serial EEPROM device
CN1947130A (zh) * 2004-11-26 2007-04-11 株式会社东芝 卡与主装置
CN101023491A (zh) * 2004-09-22 2007-08-22 飞思卡尔半导体公司 保护集成电路免于错误操作的方法和装置
CN101802923A (zh) * 2007-08-06 2010-08-11 桑迪士克公司 用于非易失性存储器的增强型写中断机制
CN101937318A (zh) * 2009-06-30 2011-01-05 联发科技股份有限公司 用于存储介质的存储控制装置及其数据访问的控制方法
CN102473126A (zh) * 2009-08-11 2012-05-23 桑迪士克科技股份有限公司 提供闪存***中的读状态和空闲块管理信息的控制器和方法
JP2013030244A (ja) * 2011-07-28 2013-02-07 Renesas Electronics Corp 半導体装置
CN104380381A (zh) * 2012-05-14 2015-02-25 桑迪士克科技股份有限公司 存储器芯片电力管理

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104657132B (zh) 2009-12-17 2018-08-03 东芝存储器株式会社 半导体***、半导体装置以及电子装置初始化方法
JP2013156731A (ja) * 2012-01-27 2013-08-15 Toshiba Corp コントローラおよびデバイス装置
KR102081923B1 (ko) * 2013-02-04 2020-02-26 삼성전자주식회사 메모리 시스템 및 메모리 컨트롤러의 동작 방법
KR102274038B1 (ko) * 2015-08-03 2021-07-09 삼성전자주식회사 백업 기능을 갖는 메모리 모듈
US9697065B1 (en) * 2016-03-09 2017-07-04 Nxp Usa, Inc. Systems and methods for managing reset

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5371709A (en) * 1993-04-01 1994-12-06 Microchip Technology Incorporated Power management system for serial EEPROM device
CN101023491A (zh) * 2004-09-22 2007-08-22 飞思卡尔半导体公司 保护集成电路免于错误操作的方法和装置
CN1947130A (zh) * 2004-11-26 2007-04-11 株式会社东芝 卡与主装置
CN101802923A (zh) * 2007-08-06 2010-08-11 桑迪士克公司 用于非易失性存储器的增强型写中断机制
CN101937318A (zh) * 2009-06-30 2011-01-05 联发科技股份有限公司 用于存储介质的存储控制装置及其数据访问的控制方法
CN102473126A (zh) * 2009-08-11 2012-05-23 桑迪士克科技股份有限公司 提供闪存***中的读状态和空闲块管理信息的控制器和方法
JP2013030244A (ja) * 2011-07-28 2013-02-07 Renesas Electronics Corp 半導体装置
CN104380381A (zh) * 2012-05-14 2015-02-25 桑迪士克科技股份有限公司 存储器芯片电力管理

Also Published As

Publication number Publication date
US20180253394A1 (en) 2018-09-06
KR20180101760A (ko) 2018-09-14
CN108536622A (zh) 2018-09-14
US10489336B2 (en) 2019-11-26

Similar Documents

Publication Publication Date Title
CN108255739B (zh) 存储器***及其操作方法
CN107957849B (zh) 存储器***及其操作方法
CN108733595B (zh) 存储器***、包括其的数据处理***及其操作方法
CN108345550B (zh) 存储器***
CN108074613B (zh) 存储器***及其操作方法
US20180074718A1 (en) Memory system and method for operating the same
CN109935251B (zh) 存储器***、其操作方法以及包括其的数据处理***
US10901633B2 (en) Memory system for increasing a read reclaim count
CN108388525B (zh) 存储器***及其操作方法
CN108536622B (zh) 存储装置、数据处理***以及操作存储装置的方法
CN107797855B (zh) 存储器***及其操作方法
CN109390003B (zh) 存储器***及其操作方法
CN110032471B (zh) 存储器***及其操作方法
CN110457230B (zh) 存储器***及其操作方法
US20210011843A1 (en) Memory system and operation method thereof
US20180203760A1 (en) Memory system and operation method thereof
CN110489271B (zh) 存储器***及其操作方法
CN110197692B (zh) 存储器***及其操作方法
CN110045914B (zh) 存储器***及其操作方法
KR20190000562A (ko) 메모리 시스템 및 메모리 시스템의 동작방법
KR102511341B1 (ko) 메모리 장치, 메모리 컨트롤러 및 이들을 포함하는 메모리 시스템과, 이들의 동작 방법
CN108628755B (zh) 存储器***
US10235046B2 (en) Memory system and operating method thereof
US10908992B2 (en) Controller and operation method thereof
US20180074711A1 (en) Memory system and method for operating the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant