KR20210090774A - 호스트 장치로부터의 레퍼런스 클럭에 기반하여 전력 상태를 변경하도록 구성되는 스토리지 장치 및 그 동작 방법 - Google Patents

호스트 장치로부터의 레퍼런스 클럭에 기반하여 전력 상태를 변경하도록 구성되는 스토리지 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR20210090774A
KR20210090774A KR1020200003793A KR20200003793A KR20210090774A KR 20210090774 A KR20210090774 A KR 20210090774A KR 1020200003793 A KR1020200003793 A KR 1020200003793A KR 20200003793 A KR20200003793 A KR 20200003793A KR 20210090774 A KR20210090774 A KR 20210090774A
Authority
KR
South Korea
Prior art keywords
reference clock
storage device
interface circuit
signal
state
Prior art date
Application number
KR1020200003793A
Other languages
English (en)
Inventor
노관우
서성호
정용우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200003793A priority Critical patent/KR20210090774A/ko
Priority to US17/142,627 priority patent/US11726677B2/en
Priority to EP21150568.0A priority patent/EP3848787B1/en
Priority to CN202110019267.5A priority patent/CN113111024A/zh
Publication of KR20210090774A publication Critical patent/KR20210090774A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3275—Power saving in memory, e.g. RAM, cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3268—Power saving in hard disk drive
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
    • G06F1/3209—Monitoring remote activity, e.g. over telephone lines or network connections
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
    • G06F1/3228—Monitoring task completion, e.g. by use of idle timers, stop commands or wait commands
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3237—Power saving characterised by the action undertaken by disabling clock generation or distribution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0625—Power saving in storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0653—Monitoring storage devices or systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/4401—Bootstrapping
    • G06F9/4418—Suspend and resume; Hibernate and awake
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7203—Temporary buffering, e.g. using volatile buffer or dedicated buffer blocks
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Software Systems (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Power Sources (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

호스트 장치와 데이터를 교환하기 위한 인터페이스 회로 및 인터페이스 회로에 전원을 공급하는 전원 관리 유닛을 포함하는 스토리지 장치가 개시된다. 인터페이스 회로는, 호스트 장치로부터 제 1 신호를 수신하는 제 1 입력 단자, 호스트 장치로부터 제 1 신호와 상보적인 제 2 신호를 수신하는 제 2 입력 단자, 제 1 신호 및 제 2 신호를 처리하는 수신 모듈, 제 1 신호 및 상기 제 2 신호의 레벨을 감지하는 스켈치 회로, 및 스토리지 장치를 동작시키는데 필요한 레퍼런스 클럭이 수신되는지 여부를 감지하는 레퍼런스 클럭 검출기를 포함한다. 전원 관리 유닛은 레퍼런스 클럭 검출기의 검출 결과에 기반하여 스켈치 회로에 선택적으로 전원을 공급한다.

Description

호스트 장치로부터의 레퍼런스 클럭에 기반하여 전력 상태를 변경하도록 구성되는 스토리지 장치 및 그 동작 방법{STORAGE DEVICE CONFIGURED TO CHANGE POWER STATE BASED ON REFERENCE CLOCK FROM HOST DEVICE AND METHOD FOR OPERATING THE SAME}
본 발명은 스토리지 장치에 관한 것으로, 좀 더 상세하게는, 호스트 장치로부터 수신되는 레퍼런스 클럭에 기반하여 전력 상태를 변경하도록 구성되는 스토리지 장치에 관한 것이다.
반도체 메모리 중 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 불휘발성 메모리 장치의 예로서, 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 반도체 메모리의 성능을 향상시키기 위해, 메모리 장치와 호스트 장치 간의 인터페이스의 성능을 향상시키기 위한 여러 시도들이 있어 왔다. 그 예로서, 고성능과 저전력 소모를 요구하는 스토리지 장치 또는 모바일 장치를 위한 UFS (universal flash storage) 규약이 채택되었다.
한편, UFS와 같은 규약의 채택뿐만 아니라, 전자 장치의 소비 전력, 특히, 유휴 모드에서의 소비 전력을 더욱 낮추기 위한 연구가 있어 왔다. 일반적으로, UFS 장치의 파워 상태 변환은, 스켈치(squelch) 회로가 UFS 장치의 입력 단자로 입력되는 신호들의 레벨 변화를 감지함으로써, 트리거 된다. 다만, 스켈치 회로스토리지 장치가 유휴 모드인 경우에 조차 스켈치 회로는 파워-온 되어야 하기 때문에, 불필요한 전력 소모를 야기하는 문제가 있다.
본 발명의 기술 사상은 호스트로부터 수신되는 레퍼런스 클럭에 기반하여 스토리지 장치의 전력 상태를 변경하는 방법을 제공한다.
본 개시의 실시 예에 따른 스토리지 장치는, 호스트 장치와 데이터를 교환하기 위한 인터페이스 회로, 그리고 상기 인터페이스 회로에 전원을 공급하는 전원 관리 유닛을 포함하되, 상기 인터페이스 회로는, 상기 호스트 장치로부터 제 1 신호를 수신하는 제 1 입력 단자, 상기 호스트 장치로부터 상기 제 1 신호와 상보적인 제 2 신호를 수신하는 제 2 입력 단자, 상기 제 1 신호 및 상기 제 2 신호를 처리하는 수신 모듈, 상기 제 1 신호 및 상기 제 2 신호의 레벨을 감지하는 스켈치 회로, 및 상기 스토리지 장치를 동작시키는데 필요한 레퍼런스 클럭이 수신되는지 여부를 감지하는 레퍼런스 클럭 검출기를 포함하고, 상기 전원 관리 유닛은 상기 레퍼런스 클럭 검출기의 검출 결과에 기반하여 상기 스켈치 회로에 선택적으로 전원을 공급한다.
본 개시에 의하면, 입력 단자로 수신되는 신호의 레벨 변화에 기반하여 전력 상태를 변경하는 종래의 방법과는 달리, 레퍼런스 클럭에 기반하여 전력 상태를 변경하기 때문에, 유휴 모드에서 스토리지 장치의 소비 전력을 더욱 감소시킬 수 있다.
도 1은 본 개시의 예시적인 실시 예에 따른 스토리지 시스템을 도시한다.
도 2는 도 1의 호스트 장치의 인터페이스 회로(110)와 스토리지 장치의 인터페이스 회로 사이에 교환되는 신호들을 도시한다.
도 3은 도 1 및 도 2의 스토리지 시스템에서 채용될 수 있는 인터페이스 규약에 따른 계층 구조를 예시적으로 도시한다.
도 4는 도 1 내지 도 3의 스토리지 장치의 동작 방법을 도시한다.
도 5는 도 1 내지 도 3의 스토리지 장치의 동작 방법을 도시한다.
도 6a 및 도 6b는 도 1 내지 도 3의 인터페이스 회로의 스테이트 머신들을 도시한다.
도 7a 및 도 7b는 도 1 내지 도 3의 인터페이스 회로의 스테이트 머신들을 도시한다.
도 8 및 도 9는 본 개시의 실시 예에 따른 스토리지 장치의 예시적인 구성을 도시한다.
도 10은 본 개시의 실시 예에 따른 스토리지 장치와 관련된 신호들의 파형을 개략적으로 도시한다.
도 11은 본 개시의 실시 예에 따른 스토리지 시스템의 동작 방법을 도시한다.
도 12는 본 개시의 실시 예에 따른 스토리지 시스템의 동작 방법을 도시한다.
도 13은 도 1의 메모리 컨트롤러의 예시적인 구성을 도시한다.
도 14는 도 1의 불휘발성 메모리 장치의 예시적인 구성을 도시한다.
도 15는 도 3의 메모리 셀 어레이에 포함된 복수의 메모리 블록들 중 어느 하나의 메모리 블록의 회로도를 예시적으로 도시한다.
도 16은 본 개시의 인터페이스 회로가 적용된 전자 장치를 도시한다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
상세한 설명에서 사용되는 부 또는 유닛(unit), 모듈(module), 블록(block), ~기(~or, ~er) 등의 용어들을 참조하여 설명되는 구성 요소들 및 도면에 도시된 기능 블록들은 소프트웨어, 또는 하드웨어, 또는 그것들의 조합의 형태로 구현될 수 있다. 예시적으로, 소프트웨어는 기계 코드, 펌웨어, 임베디드 코드, 및 애플리케이션 소프트웨어일 수 있다. 예를 들어, 하드웨어는 전기 회로, 전자 회로, 프로세서, 컴퓨터, 집적 회로, 집적 회로 코어들, 압력 센서, 관성 센서, 멤즈 (microelectromechanical system; MEMS), 수동 소자, 또는 그것들의 조합을 포함할 수 있다.
도 1은 본 개시의 예시적인 실시 예에 따른 스토리지 시스템을 도시한다.
스토리지 시스템(10)은 호스트 장치(100) 및 스토리지 장치(200)를 포함한다. 호스트 장치(100)는 인터페이스 회로(110) 및 호스트 컨트롤러(120)를 포함한다. 스토리지 장치(200)는 인터페이스 회로(210), 메모리 컨트롤러(220), 불휘발성 메모리 장치(230), 및 전원 관리 유닛(230)을 포함한다. 다만, 호스트 장치(100)와 스토리지 장치(200)의 구성은 예시적인 것이며, 도면에 도시되지 않은 구성요소들을 더 포함할 수 있다.
호스트 장치(100)와 스토리지 장치(200)는 JEDEC 표준에 의해 정의된 UFS(universal flash storage) 인터페이스를 기반으로 통신할 수 있다. 호스트 장치(100) 및 스토리지 장치(200)는 UFS 프로토콜 정보 단위(UFS protocol information unit; UPIU)의 형태를 갖는 패킷(이하, "UPIU"라 칭함)을 주고받을 수 있다. UPIU는 호스트 장치(100) 및 스토리지 장치(200) 사이의 인터페이스(예를 들어, UFS 인터페이스)에 의해 정의된 다양한 정보를 포함할 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
호스트 장치(100)는 스토리지 장치(200)에 데이터를 저장하거나 또는 스토리지 장치(200)에 저장된 데이터를 읽을 수 있다. 예를 들어, 호스트 장치(100)는 스토리지 장치(200)에 데이터를 저장하기 위하여 쓰기 커맨드 및 쓰기 데이터를 스토리지 장치(200)로 전송할 수 있다. 또는 호스트 장치(100)는 스토리지 장치(200)에 저장된 데이터를 읽기 위하여, 읽기 커맨드를 스토리지 장치(200)로 전송하고, 스토리지 장치(200)로부터 데이터를 수신할 수 있다.
인터페이스 회로(110)는 스토리지 장치(200)와 데이터를 교환하기 위한 다양한 물리적 구성들을 포함할 수 있다. 예로서, 인터페이스 회로(110)는 데이터의 교환을 위한 송신 회로, 수신 회로 등을 포함할 수 있다. 호스트 컨트롤러(120)는 호스트 장치(100)의 전반적인 동작을 제어하고 관리할 수 있다. 예로서, 호스트 컨트롤러(120)는 인터페이스 회로(110)를 통하여 스토리지 장치(200)와 교환된 신호 등을 처리할 수 있다.
스토리지 장치(200)는 호스트 장치(100)에 따라 동작할 수 있다. 메모리 컨트롤러(200)는 호스트 장치(100)로부터 수신된 커맨드에 응답하여 동작할 수 있다. 메모리 컨트롤러(200)는 호스트 장치(100)로부터 쓰기 커맨드 및 쓰기 데이터를 수신하고, 수신된 쓰기 커맨드에 응답하여, 수신된 쓰기 데이터를 불휘발성 메모리 장치(230)에 저장할 수 있다. 또는, 메모리 컨트롤러(200)는 호스트 장치(100)로부터 읽기 커맨드를 수신하고, 수신된 읽기 커맨드에 응답하여, 불휘발성 메모리 장치(230)에 저장된 데이터를 읽을 수 있다. 이후, 메모리 컨트롤러(200)는 읽은 데이터를 호스트 장치(100)로 전송할 수 있다. 예로서, 불휘발성 메모리 장치(230)는 낸드 플래시 메모리 장치일 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
인터페이스 회로(210)는 호스트 장치(100)와 데이터를 교환하기 위한 다양한 물리적 구성들을 포함할 수 있다. 예로서, 인터페이스 회로(210)는 데이터의 교환을 위한 송신 회로, 수신 회로 등을 포함할 수 있다. 메모리 컨트롤러(220)는 스토리지 장치(200)의 전반적인 동작을 제어하고 관리할 수 있다. 예로서, 메모리 컨트롤러(220)는 인터페이스 회로(210)를 통하여 호스트 장치(200)와 교환된 신호 등을 처리할 수 있다.
전원 관리 유닛(240)은 스토리지 장치(200)의 구성 요소들에 제공되는 전원을 관리할 수 있다. 전원 관리 유닛(240)은 동작 모드에 따라 스토리지 장치(200)의 일부 구성 요소들에 공급되는 전원을 차단할 수 있다. 전원 관리 유닛(240)은 스토리지 장치(200)의 유휴 모드(idle mode)로부터 활성 모드(active mode)로의 전환을 감지하는 스켈치 회로에 선택적으로 전원(예컨대, PW1)을 인가할 수 있다. 예로서, 스토리지 장치(200)의 유휴 모드 시, 스켈치 회로(214)에는 전원이 공급되지 않을 수 있다.
레퍼런스 클럭(REF_CLK)은 스토리지 장치(200)의 외부로부터 수신되는 클럭으로써, 스토리지 장치(200)를 동작시키는데 사용될 수 있다. 예로서, 스토리지 장치(200)를 구성하는 다양한 구성 요소 중 적어도 하나에 포함된 위상 고정 루프(phase locked loop, 미도시)는 레퍼런스 클럭(REF_CLK)에 기반하여 스토리지 장치(200)를 동작시키는데 필요한 클럭을 생성할 수 있다.
한편, 스토리지 장치(200)까 유휴 모드로 진입하는 경우, 호스트 장치(100)는 스토리지 장치(200)로 레퍼런스 클럭(REF_CKL)을 제공하지 않을 수 있다. 인터페이스 회로(210)는 레퍼런스 클럭(REF_CKL)의 차단을 감지할 수 있다. 인터페이스 회로(210)는 감지 결과에 기반하여 스토리지 장치(200)를 유휴 모드로 진입시키기 위한 트리거 신호를 생성할 수 있다. 전원 관리 유닛(240)은 스토리지 장치(200)의 적어도 일부 구성요소들에 인가되는 전원(예컨대, PW1)을 차단할 수 있으며, 특히, 인터페이스 회로(210)의 스켈치 회로에 인가되는 전원을 차단할 수 있다.
실시 예에 있어서, 스토리지 장치(200)가 유휴 모드에서 활성 모드로 진입하는 경우, 호스트 장치(100)는 스토리지 장치(200)의 레퍼런스 클럭(REF_CLK)을 제공할 수 있으며, 인터페이스 회로(210)는 레퍼런스 클럭(REF_CLK)을 감지할 수 있다. 인터페이스 회로(210)는 감지 결과에 기반하여 스토리지 장치(200)을 활성 모드로 진입시키기 위한 트리거 신호를 생성할 수 있다. 전원 관리 유닛(240)은 스토리지 장치(200)의 구성 요소들(예컨대, 인터페이스 회로(210)의 스켈치 회로, 컨트롤러(220), 불휘발성 메모리 장치(230))에 다시 전원을 인가할 수 있다.
일반적으로, 인터페이스 회로(210)의 스켈치 회로는 스토리지 장치(200)가 유휴 모드에 있는지 여부에 상관 없이 파워-온 되어 있기 때문에, 유휴 모드의 전력 관리 측면에서 불리할 수 있다. 그러나, 본 개시에 의하면, 유휴 모드에서조차 스켈치 회로를 파워-오프 시킨다. 대신에, 레퍼런스 클럭(CLK_REF)의 차단/공급을 감지하는 단순한 구성에 기반하여 유휴 모드와 활성 모드 간의 모드 변경을 수행한다. 그러므로, 유휴 모드에서 스토리지 장치(200)의 전력 관리 측면에서 효율적일 수 있다.
도 2는 도 1의 호스트 장치(100)의 인터페이스 회로(110)와 스토리지 장치(200)의 인터페이스 회로(210) 사이에 교환되는 신호들을 도시한다.
인터페이스 회로(110)는 MIPI (Mobile Industry Processor Interface) 연합(Alliance)에 의해 제안된 인터페이스 규약(Protocol)인 M-PHY 및 Unipro를 포함할 수 있다. 인터페이스 회로(110)는 정해진 규약(즉, UFS 규약)에 따라 통신할 수 있다. 이를 위해, 인터페이스 회로(110)의 물리 계층(M-PHY)은 출력 단자들(DOUT_t, DOUT_c), 입력 단자들(DIN_t, DIN_c), 및 클럭 단자(REF_CLK)를 포함할 수 있다.
인터페이스 회로(110)의 물리 계층(M-PHY)은 출력 단자들(DOUT_t, DOUT_c)을 통하여 신호들을 인터페이스 회로(210)로 전송할 수 있다. 출력 단자들(DOUT_t, DOUT_c)은 인터페이스 회로(110)의 송신 채널(M-TX)를 구성할 수 있다. 예를 들어, 출력 단자들(DOUT_t, DOUT_c)을 통하여 전송되는 신호들은 한 쌍의 차동 신호들을 구성할 수 있다. 즉, 출력 단자(DOUT_c)를 통하여 전송되는 신호는 출력 단자(DOUT_t)를 통하여 전송되는 신호와 상보적일 수 있다.
인터페이스 회로(110)의 물리 계층(M-PHY)은 입력 단자들(DIN_t, DIN_c)을 통하여 신호들을 인터페이스 회로(210)로부터 수신할 수 있다. 입력 단자들(DIN_t, DIN_c)은 인터페이스 회로(110)의 수신 채널(M-RX)을 구성할 수 있다. 예를 들어, 입력 단자들(DIN_t, DIN_c)을 통하여 수신되는 신호들은 한 쌍의 차동 신호를 구성할 수 있다. 즉, 입력 단자(DIN_c)를 통하여 수신되는 신호는 입력 단자(DIN_t)를 통하여 수신되는 신호와 상보적일 수 있다.
출력 단자들(DOUT_t, DOUT_c)과 입력 단자들(DIN_t, DIN_c) 은 미리 정해진 규약에 따라 다양한 상태들 중 어느 하나로 제어될 수 있다. 예를 들어, 출력 단자들(DOUT_t, DOUT_c)과 입력 단자들(DIN_t, DIN_c)의 각각은 양의 상태(DIF-P), 음의 상태(DIF-N), 접지 상태(DIF-Z), 또는 플로팅 상태(DIF-Q) 중 하나로 제어될 수 있다.
제 1 출력 단자(DOUT_t)의 출력 신호의 레벨(예컨대, 전압 레벨)이 제 2 출력 단자(DOUT_c)의 출력 신호의 레벨보다 높을 때, 출력 단자들(DOUT_t, DOUT_c)은 양의 상태(DIF-P)일 수 있다. 제 1 출력 단자(DOUT_t)의 출력 신호의 레벨이 제 2 출력 단자(DOUT_c)의 출력 신호의 레벨보다 낮을 때, 출력 단자들(DOUT_t, DOUT_c)은 음의 상태(DIF-N)일 수 있다. 제 1 출력 단자(DOUT_t) 및 제 2 출력 단자(DOUT_c)가 플로팅 될 때, 출력 단자들(DOUT_t, DOUT_c)은 플로팅 상태(DIF-Q)일 수 있다. 제 1 출력 단자(DOUT_t) 및 제 2 출력 단자(DOUT_c)의 레벨들이 동일할 때, 출력 단자들(DOUT_t, DOUT_c)은 접지 상태(DIF-Z)일 수 있다.
제 1 입력 단자(DIN_t)의 입력 신호의 레벨이 제 2 입력 단자(DIN_c)의 입력 신호의 레벨보다 높을 때, 입력 단자들(DIN_t, DIN_c)은 양의 상태(DIF-P)일 수 있다. 제 1 입력 단자(DIN_t)의 입력 신호의 레벨이 제 2 입력 단자(DIN_c)의 입력 신호의 레벨보다 낮을 때, 입력 단자들(DIN_t, DIN_c)은 음의 상태(DIF-N)일 수 있다. 제 1 입력 단자(DIN_t) 및 제 2 입력 단자(DIN_c)가 접지 상태의 단자들에 연결될 때, 출력 단자들(DOUT_t, DOUT_c)은 접지 상태(DIF-Z)일 수 있다. 제 1 입력 단자(DIN_t) 및 제 2 입력 단자(DIN_c)가 플로팅 될 때, 입력 단자들(DIN_t, DIN_c)은 플로팅 상태(DIF-Q)일 수 있다.
인터페이스 회로(210)는 UFS 규약에 따라 통신할 수 있다. 이를 위해, 인터페이스 회로(210)의 물리 계층(M-PHY)은 출력 단자들(DOUT_t, DOUT_c), 입력 단자들(DIN_t, DIN_c), 및 클럭 단자(REF_CLK)를 포함할 수 있다. 인터페이스 회로(210)의 출력 단자들(DOUT_t, DOUT_c)은 인터페이스 회로(110)의 입력 단자들(DIN_t, DIN_c)에 대응할 수 있으며, 인터페이스 회로(210)의 입력 단자들(DIN_t, DIN_c)은 인터페이스 회로(110)의 출력 단자들(DOUT_t, DOUT_c), 입력 단자들(DIN_t, DIN_c)에 대응할 수 있다.
인터페이스 회로(210)의 물리 계층(M-PHY)은 입력 단자들(DIN_t, DIN_c)을 통하여 신호들을 수신할 수 있으며, 출력 단자들(DOUT_t, DOUT_c)을 통하여 신호를 전송할 수 있다. 인터페이스 회로(210)출력 단자들(DOUT_t, DOUT_c) 및 입력 단자들(DIN_t, DIN_c)은 앞서 인터페이스 회로(110) 설명된 것과 유사한 방식에 따라 양의 상태(DIF-P), 음의 상태(DIF-N), 접지 상태(DIF-Z), 또는 플로팅 상태(DIF-Q)로 제어될 수 있다.
한편, MIPI M-PHY 스펙에 의하면, 인터페이스 회로(210)는 인터페이스 회로(210)의 물리 계층(M-PHY)은 입력 단자들(DIN_t, DIN_c)의 레벨을 감지하도록 구성될 수 있다. 예시적으로, 단자들의 레벨을 감지하기 위한 방안으로써, 물리 계층(M-PHY)은 입력 단자들(DIN_t, DIN_c)의 레벨을 감지하기 위한 스켈치 회로(216)를 포함할 수 있다. 나아가, 본 개시에 의하면, 레퍼런스 클럭 검출기(216)를 더 포함할 수 있다. 스켈치 회로(214) 및/또는 레퍼런스 클럭 검출기(216)는 스토리지 장치의 유휴 모드와 활성 모드 사이의 변경을 감지할 수 있다.
스토리지 장치(도 1, 200)가 어떠한 동작도 실행하지 않는 경우, 스토리지 장치(200)는 제 1 유휴 모드 또는 제 2 유휴 모드에 있을 수 있다. 스토리지 장치(200)가 제 1 유휴 모드 및/또는 제 2 유휴 모드에 있는 경우, 인터페이스 회로(110)는 인터페이스 회로(210)로 레퍼런스 클럭(REF_CLK)을 전송하지 않을 수 있다. 스토리지 장치(200)가 제 1 유휴 모드 및/또는 제 2 유휴 모드로부터 활성 모드로 변경되는 경우, 인터페이스 회로(210)의 입력 단자들(DIN_t, DIN_c)은 플로팅 상태(DIF-Q)로부터 음의 상태(DIF-N)로 변경될 수 있다. 그리고, 스토리지 장치(200)가 제 1 유휴 모드 및/또는 제 2 유휴 모드로부터 활성 모드로 변경되는 경우, 인터페이스 회로(110)는 제 2 인터페이스 회로(210)로 레퍼런스 클럭(REF_CLK)의 전송을 재개할 수 있다.
실시 예에 있어서, 스토리지 장치(200)가 제 1 유휴 모드에 있는 경우, 스켈치 회로(214)은 활성화 상태(즉, 전원이 공급되는 상태)일 수 있다. 따라서, 스토리지 장치(200)가 제 1 유휴 모드로부터 활성 모드로 변경되는 경우, 스켈치 회로(214)는 인터페이스 회로(210)의 입력 단자들(DIN_t, DIN_c)은 플로팅 상태(DIF-Q)로부터 음의 상태(DIF-N)로 변경을 감지할 수 있다. 스켈치 회로(214)는 감지 결과에 기반하여, 스토리지 장치(200)를 활성 모드 진입시키기 위한 트리거 신호를 생성할 수 있다.
실시 예에 있어서, 스토리지 장치(200)가 제 2 유휴 모드에 있는 경우, 스켈치 회로(214)는 비활성화 상태(즉, 전원이 공급되지 않는 상태)일 수 있다. 대신에, 레퍼런스 클럭 검출기(216)는 레퍼런스 클럭(REF_CLK)의 토글링에 기반하여 스토리지 장치(200)를 활성 모드로 진입시키기 위한 트리거 신호를 생성할 수 있다.
일반적으로, 입력 단자들(DIN_t, DIN_c)의 플로팅 상태(DIF-Q)로부터 음의 상태(DIF-N)로의 전환을 검출하는 것은 클럭의 토글링을 감지하는 것보다 더 많은 소비 전력을 요할 수 있다. 그러므로, 레퍼런스 클럭 검출기(216)의 소비 전력은 스켈치 회로(214)의 소비 전력보다 적을 수 있다. 다시 말해, 제 2 유휴 모드에서 스토리지 장치(200)의 소비 전력은, 제 1 유휴 모드에서 스토리지 장치(200)의 소비 전력보다 적을 수 있다.
도 3은 도 1 및 도 2의 스토리지 시스템에서 채용될 수 있는 인터페이스 규약에 따른 계층 구조를 예시적으로 도시한다.
호스트 장치(100)는 애플리케이션(AP-h), 파일 시스템(FS-h), 장치 관리자(DM-h), UFS 애플리케이션 계층(UAP-h), UFS 전송 프로토콜 계층(UTP-h), 및 UFS 인터커넥트 계층(UFS InterConnect Layer-h; UIC-h)을 포함할 수 있다. 호스트 장치(100)의 계층들 각각은 고유의 기능(들)을 수행하기 위해, 물리적인 하드웨어 회로 및/또는 프로세서에 의해 실행되는 프로그램 코드를 포함할 수 있다.
애플리케이션(AP-h)은 호스트 장치(100)에서 구동되는 다양한 응용 프로그램들, 프로세스들 등을 포함할 수 있다. 애플리케이션(AP-h)은 상위 계층으로써 스토리지 시스템(100)의 사용자로부터의 요청을 다룰 수 있다. 애플리케이션(AP-h)은 읽기, 쓰기와 같은 보통의 커맨드들을 다룰 수 있다. 애플리케이션(AP-h)은 쿼리 요청(Query Request)과 같은 장치 레벨의 제어를 제공할 수 있다.
파일 시스템(FS-h)은 애플리케이션(AP-h)에 의해 발생하는 다양한 데이터(파일)를 조직화하고 관리할 수 있다. 파일 시스템(FS-h)은 스토리지 장치(200)에 대한 액세스 요청(예를 들어, 쓰기 요청 등)에 따른 논리 어드레스를 생성할 수 있다. 예를 들어, 파일 시스템(FS-h)은 FAT (File Allocation Table), FAT32, NTFS (NT File System), HFS (Hierarchical File System), JSF2 (Journaled File System2), XFS, ODS-5 (On-Disk Structure-5), UDF, ZFS, UFS (Unix File System), ext2, ext3, ext4, ReiserFS, Reiser4, ISO 9660, Gnome VFS, BFS, 또는 WinFS 등을 포함할 수 있다.
UFS 애플리케이션 계층(UAP-h)은 호스트 장치(100) 및 스토리지 장치(200) 사이의 다양한 커맨드를 지원하도록 구성된다. 예를 들어, UFS 애플리케이션 계층(UAP-h)은 입출력 스트림 관리자(IOM-h) 및 UFS 커맨드 셋(USC-h)을 포함할 수 있다. 입출력 스트림 관리자(IOM-h)는 애플리케이션(AP-h) 또는 파일 시스템(FS-h)으로부터의 요청을 관리하도록 구성된다.
실시 예에 있어서, 입출력 스트림 관리자(IOM-h)는 애플리케이션(AP-h) 또는 파일 시스템(FS-h)으로부터의 입출력의 특성 값을 구분하도록 구성될 수 있다. 입출력 스트림 관리자(IOM-h)는 애플리케이션(AP-h) 또는 파일 시스템(FS-h)으로부터의 요청의 우선 순위를 관리하거나 또는 애플리케이션(AP-h) 또는 파일 시스템(FS-h)으로부터의 요청에 따른 다양한 기능을 지원하도록 구성될 수 있다. 입출력
UFS 커맨드 셋(USC-h)은 호스트 장치(100) 및 스토리지 장치(200) 사이에서 지원되는 다양한 커맨드 세트를 지원할 수 있다. 예로서, UFS 커맨드 셋(USC-h)은 UFS 전용 커맨드 셋(UFS Native command set) 및 UFS SCSI 커맨드 셋(UFS SCSI command set)을 포함할 수 있다. UFS 커맨드 셋(USC-h)은 애플리케이션(AP-h) 또는 파일 시스템(FS-h)으로부터의 요청에 따라 스토리지 장치(200)로 전송될 커맨드를 구성할 수 있다.
비록 도면에 도시되지는 않았으나, UFS 애플리케이션 계층(UAP-h)은 커맨드 큐 제어를 위한 커맨드들을 처리하는 태스크 관리자(Task Manager)를 더 포함할 수 있다.
장치 관리자(DM-h)는 장치 레벨의 동작들 및 장치 레벨의 구성들을 관리할 수 있다. 예로서, 장치 관리자(DM-h)는 스토리지 장치(200)의 다양한 정보를 설정하거나 확인하기 위한 쿼리 요청을 관리할 수 있다.
UFS 전송 프로토콜 계층(UFS Transport Protocol; UTP-h)은 상위 계층을 위한 서비스들을 제공할 수 있다. UFS 전송 프로토콜 계층(UTP-h)은 UFS 애플리케이션 계층(UAP-h)으로부터 제공된 커맨드 또는 정보, 또는 장치 관리자(DM-h)로부터 제공된 쿼리 요청을 UPIU (UFS Protocol Information Unit) 형태의 패킷으로 생성할 수 있다.
실시 예에 있어서, UFS 전송 프로토콜 계층(UTP-h) 및 장치 관리자(DM-h)는 UDM-SAP (UDM-Service Access Point)를 통해 서로 통신할 수 있다. UFS 전송 프로토콜 계층(UTP-h) 및 UFS 애플리케이션 계층(UAP-h)은 UTP_CMD_SAP 또는 UTP_TM_SAP를 통해 서로 통신할 수 있다.
UFS 인터커넥트 계층(UIC-h)은 스토리지 장치(200)와의 연결을 관리할 수 있다. UFS 인터커넥트 계층(UIC-h)은 스토리지 장치(200)의 UFS 인터커넥트 계층(UIC-d)과 물리적으로 연결된 MIPI Unipro 및 MIPI M-PHY 와 같은 하드웨어 구성들을 포함할 수 있다. UFS 인터커넥트 계층(UIC-h) 및 UFS 전송 프로토콜 계층(UTP-h)은 UIC-SAP를 통해 통신할 수 있고, UFS 인터커넥트 계층(UIC-h) 및 장치 관리자(DM-h)는 UIO-SAP를 통해 통신할 수 있다.
비록 도면에는 도시되지 않았지만, 호스트 장치(100)는 장치 드라이버를 더 포함할 수 있다. 장치 드라이버는 호스트 장치(100)에 포함된 장치 및/또는 계층을 제어할 수 있다. 장치 드라이버는 파일 시스템(FS-h)에 의해 발생하는 스토리지 장치(200)에 대한 요청(예컨대, 쓰기 요청 등)을 스토리지 장치(200)에 의해 식별 가능한 명령으로 변환할 수 있다. 예로서, 파일 시스템(FS-h)과 장치 드라이버는 OS에 포함될 수 있으며, 애플리케이션 계층(AP-h)은 OS에 설치될 수 있다. 장치드라이버는 하드웨어 리소스를 관리하면서 스토리지 장치(200)와의 통신을 제어할 수 있다.
스토리지 장치(200)는 장치 관리자(DM-d), UFS 애플리케이션 계층(UAP-d), UFS 전송 프로토콜 계층(UTP-d), 및 UFS 인터커넥트 계층(UIC-d)을 포함할 수 있다. UFS 애플리케이션 계층(UAP-d), UFS 전송 프로토콜 계층(UTP-d), 및 UFS 인터커넥트 계층(UIC-d)의 구성은 호스트 장치(100)의 UFS 애플리케이션 계층(UAP-h), UFS 전송 프로토콜 계층(UTP-h), 및 UFS 인터커넥트 계층(UIC-h)과 유사하며, 대응되는 계층들 간 논리적 통신하는 구성으로 이해될 수 있으므로, 이에 대한 상세한 설명은 생략된다.
다만, UFS 인터커넥트 계층(UIC-d)의 물리 계층(M-PHY)은 UFS 인터커넥트 계층(UIC-h)의 물리 계층(M-PHY)은 과는 달리 호스트 장치(100)로부터 수신되는 레퍼런스 클럭(REF_CLK)을 모니터링할 수 있다. 모니터링 결과, 스토리지 장치(200)의 활성 모드에서 레퍼런스 클럭(REF_CLK)의 입력이 중단되는 경우, 스토리지 장치(200)의 적어도 일부의 구성 요소들(특히, 도 2의 스켈치 회로(214))에 제공되는 전원이 차단될 수 있다. 그리고, 모니터링 결과, 스토리지 장치(200)의 유휴 모드에서 레퍼런스 클럭(REF_CLK)의 입력이 탐지되는 경우, 스토리지 장치(200)의 구성 요소들에 대한 전원의 공급이 재개될 수 있다.
한편, 상술된 호스트 장치(100) 및 스토리지 장치(200) 각각의 계층적인 구조 및 기능은 예시적인 것이며, 본 발명의 이해를 돕기 위한 것이다. 그러므로, 본 발명의 범위가 이에 한정되지는 않는다.
도 4는 도 1 내지 도 3의 스토리지 장치(200)의 동작 방법을 도시한다.
S110 단계에서, 호스트 장치(100)로부터 레퍼런스 클럭(REF_CLK)이 수신되는지 여부가 감지될 수 있다. 스토리지 장치(200)가 활성 모드에 있는 경우, 호스트 장치(100)는 레퍼런스 클럭(REF_CLK)을 스토리지 장치(200)로 전송할 것이다. 그러나, 호스트 장치(100)가 유휴 모드로 진입한다면, 호스트 장치(100)는 스토리지 장치(200)로 레퍼런스 클럭(REF_CLK)을 전송하지 않을 것이다.
스토리지 장치(200)가 활성 모드에 있는 도중 레퍼런스 클럭(REF_CLK)의 수신이 중단되면, 이는 스토리지 장치(200)가 곧 유휴 모드로 진입할 예정이라는 것을 의미할 수 있다. 따라서, 레퍼런스 클럭 검출기(216)는 레퍼런스 클럭(REF_CLK)의 수신이 차단되는 것에 응답하여 유휴 모드로의 진입에 대응하는 제 1 트리거 신호를 생성할 수 있다.
스토리지 장치(200)가 유휴 모드에 있는 도중 레퍼런스 클럭(REF_CLK)의 수신이 재개되면, 이는 스토리지 장치(200)가 곧 활성 모드로 진입할 예정이라는 것을 의미할 수 있다. 따라서, 레퍼런스 클럭 검출기(216)는 레퍼런스 클럭(REF_CLK)의 수신이 재개되는 것에 응답하여 활성 모드로의 진입에 대응하는 제 2 트리거 신호를 생성할 수 있다.
S120 단계에서, 감지 결과에 기반하여 스켈치 회로(214)에 선택적으로 전원이 공급될 수 있다. 예로서, 스토리지 장치(200)가 활성 모드에 있는 경우, 전원 관리 유닛(240)은 제 1 트리거 신호에 응답하여 스토리지 장치(200)의 적어도 일부의 구성 요소들에 대한 전원 공급을 차단할 수 있다. 특히, 전원 관리 유닛(240)은 제 1 트리거 신호에 응답하여 스켈치 회로(214)에 공급되는 전원을 차단할 수 있다. 예로서, 스토리지 장치(200)가 유휴 모드에 있는 경우, 전원 관리 유닛(240)은 제 2 트리거 신호에 응답하여 스토리지 장치(200)의 구성 요소들에 대한 전원 공급을 재개할 수 있다.
도 5는 도 1 내지 도 3의 스토리지 장치(200)의 동작 방법을 도시한다.
S210 단계에서, 스토리지 장치(200)는 호스트 장치(100)로부터 수신되는 레퍼런스 클럭(REF_CLK)을 모니터링 할 수 있다. 모니터링 결과, 레퍼런스 클럭(REF_CLK)이 지속적으로 수신된다면(Yes), 이는 스토리지 장치(200)는 활성 모드에 있는 것을 나타낸다. 그러므로, 스토리지 장치(200)는 레퍼런스 클럭(REF_CLK)을 계속 모니터링할 수 있다. 반면, 레퍼런스 클럭(REF_CLK)이 수신되지 않는다면(No), 호스트 장치(100)는 유휴 모드에 진입하였으며, 스토리지 장치(200)도 곧 유휴 모드로 진입할 예정이라는 것을 나타낼 수 있다.
예로서, 레퍼런스 클럭 검출기(216)는 일정 시간 동안 레퍼런스 클럭(REF_CLK)이 검출되지 않는다면, 스토리지 장치(200)를 유휴 모드로 진입시키기 위한 트리거 신호를 생성할 수 있다. 전원 관리 장치(240)는 트리거 신호에 기반하여 스토리지 장치(200)의 적어도 일부 구성 요소들(특히, 스켈치 회로(214))에 인가되는 전원을 차단할 수 있으며, 스토리지 장치(200)는 유휴 모드로 진입할 수 있다(S220).
예로서, 유휴 모드는 MIPI M-PHY 스펙에서 일컬어지는 하이버네이트(HIBERN8) 상태에 대응할 수 있다. 예로서, 유휴 모드는 MIPI M-PHY 스펙에서 일컬어지는 스톨(STALL) 상태, 또는 슬립(SLEEP) 상태에 대응할 수 있다. 예로서, 하이버네이트(HIBERN8) 상태, 스톨(STALL) 상태, 및 슬립(SLEEP) 상태는 절전 상태(power saving state)로 일컬어질 수 있다.
그러나, 유휴 모드일지라 하더라도, 인터페이스 회로(210)의 적어도 일부의 구성 요소에 대한 전원 공급은 유지될 수 있다. 그러므로, 유휴 모드 시 인터페이스 회로(110)와 인터페이스 회로(210) 간의 물리적 연결은 완전히 끊어지지 않을 수 있다. 예로서, 물리적 연결을 위한 Unipro 링크 스타트 업 시퀀스(Unipro Link StartUp Sequence)는 필요하지 않을 수 있다.
스토리지 장치(200)가 유휴 모드에 진입함으로써, 인터페이스 회로(210)의 입력 단자들(DIN_t, DIN_c)은 플로팅 상태(DIF-Q)로 유지될 수 있으며, 인터페이스 회로(110)는 인터페이스 회로(210)로 레퍼런스 클럭(REF_CLK)을 전달하지 않을 수 있다.
S230 단계에서, 레퍼런스 클럭 검출기(216)는 호스트 장치(100)로부터 레퍼런스 클럭(REF_CLK)이 수신되는지 여부를 지속적으로 모니터링 할 수 있다. 만일 레퍼런스 클럭(REF_CLK)이 검출되지 않는다면(S230 단계의 No), 이는 스토리지 장치(200)가 여전히 유휴 모드에 있다는 것을 의미한다. 반대로, 레퍼런스 클럭(REF_CLK)이 감지된다면(S230 단계의 Yes), 이는 호스트 장치(100)가 활성 모드로 진입하였다는 것을 의미할 수 있다. 그러므로, 레퍼런스 클럭 검출기(216)는 스토리지 장치(200)를 활성 모드로 진입시키기 위한 트리거 신호를 생성할 수 있으며, 이후, S240 단계가 실행될 수 있다.
S240 단계에서, 전원 관리 유닛(240)은 트리거 신호에 기반하여 스토리지 장치(200)(특히, 스켈치 회로(214))에 대한 전원 공급을 재개할 수 있으며, 스토리지 장치(200)는 활성 모드로 진입할 수 있다.
도 6a 및 도 6b는 도 1 내지 도 3의 인터페이스 회로(210)의 스테이트 머신(State Machine)들을 도시한다. 좀 더 구체적으로, 도 6a는 인터페이스 회로(110)의 출력 단자(M-TX)의 스테이트 머신을 도시하고, 도 6b는 인터페이스 회로(210)의 입력 단자(M-RX)의 스테이트 머신을 도시한다. 예로서, 도 6a 및 도 6b의 스테이트 머신들은 M-PHY 규약에서 정의된 타입-I 모듈(Type-I MODULE)과 관련될 수 있다.
도 1 내지 도 3 및 도 6a 및 도 6b를 참조하면, M-PHY 규약은 인터페이스 회로(210)의 하이 스피드 모드(HS-MODE)와 로우 스피드 모드(LS-MODE)를 정의한다. 하이 스피드 모드(HS-MODE)와 로우 스피드 모드(LS-MODE) 각각은 버스트 데이터 전송 모드(BURST data transmission mode) 및 절전 상태(power saving state)를 포함한다. 나아가, M-PHY 규약은 초 저전력 상태(Ultra-low power state)인 하이버네이트(HIBERN8) 상태를 정의한다. 하이 스피드 모드(HS-MODE)의 절전 상태는 스톨(STALL) 상태일 수 있으며, 로우 스피드 모드(LS-MODE)의 절전 상태는 슬립(SLEEP) 상태일 수 있다.
예로서, 도 6a 및 도 6b의 슬립(SLEEP) 상태와 스톨(STALL) 상태는 앞서 도 1 내지 도 5의 활성 모드에 대응할 수 있으며, 하이버네이트(HIBERN8) 상태는 앞서 도 내지 도 5의 유휴 모드에 대응할 수 있다.
스토리지 장치(200)는 절전 상태인 슬립(SLEEP) 상태 또는 스톨(STALL) 상태와, 초 저전력 상태(Ultra-low power state)인 하이버네이트(HIBERN8) 상태 사이에도 모드 변환을 할 수 있다. 예로서, 하이버네이트(HIBERN8) 상태에서, 인터페이스 회로(210)의 적어도 일부 구성 요소들에는 전원이 공급되지 않을 수 있다. 다만, 하이버네이트(HIBERN8) 상태에서 인터페이스 회로(210)의 모든 구성 요소에 전원이 공급되지 않는 것은 아니다. 즉, 하이버네이트(HIBERN8) 상태는 인터페이스 회로(110)와 인터페이스 회로(210) 간의 물리적 연결을 위한 Unipro 링크 스타트 업 시퀀스(Unipro Link StartUp Sequence)를 필요로 하지 않는 상태일 수 있다.
도면에 도시된 바와 같이, 인터페이스 회로(210)가 하이버네이트(HIBERN8) 상태에 있는 경우, 호스트 장치(100)는 스토리지 장치(200)로 레퍼런스 클럭(REF_CLK)을 전송하지 않을 수 있다. 그리고, 인터페이스 회로(210)가 스톨(STALL) 상태 또는 슬립(SLEEP) 상태에 있는 경우, 호스트 장치(100)는 스토리지 장치(200)로 레퍼런스 클럭(REF_CLK)을 전송할 수 있다.
일반적인 경우와는 달리, 본 개시에 의하면, 인터페이스 회로(210)가 하이버네이트(HIBERN8) 상태에 있는 경우, 스켈치 회로(214)에는 전원이 공급되지 않을 수 있다. 따라서, 하이버네이트(HIBERN8) 상태로부터 스톨(STALL) 상태 또는 슬립(SLEEP) 상태로 전환 시, 출력 단자들(DOUT_t, DOUT_c)의 레벨이 DIF-Z로부터 DIF-N으로 변한다 하더라도, 스켈치 회로(214)는 DIF-N으로의 변화를 감지하지 않는다. 대신에, 레퍼런스 클럭 검출기(216)는 인터페이스 회로(110)로부터 수신되는 레퍼런스 클럭(REF_CLK)의 토글링을 검출하고, 검출 결과에 기반하여 스토리지 장치(200)를 활성 모드로 진입시키기 위한 트리거 신호를 생성한다.
도 7a 및 도 7b는 도 1 내지 도 3의 인터페이스 회로(210)의 스테이트 머신들을 도시한다. 좀 더 구체적으로, 도 7a는 인터페이스 회로(110)의 출력 단자(M-TX)의 스테이트 머신을 도시하고, 도 7b는 인터페이스 회로(210)의 입력 단자(M-RX)의 스테이트 머신을 도시한다. 예로서, 도 7a 및 도 7b의 스테이트 머신들은 M-PHY 규약에서 정의된 타입- II 모듈(Type-II MODULE)과 관련될 수 있다.
도 7a 및 도 7b의 스테이트 머신들은, LINE-CFG 상태가 정의되어 있지 않다는 점을 제외하고는, 도 6a 및 도 6b의 스테이트 머신들과 대체로 유사하다. 예로서, 인터페이스 회로(210)가 하이버네이트(HIBERN8) 상태에 있는 경우, 호스트 장치(100)는 스토리지 장치(200)로 레퍼런스 클럭(REF_CLK)을 전송하지 않을 수 있다. 그리고, 인터페이스 회로(210)가 스톨(STALL) 상태 또는 슬립(SLEEP) 상태에 있는 경우, 호스트 장치(100)는 스토리지 장치(200)로 레퍼런스 클럭(REF_CLK)을 전송할 수 있다.
본 개시의 레퍼런스 클럭 검출기(216)는 인터페이스 회로(110)로부터 수신되는 레퍼런스 클럭(REF_CLK)의 토글링을 검출하고, 검출 결과에 기반하여 스토리지 장치(200)의 동작 모드를 변경하기 위한 토글링 신호를 생성한다. 그리고, 인터페이스 회로(210)가 하이버네이트(HIBERN8) 상태에 있는 경우, 스켈치 회로(214)에는 전원이 공급되지 않음은, 도 6a 및 도 6b에서 설명한 것과 같다.
도 8 및 도 9는 본 개시의 실시 예에 따른 스토리지 장치(200)의 예시적인 구성을 도시한다. 예로서, 도 8은 인터페이스 회로가 활성 모드로부터 유휴 모드(예컨대, HIBERN8 상태)로 진입하는 것을 개념적으로 도시하며, 도 9는 인터페이스 회로가 유휴 모드(예컨대, HIBERN8 상태)로부터 활성 모드로 진입하는 것을 개념적으로 도시한다.
스토리지 장치(200)는 물리 계층(211), 전원 관리 유닛(240), 및 프로세서(221)를 포함할 수 있다. 물리 계층(211)은 M-PHY 수신 모듈(212), 스켈치 회로(214), 및 레퍼런스 클럭 검출기(216)를 포함할 수 있다. 예로서, 물리 계층(211)은 도 1 내지 도 3의 인터페이스 회로(210)에 포함될 수 있으며, 프로세서(221)는 도 1의 메모리 컨트롤러(220)에 포함될 수 있다. M-PHY 수신 모듈(212)은 호스트 장치(도 1, 100)로부터 수신된 신호를 처리하기 위한 회로(예컨대, 아날로그 프론트 엔드(analog front end) 등)를 포함할 수 있다. M-PHY 수신 모듈(212)은 입력 단자들(DIN_t, DIN_c)을 통하여 라인(LINE)에 연결될 수 있다. 라인(LINE), 입력 단자들(DIN_t, DIN_c), 및 M-PHY 수신 모듈(212)은 레인(LANE)으로 일컬어질 수 있다.
우선 도 8을 참조하면, 레퍼런스 클럭(REF_CLK)이 일정한 (또는 미리 정해진 기간) 동안 입력되지 않는 경우, 이는 호스트 장치(도 1, 100)의 인터페이스 회로(도 1, 110)가 이미 하이버네이트(HIBERN8) 상태로 진입하였음을 나타낼 수 있다. 이때, 레퍼런스 클럭 검출기(216)는 인터페이스 회로(210)를 하이버네이트(HIBERN8) 상태로 진입시키기 위한 트리거 신호를 생성하고 전원 관리 유닛으로 전송할 수 있다.
전원 관리 유닛(240)은 트리거 신호에 기반하여 스토리지 장치(200)의 구성 요소들로 제공되는 전원을 제어할 수 있다. 예로서, 전원 관리 유닛은 스켈치 회로(214)로 입력되는 전원(PW1)을 차단할 수 있으며, 프로세서(221)로 입력되는 전원(PW2)을 차단할 수 있다. 따라서, 프로세서(221) (또는, 프로세서(221)에 의해 제어되는 별도의 시스템 클럭 생성기(미도시))는 스토리지 장치(200)르 동작시키기 위한 시스템 클럭(SYS_CLK)을 생성하지 않을 수 있으며, 스켈치 회로(214)는 동작하지 않을 수 있다.
도 9를 참조하면, 인터페이스 회로(210)가 하이버네이트(HIBERN8) 상태에 있는 동안 스켈치 회로(214)는 동작하지 않을 수 있다. 대신, 레퍼런스 클럭 검출기(216)는 레퍼런스 클럭(REF_CLK)이 입력되는지 여부를 검출할 수 있다. 레퍼런스 클럭 검출기(216)는 레퍼런스 클럭(REF_CLK)의 엣지를 검출할 수 있으며, 검출 결과에 기반하여 스토리지 장치(200)를 활성 모드로 진입시키기 위한 트리거 신호를 생성한다.
전원 관리 유닛(240)은 트리거 신호에 응답하여 물리 계층(M-PHY)의 파워-오프 된 구성요소들(특히, 스켈치 회로(214))에 전원(PW1)을 공급할 수 있다. 전원 관리 유닛(214)은 프로세서(221)에도 전원(PW2)을 공급할 수 있다. 프로세서(221) (또는, 프로세서에 의해 제어되는 시스템 클럭을 생성하는 구성(미도시))은 시스템 클럭(SYS_CLK)을 생성할 수 있으며, 스토리지 장치(200)는 활성 모드로 진입할 수 있다.
도 10은 본 개시의 실시 예에 따른 스토리지 장치와 관련된 신호들의 파형을 개략적으로 도시한다.
도 2 및 도 10을 참조하면, 하이버네이트 구간(Thibern8) 동안, 인터페이스 회로(110)는 레퍼런스 클럭(REF_CLK)을 인터페이스 회로(210)로 전송하지 않을 수 있다. 그리고, 하이버네이트 구간(Thibern8) 동안, 인터페이스 회로(110)의 출력 단자들(DOUT_t, DOUT_c)과 인터페이스 회로(210)의 입력 단자들(DIN_t, DIN_c)을 연결하는 라인(LINE)의 상태는 DIF-Z일 수 있다. 인터페이스 회로(210)가 하이버네이트(HIBERN8) 상태를 벗어나 슬립(SLEEP) 또는 스톨(STALL) 상태로 진입하는 경우, 라인(LINE)의 상태는 DIF-N으로 변할 수 있다.
예로서, 인터페이스 회로(210)의 하이버네이트(HIBERN8) 상태는 하이버네이트 구간(Thibern8)에 대응할 수 있다. 하이버네이트 구간(Thibern8) 동안, 레퍼런스 클럭 검출기(216)는 호스트 장치(100)로부터 레퍼런스 클럭(REF_CLK)이 수신되는지 여부를 검출할 수 있다. t2 시점에서 레퍼런스 클럭(REF_CLK)이 검출되면, 인터페이스 회로(210)는 활성 모드(예컨대, 슬립(SLEEP) 또는 스톨(STALL) 상태)로 진입할 수 있다.
도 11은 본 개시의 실시 예에 따른 스토리지 시스템의 동작 방법을 도시한다.
도 2 및 도 11을 참조하면, 호스트 장치(100)가 어떠한 동작도 실행하지 않는 경우, 호스트 장치(100)는 유휴 모드로 진입할 것을 스토리지 장치(200)에 요청할 수 있다(S310). 만일 스토리지 장치(200)가 유휴 모드에 진입할 준비가 되면, 스토리지 장치(200)는 스토리지 시스템(10)이 유휴 모드에 진입해도 좋다는 컨펌 신호를 호스트 장치(100)로 전송하고(S320), 호스트 장치(100)와 스토리지 장치(200)는 유휴 모드로 진입한다(S330). 유휴 모드로의 진입과 함께, 호스트 장치(100)로부터 스토리지 장치(200)로의 레퍼런스 클럭(REF_CLK)의 전송은 차단된다.
스토리지 시스템(10)이 유휴 모드에 진입한 후, 레퍼런스 클럭 검출기(216)는 호스트 장치(100)로부터 레퍼런스 클럭(REF_CLK)이 수신되는지 여부를 모니터링 한다. 이후, 호스트 장치(100)가 활성 모드로 진입하면(S340), 호스트 장치(100)는 레퍼런스 클럭(REF_CLK)을 스토리지 장치(200)로 전송할 수 있으며, 레퍼런스 클럭 검출기(216)는 레퍼런스 클럭(REF_CLK)을 검출할 수 있다(S350). 레퍼런스 클럭 검출기(216)는 검출 결과에 기반하여, 스토리지 장치(200)를 활성 모드로 진입시키기 위한 트리거 신호를 생성할 수 있으며, 전원 관리 유닛이 스토리지 장치(200)에 전원 공급을 재개함으로써, 스토리지 장치(200)는 활성 모드로 진입할 수 있다(S360).
도 12는 본 개시의 실시 예에 따른 스토리지 시스템의 동작 방법을 도시한다. 본 실시 예는 도 11의 실시 예와 대체로 유사하다. 다만, 스토리지 장치(200)가 유휴 모드로 진입하는 방식, 및 유휴 모드로 진입하는 타이밍에 있어서 차이가 있다.
도 2 및 도 12를 참조하면, 호스트 장치(100)는 유휴 모드로 진입할 것을 스토리지 장치(200)에 요청할 수 있으며(S410), 스토리지 장치(200)는 유휴 모드 컨펌 신호를 호스트 장치(100)로 전송한다(S420). 호스트 장치(100)는 유휴 모드 컨펌 신호에 응답하여 유휴 모드에 진입하고(S430), 레퍼런스 클럭(REF_CLK)의 송신이 차단된다. 스토리지 장치(200)의 레퍼런스 클럭 검출기(216)가 레퍼런스 클럭(REF_CLK) 오프를 검출함으로써, 스토리지 장치(200)는 유휴 모드에 진입한다(S450).
이후, 호스트 장치(100)가 활성 모드로 진입하면(S460), 호스트 장치(100)는 레퍼런스 클럭(REF_CLK)을 스토리지 장치(200)로 전송할 수 있으며, 레퍼런스 클럭 검출기(216)는 레퍼런스 클럭(REF_CLK)을 검출할 수 있다(S370). 레퍼런스 클럭 검출기(216)는 스토리지 장치(200)를 활성 모드로 진입시키기 위한 트리거 신호를 생성할 수 있으며, 전원 관리 유닛이 스토리지 장치(200)에 전원 공급을 재개함으로써, 스토리지 장치(200)는 활성 모드로 진입할 수 있다(S360).
도 13은 도 1의 메모리 컨트롤러(220)의 예시적인 구성을 도시한다.
메모리 컨트롤러(210)는 적어도 하나의 프로세서(221), ECC (Error Check and Correction) 엔진(222), 램 컨트롤러(223), 불휘발성 메모리 인터페이스 회로(224), 및 버스(225)를 포함한다. 메모리 컨트롤러(220)는 인터페이스 회로(210)를 통하여 호스트 장치(110)와 통신을 수행할 수 있다.
프로세서(221)는 메모리 컨트롤러(210)의 전반적인 동작을 제어한다. 프로세서(221)는 불휘발성 메모리 장치(230)를 제어하는데 필요한 다양한 펌웨어/소프트웨어들을 구동할 수 있다. 예를 들어, 프로세서(221)는 불휘발성 메모리 장치(230)의 논리 주소와 물리 주소 사이의 관계를 정의하는 맵핑 테이블을 관리하기 위한 플래시 변환 계층을 구동할 수 있다.
ECC 엔진(222)은 불휘발성 메모리 장치(230)에 저장될 쓰기 데이터에 대한 에러 정정 코드를 생성할 수 있다. ECC 엔진(222)은 불휘발성 메모리 장치(230)로부터 읽혀진 에러 정정 코드에 기반하여 읽기 데이터의 에러를 검출하고 정정할 수 있다.
램 컨트롤러(223)는 메모리 컨트롤러(210)와 램(random access memory; RAM) 사이의 인터페이싱을 제공할 수 있다. 램 컨트롤러(223)는 프로세서(221) 또는 다른 기능 블록(Intellectual Property: IP)의 요청에 따라 램을 액세스할 수 있다. 예로서, 램 컨트롤러(223)는 프로세서(221)의 쓰기 요청에 따라 데이터를 램에 기록할 수 있다. 또는, 램 컨트롤러(223)는 프로세서(221)의 읽기 요청에 따라 램으로부터 데이터를 읽어낼 수 있다.
불휘발성 메모리 인터페이스 회로(224)는 불휘발성 메모리 장치(230)와 통신을 수행할 수 있다.
도 14는 도 1의 불휘발성 메모리 장치의 예시적인 구성을 도시한다.
불휘발성 메모리 장치(230)는 메모리 셀 어레이(231), 어드레스 디코더(232), 페이지 버퍼(233), 입출력 회로(234), 및 제어 로직 회로(235)을 포함할 수 있다. 다만, 도시된 기능 블록들은 간략하게 도시된 것이며, 불휘발성 메모리 장치의 구성은 도시된 것에 한정되지 않는다.
메모리 셀 어레이(231)는 복수의 메모리 블록들(BLK1~BLKm)을 포함할 수 있다. 복수의 메모리 블록들(BLK1~BLKm) 각각은 복수의 셀 스트링들을 포함할 수 있다. 복수의 셀 스트링들 각각은 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들은 복수의 워드라인들(WL)과 연결될 수 있다. 복수의 메모리 셀들 각각은 1-비트를 저장하는 단일 레벨 셀(Single Level Cell; SLC) 또는 적어도 2-비트를 저장하는 멀티 레벨 셀(Multi Level Cell; MLC)을 포함할 수 있다.
어드레스 디코더(232)는 복수의 워드라인(WL)들, 스트링 선택 라인들(SSL)들, 및 접지 선택 라인들(GSL)들을 통해 메모리 셀 어레이(231)와 연결된다. 어드레스 디코더(232)는 외부로부터 논리 어드레스를 수신하고, 수신된 논리 어드레스를 디코딩 하여, 복수의 워드라인(WL)들을 구동할 수 있다. 예를 들어, 어드레스(ADDR)는 논리 어드레스로부터 변환된 물리 어드레스를 나타낼 수 있다. 상술된 어드레스 변환 동작은, 예컨대, 메모리 컨트롤러(도 1, 220)에 의해 구동되는 플래시 변환 계층(FTL)에 의해 수행될 수 있다.
페이지 버퍼(233)는 복수의 비트 라인(BL)들을 통해 메모리 셀 어레이(231)와 연결된다. 페이지 버퍼(233)는 제어 로직 회로(235)의 제어 하에 입출력 회로(234)로부터 수신된 데이터(DATA)가 메모리 셀 어레이(231)에 저장되도록 비트 라인(BL)들을 제어할 수 있다. 페이지 버퍼(233)는 제어 로직 회로(235)의 제어 하에 메모리 셀 어레이(231)에 저장된 데이터를 읽고, 읽은 데이터를 입출력 회로(234)로 전달할 수 있다. 예시적으로, 페이지 버퍼(233)는 입출력 회로(234)로부터 페이지 단위로 데이터를 수신하거나 메모리 셀 어레이(231)로부터 페이지 단위로 데이터를 읽을 수 있다.
입출력 회로(234)는 외부 장치로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 페이지 버퍼(233)로 전달할 수 있다.
제어 로직 회로(235)는 외부로부터 커맨드(CMD) 및 제어 신호들(CTRL)을 수신하고, 수신된 신호들에 응답하여 어드레스 디코더(232), 페이지 버퍼(233), 및 입출력 회로(234)를 제어할 수 있다. 예로서, 제어 로직 회로(235)는 신호들(CMD, CTRL)에 응답하여 데이터(DATA)가 메모리 셀 어레이(231)에 저장되도록 다른 구성 요소들을 제어할 수 있다. 또는, 제어 로직 회로(235)는 신호들(CMD, CTRL)에 응답하여 메모리 셀 어레이(231)에 저장된 데이터(DATA)가 외부 장치로 전송되도록 다른 구성 요소들을 제어할 수 있다. 제어 신호들(CTRL)은 컨트롤러(110)가 불휘발성 메모리 장치를 제어하기 위하여 제공하는 신호들 수 있다.
제어 로직 회로(235)는 불휘발성 메모리 장치(230)가 동작하는데 필요한 다양한 전압들을 생성할 수 있다. 예로서, 제어 로직 회로(235)는 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들, 복수의 소거 전압들, 복수의 검증 전압들과 같은 다양한 전압들을 생성할 수 있다. 제어 로직 회로(235)는 생성된 다양한 전압들을 어드레스 디코더(232)로 제공하거나 또는 메모리 셀 어레이(231)의 기판으로 제공할 수 있다.
도 15는 도 3의 메모리 셀 어레이에 포함된 복수의 메모리 블록들 중 어느 하나의 메모리 블록(BLK)의 회로도를 예시적으로 도시한다.
메모리 블록(BLK)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함한다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배치되어 행들 및 열들을 형성할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함한다. 예로서, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 스트링 선택 트랜지스터들(SSTa, SSTb), 복수의 메모리 셀들(MC1~MC128), 접지 선택 트랜지스터들(GSTa, GSTb), 및 더미 메모리 셀들(DMC1, DMC2)을 포함할 수 있다. 셀 트랜지스터들은 행 방향 및 열 방향에 의해 형성된 평면과 수직 방향인 높이 방향(height direction)으로 적층된다. 셀 트랜지스터들 각각은 전하 트랩형 플래시(charge trap flash; CTF) 메모리 셀일 수 있다.
접지 선택 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다. 또는, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있다. 예로서, 제 1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSTa)과, 제 2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSTa)은 서로 다른 접지 선택 라인들에 각각 연결될 수 있다. 또는, 기판(미도시)으로부터 동일한 높이에 제공되는 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있다. 예로서, 셀 스트링들(CS11, CS12, CS21, CS22)의 제 1 접지 선택 트랜지스터들(GSTa) 및 제 2 접지 선택 트랜지스터들(GSTb)은 은 제 1 접지 선택 라인 및 제 2 접지 선택 라인에 각각 연결될 수 있다.
기판(또는 접지 선택 트랜지스터(GSTa, GSTb)로부터 동일한 높이의 메모리 셀들은 동일한 워드라인에 공통으로 연결된다. 예로서, 셀 스트링들(CS11, CS12, CS21, CS22)의 제 1 내지 제 128 메모리 셀들(MC128)은 제 1 내지 제 128 워드라인들(WL1~WL128)에 각각 공통으로 연결된다.
동일한 높이의 제 1 스트링 선택 트랜지스터들(SSTa) 중 동일한 행의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결된다. 예로서, 제 1 행의 셀 스트링들(CS11, CS12)의 제 1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결되고, 제 2 행의 셀 스트링들(CS21, CS22)의 제 1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)과 공통으로 연결된다. 동일한 높이의 제 2 스트링 선택 트랜지스터들(SSTb) 중 동일한 행의 스트링 선택 트랜지스터들도 유사한 방식으로 연결된다.
메모리 블록(BLK)에서, 읽기 및 쓰기는 행 단위로 수행될 수 있다. 예로서, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLK)의 하나의 행이 선택될 수 있다.
스트링 선택 라인들(SSL1a, SSL1b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제 1 행의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제 2 행의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결되어 구동된다. 워드라인을 구동함으로써 구동되는 행의 셀 스트링의 메모리 셀들 중 동일한 높이의 메모리 셀들이 선택된다. 선택된 메모리 셀들에서 읽기 및 쓰기 동작이 수행될 수 있다. 선택된 메모리 셀들은 페이지 단위를 형성할 수 있다.
메모리 셀들 각각이 3-비트의 데이터를 저장하는 TLC(Triple Level Cell)인 인 경우, 하나의 워드라인과 연결된 메모리 셀들은 3개의 페이지들을 저장할 수 있다. 하나의 워드라인과 연결된 메모리 셀들은 3개의 페이지들은 각각 최하위 유효 비트(least significant bit; LSB) 페이지, 중간 유효 비트(center significant bit; CSB) 페이지, 및 최상위 유효 비트(most significant bit; MSB) 페이지일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 각 메모리 셀이 4 비트의 데이터를 저장하는 QLC(Quad Level Cell) 경우, 및 그 이상의 비트의 데이터를 저장하는 경우를 포함한다.
메모리 블록(BLK)에서, 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLK)의 모든 메모리 셀들(MC1~MC128)이 하나의 소거 요청에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 메모리 블록(BLK)의 메모리 셀들(MC1~MC128) 중 일부는 하나의 소거 요청에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들에 연결된 워드 라인에 저전압(예를 들어, 접지 전압)이 공급되고, 소거 금지된 메모리 셀들에 연결된 워드 라인은 플로팅 될 수 있다.
한편, 도시된 메모리 블록(BLK)은 예시적인 것이며, 셀 스트링들의 개수, 그리고 셀 스트링들이 구성하는 행들 및 열들의 개수는 변할 수 있다. 또한, 메모리 블록(BLK)의 셀 트랜지스터들(GST, MC, DMC, SST 등)의 개수들은 변할 수 있으며, 셀 트랜지스터들의 개수들에 따라 메모리 블록(BLK)의 높이가 변할 수 있다. 또한, 셀 트랜지스터들의 개수들에 따라 셀 트랜지스터들과 연결된 라인들(GSL, WL, DWL, SSL 등)의 개수들이 변할 수 있다
도 16은 본 개시의 인터페이스 회로가 적용된 전자 장치(1000)를 도시한다.
이미지 센서(1120)는 렌즈(1110)를 통하여 이미지를 촬영할 수 있다. 이미지 신호 프로세서(1130)는 이미지 센서(1120)로부터 출력된 신호들에 대한 다양한 처리를 수행할 수 있다. 예로서, 이미지 신호 프로세서(1130)는 불량 픽셀 보정(Bad Pixel Correction), 디모자이크(Demosaic), 노이즈 제거(Noise Reduction), 렌즈 쉐이딩 보정(Lens Shading Correction), 감마 보정(Gamma Correction), 엣지 인핸스먼트(Edge Enhancement) 등과 같은 다양한 신호 처리를 수행할 수 있다. 이미지 신호 프로세서(1130)에 의해 처리된 신호들은 메인 프로세서(1800)로 출력될 수 있다.
통신 블록(1200)은 안테나(1210)를 통해 외부 장치/시스템과 신호를 교환할 수 있다. 통신 블록(1200)의 송수신기(1220) 및 MODEM(Modulator/Demodulator, 1230)은 다양한 통신 규약에 따라, 교환되는 신호를 처리할 수 있다. 예로서, 통신 블록(1200)의 송수신기(1220) 및 MODEM(1230)은 LTE(Long Term Evolution), WIMAX(Worldwide Interoperability for Microwave Access), GSM(Global System for Mobile communication), CDMA(Code Division Multiple Access), Bluetooth, NFC(Near Field Communication), Wi-Fi(Wireless Fidelity), RFID(Radio Frequency Identification) 등과 같은 무선 통신 규약에 따라, 외부 장치/시스템과 교환되는 신호를 처리할 수 있다. 그러나, 다른 실시 예에서, 통신 블록(1200)은 메인 프로세서(1800)의 일부분으로서 제공될 수 있다.
오디오 처리 블록(1300)은 오디오 신호 처리기(1310)를 이용하여 소리 정보를 처리할 수 있다. 오디오 처리 블록(1300)은 마이크(1320)를 통해 오디오 입력을 수신하거나, 스피커(1330)를 통해 오디오를 출력할 수 있다.
버퍼 메모리(1400)는 전자 장치(1000)의 동작에 이용되는 데이터(예컨대, 메인 프로세서(1800)에 의해 처리된 또는 처리될 데이터)를 일시적으로 저장할 수 있다. 예로서, 버퍼 메모리(1400)는 SRAM(Static Random Access Memory), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM), PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등과 같은 휘발성/불휘발성 메모리를 포함할 수 있다. 예로서, 이미지 처리 블록(1100)에 의해 촬영된 이미지는 버퍼 메모리(1400)에 저장될 수 있다.
불휘발성 메모리 장치는 전력 공급에 관계없이 데이터를 저장할 수 있다. 예로서, 불휘발성 메모리 장치는 임베디드 UFS 스토리지(1500) 및/또는 탈착형 UFS 카드(1510)로 구현될 수 있다. 예로서, 탈착형 UFS 카드(1510)는 임베디드 UFS 스토리지(1500)를 통하여 메인 프로세서(1800)에 연결되거나, 메인 프로세서(1800)에 직접 연결될 수 있다. 예로서, 임베디드 UFS 스토리지(1500) 및/또는 탈착형 UFS 카드(1510)는 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등과 같은 불휘발성 메모리를 포함할 수 있다.
예로서, 메인 프로세서(1800)는 본 발명의 인터페이스 회로(예컨대, 도 2의 110)를 포함할 수 있다. 그리고, 임베디드 UFS 스토리지(1500)와 탈착형 UFS 카드(1510)는 본 발명의 인터페이스 회로(예컨대, 도 2의 210)를 포함할 수 있다. 임베디드 UFS 스토리지(1500) 및/또는 탈착형 UFS 카드(1510)는 본 발명의 레퍼런스 클럭 검출기를 포함할 수 있으며, 레퍼런스 클럭 검출기는 유휴 모드와 활성 모드 사이에서의 모드 변환을 위한 트리거 신호를 생성할 수 있다.
유저 인터페이스(1600)는 사용자와 전자 장치(1000) 사이의 통신을 중재할 수 있다. 예로서, 유저 인터페이스(1600)는 키패드, 버튼, 터치 스크린, 터치 패드, 비전 센서, 모션 센서, 자이로스코프 센서 등과 같은 입력 인터페이스를 포함할 수 있다. 예로서, 유저 인터페이스(1600)는 OLED(Organic LED) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, LED(Light Emitting Diode) 표시 장치, LCD(Liquid Crystal Display) 장치, 모터, LED 램프 등과 같은 출력 인터페이스를 포함할 수 있다.
센서(1700)는 전자 장치(1000)의 외부에서 제공되는 다양한 형태의 물리 에너지를 감지할 수 있다. 예로서, 센서(1700)는 온도, 음성, 빛과 같은 물리 에너지의 전달 매체를 감지할 수 있다. 예로서, 센서(1700)는 조도(illuminance)를 감지하여 감지된 조도를 나타내는 데이터를 메인 프로세서(1800)로 전달할 수 있다.
메인 프로세서(1800)는 전자 장치(1000)의 전반적인 동작들을 제어하기 위해 다양한 연산을 처리할 수 있다. 메인 프로세서(1800)는 범용 프로세서, 전용 프로세서, 또는 어플리케이션 프로세서(Application Processor)로 구현될 수 있고, 하나 이상의 프로세서 코어를 포함할 수 있다. 메인 프로세서(1800)는 임베디드 UFS 스토리지(1500) 및/또는 탈착형 UFS 카드(1510)와 데이터를 교환하는데 사용되는 레퍼런스 클럭을 임베디드 UFS 스토리지(1500) 및/또는 탈착형 UFS 카드(1510)로 전송할 수 있다. 메인 프로세서(1800)는 전자 장치(1000)를 유휴 모드로 진입시키기 위하여 임베디드 UFS 스토리지(1500) 및/또는 탈착형 UFS 카드(1510)에 유휴 모드 진입을 요청할 수 있으며, 요청에 대응하는 컨펌에 따라 전자 장치(1000)를 유휴 모드로 진입시킬 수 있다.
전력 관리기(1900)는 배터리 및/또는 외부 전원으로부터 수신되는 전력을 적절하게 변환할 수 있다. 전력 관리기(1900)는 변환된 전력을 전자 장치(1000)의 구성 요소들로 공급할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
10: 스토리지 시스템
100: 호스트 장치
200: 스토리지 장치

Claims (20)

  1. 스토리지 장치에 있어서:
    호스트 장치와 데이터를 교환하기 위한 인터페이스 회로; 그리고
    상기 인터페이스 회로에 전원을 공급하는 전원 관리 유닛을 포함하되,
    상기 인터페이스 회로는:
    상기 호스트 장치로부터 제 1 신호를 수신하는 제 1 입력 단자;
    상기 호스트 장치로부터 상기 제 1 신호와 상보적인 제 2 신호를 수신하는 제 2 입력 단자;
    상기 제 1 신호 및 상기 제 2 신호를 처리하는 수신 모듈;
    상기 제 1 신호 및 상기 제 2 신호의 레벨을 감지하는 스켈치 회로; 및
    상기 스토리지 장치를 동작시키는데 필요한 레퍼런스 클럭이 수신되는지 여부를 감지하는 레퍼런스 클럭 검출기를 포함하고,
    상기 전원 관리 유닛은 상기 레퍼런스 클럭 검출기의 검출 결과에 기반하여 상기 스켈치 회로에 선택적으로 전원을 공급하는 스토리지 장치.
  2. 제 1 항에 있어서,
    상기 레퍼런스 클럭 검출기는, 상기 스토리지 장치가 활성 모드에 있는 동안, 상기 레퍼런스 클럭의 수신이 중단되는지 여부를 감지하고, 상기 레퍼런스 클럭의 수신 중단에 대응하는 제 1 트리거 신호를 생성하는 스토리지 장치.
  3. 제 2 항에 있어서,
    상기 전원 관리 유닛은 상기 제 1 트리거 신호에 응답하여 상기 스켈치 회로에 공급되는 전원을 차단하는 스토리지 장치.
  4. 제 1 항에 있어서,
    상기 레퍼런스 클럭 검출기는, 상기 스토리지 장치가 유휴 모드에 있는 동안, 상기 레퍼런스 클럭의 수신이 재개되는지 여부를 감지하고, 상기 레퍼런스 클럭의 수신 재개에 대응하는 제 2 트리거 신호를 생성하는 스토리지 장치.
  5. 제 4 항에 있어서,
    상기 전원 관리 유닛은 상기 제 2 트리거 신호에 응답하여 상기 스켈치 회로에 전원을 공급하는 스토리지 장치.
  6. 제 1 항에 있어서,
    상기 인터페이스 회로는, 상기 수신 모듈, 상기 스켈치 회로, 및 상기 레퍼런스 클럭 검출기를 포함하는 M-PHY를 포함하는 UFS (universal flash storage) 인터커넥트 계층으로 구현되는 스토리지 장치.
  7. 제 1 항에 있어서,
    상기 레퍼런스 클럭 검출기는,
    상기 스토리지 장치가 활성 모드에 있는 동안, 상기 레퍼런스 클럭의 수신이 중단되는지 여부를 감지하고,
    상기 인터페이스 회로의 스톨(STALL) 상태 또는 슬립(SLEEP) 상태로부터 하이버네이트(HIBERN8) 상태로의 진입에 대응하는 제 1 트리거 신호를 생성하는 스토리지 장치.
  8. 제 1 항에 있어서,
    상기 레퍼런스 클럭 검출기는,
    상기 스토리지 장치가 유휴 모드에 있는 동안, 상기 레퍼런스 클럭의 수신이 중단되는지 여부를 감지하고,
    상기 인터페이스 회로의 하이버네이트(HIBERN8) 상태로부터 스톨(STALL) 상태 또는 슬립(SLEEP) 상태로의 진입에 대응하는 제 2 트리거 신호를 생성하는 스토리지 장치.
  9. 제 1 항에 있어서,
    상기 인터페이스 회로는 UFS(universal flash storage) 규약에 기반하여 상기 호스트 장치와 통신하는 스토리지 장치.
  10. 스토리지 시스템에 있어서:
    제 1 신호 및 상기 제 1 신호와 상보적인 제 2 신호를 전송하는 송신 채널을 포함하는 제 1 인터페이스 회로를 포함하는 호스트 장치; 그리고
    상기 제 1 신호 및 상기 제 2 신호를 수신하는 수신 채널, 상기 제 1 신호 및 상기 제 2 신호의 레벨을 감지하는 스켈치 회로, 및 상기 호스트 장치로부터 레퍼런스 클럭이 수신되는지 여부를 감지하는 레퍼런스 클럭 검출기를 포함하는 제 2 인터페이스 회로를 포함하는 스토리지 장치를 포함하되,
    상기 스토리지 장치는 상기 레퍼런스 클럭의 수신 여부에 기반하여 활성 모드와 유휴 모드 사이에서 상기 스토리지 장치의 동작 모드를 변경하는 스토리지 시스템.
  11. 제 10 항에 있어서,
    상기 스토리지 장치는 상기 제 2 인터페이스 회로에 전원을 공급하는 전원 관리 유닛을 더 포함하는 스토리지 시스템.
  12. 제 11 항에 있어서,
    상기 레퍼런스 클럭 검출기는, 상기 스토리지 장치가 활성 모드에 있는 동안, 상기 레퍼런스 클럭의 수신이 중단되는지 여부를 감지하고,
    상기 전원 관리 유닛은, 상기 레퍼런스 클럭의 수신이 중단되는 것에 응답하여, 상기 스켈치 회로에 공급되는 전원을 차단하는 스토리지 시스템.
  13. 제 12 항에 있어서,
    상기 스토리지 장치가 활성 모드에 있는 동안 상기 레퍼런스 클럭의 수신의 중단은, 상기 제 2 인터페이스 회로가 스톨(STALL) 상태 또는 슬립(SLEEP) 상태로부터 하이버네이트(HIBERN8) 상태로 진입하는 것에 대응하는 스토리지 시스템.
  14. 제 11 항에 있어서,
    상기 레퍼런스 클럭 검출기는, 상기 스토리지 장치가 유휴 모드에 있는 동안, 상기 레퍼런스 클럭의 수신이 재개되는지 여부를 감지하고,
    상기 전원 관리 유닛은, 상기 레퍼런스 클럭의 수신이 재개되는 것에 응답하여, 상기 스켈치 회로에 전원을 공급하는 스토리지 시스템.
  15. 제 14 항에 있어서,
    상기 스토리지 장치가 유휴 모드에 있는 동안 상기 레퍼런스 클럭의 수신의 재개는, 상기 제 2 인터페이스 회로가 하이버네이트(HIBERN8) 상태로부터 스톨(STALL) 상태 또는 슬립(SLEEP) 상태로 진입하는 것에 대응하는 스토리지 시스템.
  16. 제 11 항에 있어서,
    상기 제 1 인터페이스 회로 및 상기 제 2 인터페이스 회로의 각각은 M-PHY를 포함하는 UFS (universal flash storage) 인터커넥트 계층으로 구현되는 스토리지 시스템.
  17. 호스트 장치로부터 서로 상보적인 제 1 신호 및 제 2 신호를 수신하는 수신 채널 및 상기 제 1 신호 및 상기 제 2 신호의 레벨을 감지하는 스켈치 회로를 포함하는 인터페이스 회로를 포함하는 스토리지 장치의 동작 방법에 있어서:
    레퍼런스 클럭 검출기에 의해, 상기 호스트 장치로부터 상기 스토리지 장치를 동작시키는데 필요한 레퍼런스 클럭이 수신되는지 여부를 검출하는 단계; 그리고
    상기 검출 결과에 기반하여, 전원 관리 유닛에 의해, 상기 스켈치 회로에 선택적으로 전원을 제공하는 단계를 포함하는 스토리지 장치의 동작 방법.
  18. 제 17 항에 있어서,
    상기 레퍼런스 클럭의 수신의 중단이 검출되는 경우, 상기 선택적으로 전원을 공급하는 단계는:
    상기 스켈치 회로에 전원 공급을 차단하는 단계를 포함하는 방법.
  19. 제 17 항에 있어서,
    상기 레퍼런스 클럭의 수신의 재개가 검출되는 경우, 상기 선택적으로 전원을 공급하는 단계는:
    상기 스켈치 회로에 전원 공급을 재개하는 단계를 포함하는 방법.
  20. 제 17 항에 있어서,
    인터페이스 회로는 상기 수신 채널 및 상기 스켈치 회로를 포함하는 M-PHY를 포함하는 UFS (universal flash storage) 인터커넥트 계층으로 구현되는 방법.
KR1020200003793A 2020-01-10 2020-01-10 호스트 장치로부터의 레퍼런스 클럭에 기반하여 전력 상태를 변경하도록 구성되는 스토리지 장치 및 그 동작 방법 KR20210090774A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020200003793A KR20210090774A (ko) 2020-01-10 2020-01-10 호스트 장치로부터의 레퍼런스 클럭에 기반하여 전력 상태를 변경하도록 구성되는 스토리지 장치 및 그 동작 방법
US17/142,627 US11726677B2 (en) 2020-01-10 2021-01-06 Storage device configured to change power state based on reference clock from host device and method for operating the same
EP21150568.0A EP3848787B1 (en) 2020-01-10 2021-01-07 Storage device configured to change power state based on reference clock from host device
CN202110019267.5A CN113111024A (zh) 2020-01-10 2021-01-07 存储装置、存储***和及操作存储装置的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200003793A KR20210090774A (ko) 2020-01-10 2020-01-10 호스트 장치로부터의 레퍼런스 클럭에 기반하여 전력 상태를 변경하도록 구성되는 스토리지 장치 및 그 동작 방법

Publications (1)

Publication Number Publication Date
KR20210090774A true KR20210090774A (ko) 2021-07-21

Family

ID=76710202

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200003793A KR20210090774A (ko) 2020-01-10 2020-01-10 호스트 장치로부터의 레퍼런스 클럭에 기반하여 전력 상태를 변경하도록 구성되는 스토리지 장치 및 그 동작 방법

Country Status (3)

Country Link
US (1) US11726677B2 (ko)
KR (1) KR20210090774A (ko)
CN (1) CN113111024A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI806262B (zh) * 2021-11-29 2023-06-21 慧榮科技股份有限公司 橋接裝置與資料儲存系統

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100286099B1 (ko) 1998-05-29 2001-04-16 윤종용 클럭모니터회로및이를이용한동기식반도체메모리장치
JP2001014847A (ja) 1999-06-30 2001-01-19 Toshiba Corp クロック同期回路
US20040123027A1 (en) 2002-10-03 2004-06-24 Workman Michael Lee Systems and methods of multiple access paths to single ported storage devices
KR100839488B1 (ko) 2006-08-30 2008-06-19 삼성전자주식회사 기준 클럭이 불필요한 클럭 데이터 복원 회로
US8621128B2 (en) 2009-12-04 2013-12-31 St-Ericsson Sa Methods and systems for reliable link startup
KR101747797B1 (ko) 2011-01-26 2017-06-15 삼성전자주식회사 사타 인터페이스 및 그것의 전원 관리 방법
TWI498907B (zh) 2013-01-07 2015-09-01 Phison Electronics Corp 連接器的控制方法、連接器與記憶體儲存裝置
EP3049888A4 (en) * 2013-09-27 2017-06-21 Intel Corporation Techniques enabling low power states for a communications port
US9952791B2 (en) 2013-12-06 2018-04-24 Samsung Electronics Co., Ltd. Memory cards and interface circuits to communicate with memory cards
KR102108831B1 (ko) * 2014-01-22 2020-05-28 삼성전자주식회사 저전력을 위해 피지컬 레이어의 웨이크업 신호를 라우트할 수 있는 장치, 이의 동작 방법, 및 상기 장치를 포함하는 데이터 처리 시스템
KR102151178B1 (ko) 2014-05-19 2020-09-02 삼성전자 주식회사 직렬 통신 장치 및 그 방법
KR20180101760A (ko) * 2017-03-06 2018-09-14 에스케이하이닉스 주식회사 저장 장치, 데이터 처리 시스템 및 이의 동작 방법
KR102574330B1 (ko) * 2018-03-07 2023-09-01 삼성전자주식회사 반도체 회로 및 반도체 시스템

Also Published As

Publication number Publication date
CN113111024A (zh) 2021-07-13
US11726677B2 (en) 2023-08-15
US20210216223A1 (en) 2021-07-15

Similar Documents

Publication Publication Date Title
US11972136B2 (en) Memory system and method of operating the same
US11829601B2 (en) Extended utilization area for a memory device
KR102274038B1 (ko) 백업 기능을 갖는 메모리 모듈
US10649894B2 (en) Nonvolatile memory module and operation method thereof
KR102593379B1 (ko) 메모리 패키지, 그것을 포함하는 메모리 모듈, 및 그것의 동작 방법
KR102649322B1 (ko) 메모리 장치, 메모리 시스템, 및 메모리 장치의 동작 방법
KR102285462B1 (ko) 불휘발성 메모리 및 메모리 컨트롤러를 포함하는 메모리 시스템의 동작 방법
KR102094393B1 (ko) 불휘발성 메모리 시스템 및 그것의 동작 방법
KR102351660B1 (ko) 전력 관리 메커니즘을 갖는 솔리드 스테이트 메모리 시스템 및 그것의 동작 방법
US9640264B2 (en) Memory system responsive to flush command to store data in fast memory and method of operating memory system
US9575663B2 (en) Solid state drive and operation method thereof
KR20170036964A (ko) 불휘발성 메모리 시스템의 동작 방법
KR102321745B1 (ko) 동적 랜덤 액세스 메모리 장치, 그것의 동작 방법, 및 그것을 포함하는 메모리 모듈
KR20160122911A (ko) 스토리지 장치 및 스토리지 장치의 동작 방법
US20200293221A1 (en) Storage device and computing device including storage device
CN111399752B (zh) 不同类型存储单元的控制装置及方法
KR102653373B1 (ko) 컨트롤러 및 컨트롤러의 동작방법
KR20210004611A (ko) 메모리 인터페이스, 이를 포함하는 데이터 저장 장치 및 그 동작 방법
KR20210090774A (ko) 호스트 장치로부터의 레퍼런스 클럭에 기반하여 전력 상태를 변경하도록 구성되는 스토리지 장치 및 그 동작 방법
KR20160144564A (ko) 불휘발성 메모리 모듈 및 그것의 동작 방법
CN111462793B (zh) 数据存储***及其预充电策略设置方法
KR20190085644A (ko) 데이터 처리 시스템 및 그것의 동작 방법
KR20210055448A (ko) 데이터 저장 장치 및 그 동작 방법
KR102206320B1 (ko) 메모리 카드 및 메모리 카드와 통신하는 인터페이스 회로
KR20170007580A (ko) 불휘발성 메모리 모듈 및 그것의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination