CN114038437B - 移位寄存器单元、栅极驱动电路及显示装置 - Google Patents

移位寄存器单元、栅极驱动电路及显示装置 Download PDF

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Abstract

本公开提供一种移位寄存器单元、栅极驱动电路及显示装置。所述移位寄存器单元包括：输入电路，用于根据输入信号对上拉节点进行充电；第一下拉控制电路，用于根据第一电源电压信号控制第一下拉节点的电位；第一下拉电路，用于在上拉节点的电位的控制下，根据第一电平信号下拉第一下拉节点的电位；第一辅助控制电路，用于在第一下拉节点的电位的控制下，根据第一电平信号下拉上拉节点的电位；输出电路，用于在上拉节点的电位的控制下，根据时钟信号输出输出信号；漏电补充电路，用于在输出信号的控制下，通过第一辅助控制电路对上拉节点进行电流补充。本公开所述移位寄存器单元、栅极驱动电路及显示装置能够解决上拉节点漏电和不能保持的问题。

Description

移位寄存器单元、栅极驱动电路及显示装置
技术领域
本公开涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路及显示装置。
背景技术
GOA(Gate Drive ON Array，阵列基板上栅极驱动)技术，是一种将栅极驱动电路集成于阵列基板，从而取代栅极驱动芯片以降低功耗和成本的技术。
GOA电路中所用的薄膜晶体管其有源层材料可选用a-Si(非晶硅)、LTPS(低温多晶硅)、IGZO(Indium Gallium Zinc Oxide，氧化铟镓锌)等。大尺寸显示屏通常选用有源层材料为IGZO的薄膜晶体管作为GOA电路中的薄膜晶体管，但当显示器尺寸以及分辨率进一步增大时，需要选用具有更高迁移率的氧化物材料薄膜晶体管应用于GOA电路。
发明人发现，当选用高迁移率的氧化物材料薄膜晶体管应用于GOA电路时，薄膜晶体管易发生负偏波动，造成薄膜晶体管产生漏电流，而影响GOA电路的工作性能。
发明内容
有鉴于此，本公开的目的在于提出一种移位寄存器单元、栅极驱动电路及显示装置。
基于上述目的，本公开提供了一种移位寄存器单元，包括：
输入电路，用于根据输入信号对上拉节点进行充电；
第一下拉控制电路，用于根据第一电源电压信号控制第一下拉节点的电位；
第一下拉电路，用于在所述上拉节点的电位的控制下，根据第一电平信号下拉所述第一下拉节点的电位；
第一辅助控制电路，用于在所述第一下拉节点的电位的控制下，根据所述第一电平信号下拉所述上拉节点的电位；
输出电路，用于在所述上拉节点的电位的控制下，根据时钟信号输出输出信号；以及，
漏电补充电路，用于在所述输出信号的控制下，通过所述第一辅助控制电路对所述上拉节点进行电流补充。
可选的，所述第一辅助控制电路包括：
第一晶体管，其控制极与所述第一下拉节点连接，其第一极与所述上拉节点连接，其第二极与所述漏电补充电路连接；
第二晶体管，其控制极与所述第一下拉节点连接，其第一极与所述第一晶体管的第二极连接，其第二极用于接收所述第一电平信号。
可选的，所述漏电补充电路包括：
第三晶体管，其控制极和第一极用于接收所述输出信号，其第二极与所述第一晶体管的第二极连接。
可选的，所述输出信号包括第一输出信号；所述输入电路包括：
第四晶体管，其控制极与所述上拉节点连接，其第一极用于接收所述时钟信号，其第二极用于输出所述第一输出信号；
自举电容，其一端与所述上拉节点连接，另一端与所述第四晶体管的第二极连接。
可选的，所述输出信号包括第二输出信号；所述输出电路还包括：
第五晶体管，其控制极与所述上拉节点连接，其第一极用于接收所述时钟信号，其第二极用于输出所述第二输出信号；
其中，所述第四晶体管的第二极或所述第五晶体管的第二极，与所述第三晶体管的控制极和第一极连接。
可选的，还包括第一复位电路，所述第一复位电路包括：
第六晶体管，其控制极用于接收第一复位信号，其第一极与所述上拉节点连接，其第二极与所述第三晶体管的第二极连接；
第七晶体管，其控制极用于接收第一复位信号，其第一极与所述第六晶体管的第二极连接，其第二极用于接收所述第一电平信号。
可选的，还包括第二复位电路，所述第二复位电路包括：
第八晶体管，其控制极用于接收第二复位信号，其第一极与所述上拉节点连接，其第二极与所述第三晶体管的第二极连接；
第九晶体管，其控制极用于接收第二复位信号，其第一极与所述第八晶体管的第二极连接，其第二极用于接收所述第一电平信号。
可选的，还包括：
第二下拉控制电路，用于根据第二电源电压信号控制第二下拉节点的电位；
第二下拉电路，用于在所述上拉节点的电位的控制下，根据第一电平信号下拉所述第二下拉节点的电位；以及，
第二辅助控制电路，用于在所述第二下拉节点的电位的控制下，根据所述第一电平信号下拉所述上拉节点的电位。
可选的，所述第二辅助控制电路，包括：
第十晶体管，其控制极与所述第二下拉节点连接，其第一极与所述上拉节点连接，其第二极与所述漏电补充电路连接；
第十一晶体管，其控制极与所述第二下拉节点连接，其第一极与所述第十晶体管的第二极连接，其第二极用于接收所述第一电平信号。
本申请实施例还提供了一种栅极驱动电路，包括多个级联的所述的移位寄存器单元。
本申请实施例提供了一种显示装置，包括上述实施例中所述的栅极驱动电路。
从上面所述可以看出，本公开提供的移位寄存器单元、栅极驱动电路及显示装置，包括第一辅助控制电路和漏电补充电路，漏电补充电路在输出信号的控制下，通过第一辅助控制电路对上拉节点进行电流补充，从而减少第一辅助控制电路中各晶体管的漏电，进而改善上拉节点漏电及不能保持的现象。
附图说明
为了更清楚地说明本公开或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开实施例不同迁移率晶体管的电流差异示意图；
图2为一种移位寄存器单元的电路结构示意图；
图3为图2所示移位寄存器单元的时序控制示意图；
图4为本公开实施例高迁移率晶体管的波形异常示意图；
图5为本公开实施例高迁移率晶体管的波形异常第二示意图；
图6为本公开实施例所述移位寄存器单元的结构框图；
图7为本公开实施例所述移位寄存器单元的电路结构示意图；
图8为本公开实施例所述移位寄存器单元的另一结构框图；
图9为本公开实施例所述移位寄存器单元的另一电路结构示意图；
图10为本公开实施例所述移位寄存器单元的又一结构框图；
图11为本公开实施例所述移位寄存器单元的又一电路结构示意图；
图12为本公开实施例所述移位寄存器单元的再一电路结构示意图；
图13为本公开实施例所述移位寄存器单元的时序控制示意图；
图14为本公开实施例所述移位寄存器单元的波形示意图；
图15为本公开实施例所述移位寄存器单元的另一波形示意图；
图16为本公开实施例所述栅极驱动电路的结构框图；
图17为本公开实施例所述栅极驱动电路的输出波形示意图。
具体实施方式
为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。
需要说明的是，除非另外定义，本公开实施例使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
本申请实施例提供了一种显示装置，该显示装置可以为手机、电脑、电视、显示器、车载显示装置、触控一体机或会议大屏等需要进行内容显示的装置，显示装置包括液晶显示面板。
液晶显示面板包括阵列基板(Array)、彩膜基板(CF)以及液晶层(LC)，在阵列基板和彩膜基板对盒(Cell)后，液晶层填充于阵列基板和彩膜基板之间。液晶显示面板包括显示区(Active Aera，简称AA区)和非显示区，显示区为用于进行显示的区域，其中设置有阵列排布的多个像素单元；非显示区设置于显示区的周边区域。
阵列基板在显示区内设置有控制像素单元显示的像素电路，像素电路包括垂直交叉设置的多根栅线和多根数据线，还包括连接于栅线和数据线之间的薄膜晶体管，薄膜晶体管对应像素单元设置，因此该薄膜晶体管在本文中被称为像素晶体管，像素晶体管在输入第二导通电平时导通。位于同一行像素单元的像素晶体管连接同一根栅线，位于同一列像素单元的像素晶体管连接同一根数据线。
阵列基板在非显示区设置有与栅线相连的栅极驱动电路，以及与数据线连接的数据驱动电路。其中，栅极驱动电路包括多个级联的移位寄存器单元。在液晶显示面板的显示过程中，通过栅极驱动电路输出栅极扫描信号来逐行扫描访问像素阵列中的各像素单元；数据驱动电路可以将需要显示的显示数据转换成数据电压信号，在每一行栅线被扫描的同时，数据驱动电路通过各条数据线将数据电压信号写入该行的像素电路，以点亮该行像素单元，最终实现整个显示区的显示。
如背景技术所述，为进一步增大显示器尺寸以及分辨率，需要选用具有更高迁移率的氧化物材料薄膜晶体管应用于GOA电路。如图1所示，以迁移率(Mobility)为Mob＝30和Mob＝10的两个晶体管为例，当二者的阈值电压Vth相同，例如均为-1V时，晶体管栅源极之间的电压Vgs＝0，二者的电流Id相差100倍，这使得上拉节点PU即使在不放电的情况下，晶体管M8也会发生负偏移，从而导致上拉节点PU漏电或不能保持，使得上拉节点PU的电量不足，进一步导致输出信号output不足。
具体的，如图2、图3所示：在T1时段，Input输入高电平信号，晶体管M1打开，为上拉节点PU充电；晶体管M7(A、B)打开，下拉节点(PD1、PD2)放电；晶体管M6(A、B)打开，下拉节点(PD1、PD2)放电，下拉节点(PD1、PD2)的电位为电平信号端LVGL的电位-11V；晶体管M8(A、B)关闭，上拉节点PU停放电。
在T2时段，Input输入低电平信号，CLK输入高电平信号，晶体管M1关闭，上拉节点PU停止充电；晶体管M7(A、B)关闭，下拉节点(PD1、PD2)停止放电。晶体管M8(A、B)关闭，晶体管M8(A、B)的阈值电压Vth＝-1V，Vgs＝1V，上拉节点PU放电；晶体管M6(A、B)从打开到关闭，下拉节点(PD1、PD2)弱放电，下拉节点(PD1、PD2)的电位从-11V逐渐被拉至电平信号端VGL的电位；晶体管M3和M11打开，Gout和Out_C应输出高电平信号。
在上述过程中，对于晶体管M8来说，由于其Vgs＝PD-LVGL＝-11-(-11)＝0V，从而使得Vgs(0V)>Vth(-1)，从而使得晶体管M8漏电，导致上拉节点PU发生漏电以及电位不能保持的现象，如图4、图5所示。这会导致Gout和Out_C应输出的高电平信号的电位不足。
鉴于此，本公开实施例提供了一种移位寄存器单元、栅极驱动电路及显示装置，用于解决上拉节点漏电和不能保持的问题。
在本申请实施例中，栅极驱动电路采用GOA(Gate Driver on Array，阵列基板行驱动)设计，即将栅极驱动电路集成在显示面板的阵列基板上，替代由外接硅片制作的驱动芯片，可以省掉Gate IC(GateIntegrated Circuit，栅极驱动集成电路)部分以及扇出型(Fanout)布线空间，以简化阵列基板的结构。利用GOA技术集成在阵列基板上的栅极驱动电路也称为GOA电路。
栅极驱动电路包括级联的多级移位寄存器单元，当前级移位寄存器单元输出信号除了输出驱动本行像素单元的像素晶体管外，还输出至上一级移位寄存器单元(如果有的话)，作为上一级移位寄存器单元的复位信号；还输出至下一级移位寄存器单元(如果有的话)，作为下一级移位寄存器单元的输入信号。在整个栅极驱动电路中，第一级移位寄存器单元的输入信号是帧起始信号STV，而且不输出复位信号。最后一级移位寄存器单元连接一级冗余移位寄存器单元(Dummy GOA)，实现最后一级移位寄存器单元的复位。由此可以看出，级联的多级移位寄存器单元互相影响，产生移位脉冲信号，实现对像素阵列进行逐行扫描。
下文以栅极驱动电路中的第N级移位寄存器单元为例对移位寄存器单元进行说明，为了便于进行描述与说明，第N级移位寄存器单元为处于级联关系中间位置的移位寄存器单元，也就是说，第N级移位寄存器单元不是第一级移位寄存器单元或者最后一级移位寄存器单元；第N-1级和第N+1级移位寄存器单元均在栅极驱动电路中存在。
需要说明的是，本申请实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，薄膜晶体管可以是氧化物半导体晶体管。根据在电路中的作用，本申请实施例所采用的晶体管主要为开关晶体管。由于开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的，本文将源极和漏极中的一个称为第一极，将源极和漏极中的另一个称为第二极，将栅极称为控制极。
图6为本公开实施例提供的一种移位寄存器单元的结构框图。如图6所示，所述移位寄存器单元包括输入电路1、输出电路2、第一下拉控制电路3、第一下拉电路4、第一辅助控制电路5以及漏电补充电路6。
输入电路1分别与信号输入端Input以及上拉节点PU连接，其用于根据输入信号对上拉节点PU进行充电。
如图7所示，在一些实施例中，输入电路1包括第十二晶体管M1，第十二晶体管M1的控制极和第一极与信号输入端Input连接，用于接收输入信号；第十二晶体管M1的第二极与上拉节点PU连接，当信号输入端Input输入高电平信号时，第十二晶体管M1打开，通过第十二晶体管M1为上拉节点PU充电。
第一下拉控制电路3分别与第一电源电压输入端VDDA、第一下拉节点PD_A连接，其用于根据第一电源电压输入端VDDA输入的第一电源电压信号控制第一下拉节点PD_A的电位。
如图7所示，在一些实施例中，第一下拉控制电路3包括第十三晶体管M5A，第十三晶体管M5A的控制极和第一极与第一电源电压输入端VDDA连接，用于接收第一电源电压信号；第十三晶体管M5A的第二极与第一下拉节点PD_A连接。当第一电源电压信号为高电平信号时，第十三晶体管M5A打开，可向第一下拉节点PD_A充电，从而拉高第一下拉节点PD_A的电位。
第一下拉电路4分别与上拉节点PU、第一下拉节点PD_A以及第一电平信号端LVGL连接，其用于在所述上拉节点PU的电位的控制下，根据第一电平信号端LVGL输入的第一电平信号下拉所述第一下拉节点PD_A的电位。
如图7所示，在一些实施例中，第一下拉电路4包括第十四晶体管M6A，第十四晶体管M6A的控制极与上拉节点PU连接，第十四晶体管M6A的第一极与第一下拉节点PD_A连接，第十四晶体管M6A的第二极与第一电平信号端LVGL连接，当上拉节点PU处于高电位时，第十四晶体管M6A打开，可通过第一电平信号端LVGL输入的第一电平信号拉低第一下拉节点PD_A的电位。
第一辅助控制电路5分别与上拉节点PU、第一下拉节点PD_A以及第一电平信号端LVGL连接，其用于在所述第一下拉节点PD_A的电位的控制下，根据所述第一电平信号下拉所述上拉节点PU的电位。
如图7所示，在一些实施例中，第一辅助控制电路5包括第一晶体管M8A1和第二晶体管M8A2。其中，第一晶体管M8A1的控制极与所述第一下拉节点PD_A连接，第一晶体管M8A1的第一极与所述上拉节点PU连接，第一晶体管M8A1的第二极与所述漏电补充电路6连接。第二晶体管M8A2的控制极与所述第一下拉节点PD_A连接，第二晶体管M8A2的第一极与所述第一晶体管M8A1的第二极连接，第二晶体管M8A2的第二极与第一电平信号端LVGL连接，用于接收所述第一电平信号。当第一下拉节点PD_A处于高电位时，第一晶体管M8A1和第二晶体管M8A2打开，通过第一电平信号端LVGL输入的第一电平信号可拉低上拉节点PU的电位。同时，当漏电补充电路6输出高电平信号即PL节点处于高电位时，第一晶体管M8A1和第二晶体管M8A2的源漏极电压Vds减少，从而减少第一晶体管M8A1和第二晶体管M8A2的漏电，进而改善上拉节点PU漏电及不能保持的现象。
漏电补充电路6分别与第一辅助控制电路5和信号输出端Output连接，其用于在信号输出端Output输出的所述输出信号的控制下，通过所述第一辅助控制电路5对所述上拉节点PU进行电流补充。
如图7所示，在一些实施例中，漏电补充电路6包括第三晶体管M0，第三晶体管M0的控制极和第一极与信号输出端Output连接，用于接收信号输出端Output输出的所述输出信号，第三晶体管M0的第二极与所述第一晶体管M8A1的第二极以及第二晶体管M8A2的第一极连接。当信号输出端Output的输出信号为高电平信号时，第三晶体管M0打开，PL点处于高电压，可向所述第一晶体管M8A1的第二极以及第二晶体管M8A2之间充电，从而可以使得第一晶体管M8A1和第二晶体管M8A2的源漏极电压Vds减少，从而可以减少第一晶体管M8A1和第二晶体管M8A2的漏电，从而改善上拉节点PU漏电及不能保持的问题。
输出电路2分别与上拉节点PU、时钟信号输入端CLK以及信号输出端Output连接，其用于在所述上拉节点PU的电位的控制下，根据时钟信号输出输出信号。
如图7所示，在一些实施例中，所述输出信号包括第一输出信号，信号输出端Output包括第一信号输出端Gn，该第一信号输出端Gn用于输出作用于显示区中像素晶体管的栅极驱动信号Gout(n)。所述输入电路2包括第四晶体管M3和自举电容C。其中，第四晶体管M3的控制极与所述上拉节点PU连接；第四晶体管M3的第一极与时钟信号输入端CLK连接，用于接收时钟信号输入端CLK输入的所述时钟信号；第四晶体管M3的第二极与信号输出端Output连接，用于输出所述第一输出信号。当上拉节点PU处于高电位时，第四晶体管M3打开，第一信号输出端Gn输出时钟信号作为第一输出信号。自举电容C的一端与所述上拉节点PU连接，另一端与所述第四晶体管M3的第二极连接。
如图7所示，所述输出信号还包括第二输出信号，信号输出端Output还包括第二信号输出端OUT_C，第二信号输出端OUT_C用于输出作用于与本级(第N级)移位寄存器单元级联的移位寄存器单元的级联信号OUT_C(n)，此处级联信号OUT_C(n)可以为作用于上级(第N-m级，m＝1、2、3……)移位寄存器单元的复位信号，还可以为作用于下级(第N+m级，m＝1、2、3……)移位寄存器单元的输入信号。
所述输出电路还包括第五晶体管M11，第五晶体管M11的控制极与所述上拉节点PU连接；第五晶体管M11的第一极与时钟信号输入端CLK连接，用于接收所述时钟信号；第五晶体管M11的第二极与第二信号输出端OUT_C连接，用于输出所述第二输出信号。当上拉节点PU处于高电位时，第五晶体管M11打开，第二信号输出端OUT_C输出时钟信号作为第二输出信号。
本实施例中，输出至级联移位寄存器单元的级联信号OUT_C(n)，与输出至显示区的栅极驱动信号Gout(n)通过两个输出端输出，如此设计，相对于仅依靠一个输出端进行输出，降低了输出端的负载，避免了级联信号OUT_C(n)与栅极驱动信号Gout(n)之间的信号干扰，增加了栅极驱动信号Gout(n)和级联信号OUT_C(n)的稳定性。
在上述实施例中，如图7、图11所示，所述第四晶体管M3的第二极与所述第三晶体管M0的控制极和第一极连接；或者，如图12所示，所述第五晶体管M11的第二极与所述第三晶体管M0的控制极和第一极连接。即本实施例中，漏电补充电路6既可以在第一信号输出端Gn输出的第一输出信号的控制下拉高节点PL的电压，也可以在第二信号输出端OUT_C输出的第二输出信号的控制下拉高节点PL的电压，进而通过处于高电位的节点PL来减少第一晶体管M8A1和第二晶体管M8A2的源漏极电压Vds，减少第一晶体管M8A1和第二晶体管M8A2的漏电，从而改善上拉节点PU漏电及不能保持的问题。
在一些实施例中，如图6所示，所述移位寄存器单元还包括第一辅助下拉电路7，第一辅助下拉电路7分别与信号输入端Input、第一下拉节点PD_A及第一电平信号端LVGL连接。第一辅助下拉电路7用于在输入信号的控制下，根据第一电平信号下拉所述第一下拉节点PD_A的电位。
如图7所示，在一些实施例中，第一辅助下拉电路7包括第十五晶体管M7A，第十五晶体管M7A的控制极与信号输入端Input连接，用于接收输入信号；第十五晶体管M7A的第一极与第一下拉节点PD_A连接；第十五晶体管M7A的第二极与第一电平信号端LVGL连接，用于接收第一电平信号端LVGL输入的第一电平信号。当输入信号为高电平信号时，第十五晶体管M7A打开，通过第一电平信号拉低第一下拉节点PD_A的电位。
在一些实施例中，所述移位寄存器单元还包括第一输出下拉电路，第一输出下拉电路用于在第一下拉节点PD_A的电位的控制下，基于第一电平信号或第二电平信号拉低输出信号的电位。
如图6所示，在一些实施例中，第一输出下拉电路包括第十九晶体管M12A以及第二十一晶体管M13A。
第十九晶体管M12A的控制极与第一下拉节点PD_A连接，第十九晶体管M12A的第一极与第二信号输出端OUT_C连接，第十九晶体管M12A的第二极与第一电平信号端LVGL连接，用于接收第一电平信号端LVGL输入的第一电平信号。当第一下拉节点PD_A处于高电位时，第十九晶体管M12A打开，第二信号输出端OUT_C基于第一电平信号输出低电平信号，即第二输出信号为低电平信号。
第二十一晶体管M13A的控制极与第一下拉节点PD_A连接，第二十一晶体管M13A的第一极与第一信号输出端Gn连接，第二十一晶体管M13A的第二极与第二电平信号端VGL连接，用于接收第二电平信号端VGL输入的第二电平信号。在可能的实施方式中，第一电平信号和第二电平信号可以为同一电压信号，也就是说，第一电平信号端LVGL和第二电平信号端VGL为同一连接端。或者，第一电平信号和第二电平信号可以为不同电压信号，也就是说，第一电平信号端LVGL和第二电平信号端VGL为不同连接端。
在一些实施例中，如图8所示，所述移位寄存器单元还包括第一复位电路8，第一复位电路8分别与第一复位端Reset、上拉节点PU以及第一电平信号端LVGL连接，用于在第一复位端Reset输入的第一复位信号的控制下，根据第一电平信号端LVGL输入的第一电平信号下拉上拉节点PU的电位。
如图9所示，所述第一复位电路8包括第六晶体管M2A和第七晶体管M2B。其中，第六晶体管M2A的控制极与第一复位端Reset连接，用于接收第一复位端Reset输入的第一复位信号；第六晶体管M2A的第一极与所述上拉节点PU连接，第六晶体管M2A的第二极与所述第三晶体管M0的第二极连接。第七晶体管M2B的控制极与第一复位端Reset连接，用于接收第一复位端Reset输入的第一复位信号；第七晶体管M2B的第一极与所述第六晶体管M2A的第二极连接，第七晶体管M2B的第二极与第一电平信号端LVGL连接，用于接收第一电平信号端LVGL输入的所述第一电平信号。
当第一复位端Reset输入的第一复位信号为高电平信号时，第六晶体管M2A和第七晶体管M2B打开，通过第一电平信号端LVGL输入的第一电平信号为上拉节点PU放电。当第三晶体管M0输出高电平信号即PL节点处于高电位时，第六晶体管M2A和第七晶体管M2B的源漏极电压Vds减少，从而减少第六晶体管M2A和第七晶体管M2B的漏电，进一步改善上拉节点PU漏电及不能保持的现象。
在一些实施例中，如图8所示，所述移位寄存器单元还包括第二复位电路9，第二复位电路9分别与第二复位端T-RST、上拉节点PU以及第一电平信号端LVGL连接，用于在第一复位端Reset输入的第一复位信号的控制下，根据第一电平信号端LVGL输入的第一电平信号下拉上拉节点PU的电位。
如图9所示，所述第二复位电路9包括第八晶体管M15A和第九晶体管M15B。其中，第八晶体管M15A的控制极与第二复位端T-RST连接，用于接收第二复位端T-RST输入的第二复位信号；第八晶体管M15A的第一极与所述上拉节点PU连接，第八晶体管M15A的第二极与所述第三晶体管M0的第二极连接。第九晶体管M15B的控制极与第二复位端T-RST连接，用于接收第二复位端T-RST输入的第二复位信号；第九晶体管M15B的第一极与所述第八晶体管M15A的第二极连接，第九晶体管M15B的第二极与第一电平信号端LVGL连接，用于接收第一电平信号端LVGL输入的所述第一电平信号。
当第二复位端T-RST输入的第二复位信号为高电平信号时，第八晶体管M15A和第九晶体管M15B打开，通过第一电平信号端LVGL输入的第一电平信号为上拉节点PU放电。当第三晶体管M0输出高电平信号即PL节点处于高电位时，第八晶体管M15A和第九晶体管M15B的源漏极电压Vds减少，从而减少第八晶体管M15A和第九晶体管M15B的漏电，进一步改善上拉节点PU漏电及不能保持的现象。
在一些实施例中，如图10所示，所述移位寄存器单元还包括第二下拉控制电路10、第二下拉电路12以及第二辅助控制电路11。
第二下拉控制电路10分别与第二电源电压输入端VDDB、第二下拉节点PD_B连接，其用于根据第二电源电压输入端VDDB输入的第二电源电压信号控制第二下拉节点PD_B的电位。
如图11所示，在一些实施例中，第二下拉控制电路10包括第十六晶体管M5B，第十六晶体管M5B的控制极和第一极与第二电源电压输入端VDDB连接，用于接收第二电源电压信号；第十六晶体管M5B的第二极与第二下拉节点PD_B连接。当第二电源电压信号为高电平信号时，第十六晶体管M5B打开，可向第二下拉节点PD_B充电，从而拉高第二下拉节点PD_B的电位。
第二下拉电路12分别与上拉节点PU、第二下拉节点PD_B以及第一电平信号端LVGL连接，其用于在所述上拉节点PU的电位的控制下，根据第一电平信号端LVGL输入的第一电平信号下拉所述第二下拉节点PD_B的电位。
如图11所示，在一些实施例中，第二下拉电路12包括第十七晶体管M6B，第十七晶体管M6B的控制极与上拉节点PU连接，第十七晶体管M6B的第一极与第二下拉节点PD_B连接，第十七晶体管M6B的第二极与第一电平信号端LVGL连接，当上拉节点PU处于高电位时，第十七晶体管M6B打开，可通过第一电平信号端LVGL输入的第一电平信号拉低第二下拉节点PD_B的电位。
第二辅助控制电路11分别与上拉节点PU、第二下拉节点PD_B以及第一电平信号端LVGL连接，其用于在所述第二下拉节点PD_B的电位的控制下，根据所述第一电平信号下拉所述上拉节点PU的电位。
如图11所示，在一些实施例中，在一些实施例中，第二辅助控制电路11包括第十晶体管M8B1和第十一晶体管M8B2。其中，第十晶体管M8B1的控制极与所述第二下拉节点PD_B连接，第十晶体管M8B1的第一极与所述上拉节点PU连接，第十晶体管M8B1的第二极与所述漏电补充电路6连接，即第十晶体管M8B1的第二极与第三晶体管M0的第二极连接。第十一晶体管M8B2的控制极与所述第二下拉节点PD_B连接，第十一晶体管M8B2的第一极与所述第十晶体管M8B1的第二极连接，第十一晶体管M8B2的第二极与第一电平信号端LVGL连接，用于接收所述第一电平信号。当第二下拉节点PD_B处于高电位时，第十晶体管M8B1和第十一晶体管M8B2打开，通过第一电平信号端LVGL输入的第一电平信号可拉低上拉节点PU的电位。同时，当漏电补充电路6输出高电平信号即PL节点处于高电位时，第十晶体管M8B1和第十一晶体管M8B2的源漏极电压Vds减少，从而减少第十晶体管M8B1和第十一晶体管M8B2的漏电，进而改善上拉节点PU漏电及不能保持的现象。
在一些实施例中，如图10所示，所述移位寄存器单元还包括第二辅助下拉电路13，第二辅助下拉电路13分别与信号输入端Input、第二下拉节点PD_B及第一电平信号端LVGL连接。第二辅助下拉电路13用于在输入信号的控制下，根据第一电平信号下拉所述第二下拉节点PD_B的电位。
如图11所示，在一些实施例中，第二辅助下拉电路13包括第十八晶体管M7B，第十八晶体管M7B的控制极与信号输入端Input连接，用于接收输入信号；第十八晶体管M7B的第一极与第二下拉节点PD_B连接；第十八晶体管M7B的第二极与第一电平信号端LVGL连接，用于接收第一电平信号端LVGL输入的第一电平信号。当输入信号为高电平信号时，第十八晶体管M7B打开，通过第一电平信号拉低第二下拉节点PD_B的电位。
在一些实施例中，所述移位寄存器单元还包括第二输出下拉电路，第二输出下拉电路用于在第二下拉节点PD_B的电位的控制下，基于第一电平信号或第二电平信号拉低输出信号的电位。
如图11所示，在一些实施例中，第二输出下拉电路包括第二十晶体管M12B以及第二十二晶体管M13B。
第二十晶体管M12B的控制极与第二下拉节点PD_B连接，第二十晶体管M12B的第一极与第二信号输出端OUT_C连接，第二十晶体管M12B的第二极与第一电平信号端LVGL连接，用于接收第一电平信号端LVGL输入的第一电平信号。当第二下拉节点PD_B处于高电位时，第二十晶体管M12B打开，第二信号输出端OUT_C基于第一电平信号输出低电平信号，即第二输出信号为低电平信号。
第二十二晶体管M13B的控制极与第二下拉节点PD_B连接，第二十二晶体管M13B的第一极与第一信号输出端Gn连接，第二十二晶体管M13B的第二极与第二电平信号端VGL连接，用于接收第二电平信号端VGL输入的第二电平信号。在可能的实施方式中，第一电平信号和第二电平信号可以为同一电压信号，也就是说，第一电平信号端LVGL和第二电平信号端VGL为同一连接端。
在一些实施例中，所述移位寄存器单元还包括第三复位电路，第三复位电路分别与第三复位端、第一信号输出端Gn及第二电平信号端VGL连接，用于在第三复位端输入的第三复位信号的控制下，根据第一电平信号端LVGL输入的第一电平信号下拉第一输出信号的电位。在可能的实施方式中，第一复位信号和第三复位信号可以为同一电压信号，也就是说，第一复位端Reset和第三复位端为同一连接端。或者，第一复位信号和第三复位信号可以为不同电压信号，也就是说，第一复位端Reset和第三复位端为不同连接端。
如图11所示，第三复位电路包括第二十三晶体管M4，第二十三晶体管M4的控制极与第三复位端连接，用于接收第三复位端输入的第三复位信号；第二十三晶体管M4的第一极与第一信号输出端Gn连接，第二十三晶体管M4的第二极与第二电平信号端VGL连接。
当第三复位端输入的第三复位信号为高电平信号时，第二十三晶体管M4打开，基于第二电平信号端VGL输入的第二电平信号输出低电平信号。
另外需要说明的是，按照晶体管的特性可以将晶体管分为N型和P型，P型晶体管在栅极为低电平时导通，在栅极为高电平时截止；N型晶体管在栅极为高电平时导通，在栅极为低电平时截止。
本文中晶体管以N型晶体管为例进行描述，也就是说，上述实施例中的第一晶体管M8A1、第二晶体管M8A2、第三晶体管M0、第四晶体管M3、第五晶体管M11、第六晶体管M2A、第七晶体管M2B、第八晶体管M15A、第九晶体管M15B、第十晶体管M8B1、第十一晶体管M8B2、十二晶体管M1、第十三晶体管M5A、第十四晶体管M6A、第十五晶体管M7A、第十六晶体管M5B、第十七晶体管M6B、第十八晶体管M7B、第十九晶体管M12A、第二十晶体管M12B、第二十一晶体管M13A、第二十二晶体管M13B和第二十三晶体管M4均为N型晶体管，为本实施例中便于实施的一种优选方案，其不会对本发明的技术方案产生限制。本领域技术人员应该知晓的是，简单的对各晶体管的类型(N型或P型)进行改变，以及对各电源端和控制信号线输出电压的正负极性进行改变，以实现与本实施例中对各晶体管执行相同的导通或截止操作的技术方案，其均属于本申请保护范围。具体情况，此处不再一一举例说明。
图13为图11所示移位寄存器单元的时序控制示意图。
在图13所示的时序控制示意图中，在第一时段T1：
信号输入端Input输入的输入信号为高电平信号；
此时，第十二晶体管M1打开，通过第十二晶体管M1为上拉节点PU充电，上拉节点PU处于高电位；第十五晶体管M7A打开，第一下拉节点PD_A放电；第十四晶体管M6A打开，第一下拉节点PD_A放电，第一下拉节点PD_A、的电位被拉低至第一电平信号端LVGL的第一电平信号的电位(例如-11V)；
第一晶体管M8A1、第二晶体管M8A2关闭，上拉节点PU停止放电。
在第二时段T2：
信号输入端Input输入的输入信号为低电平信号，时钟信号输入端CLK输入的时钟信号为高电平信号；
此时，第十二晶体管M1关闭，上拉节点PU停止充电，基于自举电容C的自举作用，上拉节点PU被进一步拉高；第十五晶体管M7A关闭，第一下拉节点PD_A停止放电；第十四晶体管M6A打开，第一下拉节点PD_A放电，第一下拉节点PD_A的电位被拉低至第一电平信号端LVGL的第一电平信号的电位；
第四晶体管M3、第五晶体管M11打开，第一信号输出端Gn和第二信号输出端OUT_C基于时钟信号输出高电平信号；
第三晶体管M0打开，节点PL电位被拉高，因此第一晶体管M8A1、第二晶体管M8A2的Vds减少，从而可以减少第一晶体管M8A1、第二晶体管M8A2的漏电，改善第一晶体管M8A1、第二晶体管M8A2负偏移现象，进一步改善上拉节点PU漏电及不能保持的问题。
在第三时段T3：
信号输入端Input输入的输入信号为低电平信号，时钟信号输入端CLK输入的时钟信号为低电平信号，第一复位端Reset输入的第一复位信号为低电平信号；
第十四晶体管M6A打开，第一下拉节点PD_A放电，第一下拉节点PD_A、被拉低至第一电平信号端LVGL的第一电平信号的电位；第一晶体管M8A1、第二晶体管M8A2关闭，上拉节点PU停止放电；
第四晶体管M3、第五晶体管M11打开，第一信号输出端Gn和第二信号输出端OUT_C基于时钟信号输出低电平信号；第三晶体管M0关闭。
在第四时段T4：
信号输入端Input输入的输入信号为低电平信号，时钟信号输入端CLK输入的时钟信号为低电平信号，第一复位端Reset输入的第一复位信号为低电平信号，第三复位端输入的第三复位信号为低电平信号；
第六晶体管M2A、第七晶体管M2B打开，通过第六晶体管M2A、第七晶体管M2B对上拉节点PU放电，上拉节点PU的电位被拉低至第一电平信号端LVGL的电位(例如，-11V)；第十四晶体管M6A关闭，第一下拉节点PD_A、停止放电；第一晶体管M8A1、第二晶体管M8A2打开，上拉节点PU放电；
第二十三晶体管M4打开，第一信号输出端Gn放电，第一信号输出端Gn输出第二电平信号端VGL的电位；第十九晶体管M12A、第二十一晶体管M13A打开，对第一信号输出端Gn和第二信号输出端OUT_C放电。
图14所示为本公开实施例所述18T1C结构的移位寄存器单元的上拉节点PU电位及输出信号波形图。L1表示Vth＝-2V的波形图，L2表示Vth＝-1.5V的波形图，L3表示Vth＝0V的波形图。根据改图可以看出，当Vth大于-1.5V时，上拉节点PU信号输出端的输出波形已经得到很大改善。
图15所示为本公开实施例所述23T1C结构的移位寄存器单元的上拉节点PU电位及输出信号波形图。其中，Vth＝-3.5V，可以看出，当Vth大于-3.5V时，上拉节点PU以及信号输出端的输出波形已经得到很大改善。
基于同样的发明思路，本公开还提出了一种栅极驱动电路。该栅极驱动电路包括多个级联的如上述任一项实施例所述的移位寄存器单元。其中，该栅极驱动电路第N级移位寄存器单元的信号输入端与第(N-k)级移位寄存器单元的信号输出端连接，第N级移位寄存器单元的帧复位模块与第(N+k)级移位寄存器单元的信号输出端连接其中，N是大于k的整数，k是大于等于1且小于N的整数。
如图16、图17所示，为本说明书实施例所述栅极驱动电路的一个具体实施方式。本实施例中，k＝4。即第N级移位寄存器单元的信号输入端与第(N-4)级移位寄存器单元的信号输出端连接，第N级移位寄存器单元的帧复位模块与第N+4级移位寄存器单元的信号输出端连接。
所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本公开的范围(包括权利要求)被限于这些例子；在本公开的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，步骤可以以任意顺序实现，并存在如上所述的本公开实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。
另外，为简化说明和讨论，并且为了不会使本公开实施例难以理解，在所提供的附图中可以示出或可以不示出与集成电路(IC)芯片和其它部件的公知的电源/接地连接。此外，可以以框图的形式示出装置，以便避免使本公开实施例难以理解，并且这也考虑了以下事实，即关于这些框图装置的实施方式的细节是高度取决于将要实施本公开实施例的平台的(即，这些细节应当完全处于本领域技术人员的理解范围内)。在阐述了具体细节(例如，电路)以描述本公开的示例性实施例的情况下，对本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下或者这些具体细节有变化的情况下实施本公开实施例。因此，这些描述应被认为是说明性的而不是限制性的。
尽管已经结合了本公开的具体实施例对本公开进行了描述，但是根据前面的描述，这些实施例的很多替换、修改和变型对本领域普通技术人员来说将是显而易见的。例如，其它存储器架构(例如，动态RAM(DRAM))可以使用所讨论的实施例。
本公开实施例旨在涵盖落入所附权利要求的宽泛范围之内的所有这样的替换、修改和变型。因此，凡在本公开实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (10)

1.一种移位寄存器单元，其特征在于，包括：
输入电路，用于根据输入信号对上拉节点进行充电；
第一下拉控制电路，用于根据第一电源电压信号控制第一下拉节点的电位；
第一下拉电路，用于在所述上拉节点的电位的控制下，根据第一电平信号下拉所述第一下拉节点的电位；
第一辅助控制电路，用于在所述第一下拉节点的电位的控制下，根据所述第一电平信号下拉所述上拉节点的电位；
输出电路，用于在所述上拉节点的电位的控制下，根据时钟信号输出输出信号；以及，
漏电补充电路，用于在所述输出信号的控制下，通过所述第一辅助控制电路对所述上拉节点进行电流补充；
所述第一辅助控制电路包括：
第一晶体管，其控制极与所述第一下拉节点连接，其第一极与所述上拉节点连接，其第二极与所述漏电补充电路连接；
第二晶体管，其控制极与所述第一下拉节点连接，其第一极与所述第一晶体管的第二极连接，其第二极用于接收所述第一电平信号。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述漏电补充电路包括：
第三晶体管，其控制极和第一极用于接收所述输出信号，其第二极与所述第一晶体管的第二极连接。
3.根据权利要求2所述的移位寄存器单元，其特征在于，所述输出信号包括第一输出信号；所述输出电路包括：
第四晶体管，其控制极与所述上拉节点连接，其第一极用于接收所述时钟信号，其第二极用于输出所述第一输出信号；
自举电容，其一端与所述上拉节点连接，另一端与所述第四晶体管的第二极连接。
4.根据权利要求3所述的移位寄存器单元，其特征在于，所述输出信号包括第二输出信号；所述输出电路还包括：
第五晶体管，其控制极与所述上拉节点连接，其第一极用于接收所述时钟信号，其第二极用于输出所述第二输出信号；
其中，所述第四晶体管的第二极或所述第五晶体管的第二极，与所述第三晶体管的控制极和第一极连接。
5.根据权利要求2所述的移位寄存器单元，其特征在于，还包括第一复位电路，所述第一复位电路包括：
第六晶体管，其控制极用于接收第一复位信号，其第一极与所述上拉节点连接，其第二极与所述第三晶体管的第二极连接；
第七晶体管，其控制极用于接收第一复位信号，其第一极与所述第六晶体管的第二极连接，其第二极用于接收所述第一电平信号。
6.根据权利要求2所述的移位寄存器单元，其特征在于，还包括第二复位电路，所述第二复位电路包括：
第八晶体管，其控制极用于接收第二复位信号，其第一极与所述上拉节点连接，其第二极与所述第三晶体管的第二极连接；
第九晶体管，其控制极用于接收第二复位信号，其第一极与所述第八晶体管的第二极连接，其第二极用于接收所述第一电平信号。
7.根据权利要求2所述的移位寄存器单元，其特征在于，还包括：
第二下拉控制电路，用于根据第二电源电压信号控制第二下拉节点的电位；
第二下拉电路，用于在所述上拉节点的电位的控制下，根据第一电平信号下拉所述第二下拉节点的电位；以及，
第二辅助控制电路，用于在所述第二下拉节点的电位的控制下，根据所述第一电平信号下拉所述上拉节点的电位。
8.根据权利要求7所述的移位寄存器单元，其特征在于，所述第二辅助控制电路，包括：
第十晶体管，其控制极与所述第二下拉节点连接，其第一极与所述上拉节点连接，其第二极与所述漏电补充电路连接；
第十一晶体管，其控制极与所述第二下拉节点连接，其第一极与所述第十晶体管的第二极连接，其第二极用于接收所述第一电平信号。
9.一种栅极驱动电路，其特征在于，包括多个级联的权利要求1-8中任一项所述的移位寄存器单元。
10.一种显示装置，其特征在于，包括权利要求9所述的栅极驱动电路。
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