CN110459155B - 一种显示面板及其检测方法 - Google Patents

Abstract

一种显示面板及其检测方法，其中，显示面板包括栅极驱动电路以及多个第一测试信号线；栅极驱动电路包括多个级联的移位寄存器，每个移位寄存器包括：控制子电路；控制子电路，与第一信号输入端、第一电源端、第二电源端以及上拉节点连接，用于向上拉节点提供第一信号输入端的信号，以及在第一电源端和第二电源端的控制下，维持上拉节点的电位；上拉节点与一个第一测试信号线连接。本申请实施例通过检测第一测试信号线的输出信号波形，确定移位寄存器的控制子电路是否存在异常。

Description

一种显示面板及其检测方法

技术领域

本文涉及但不限于显示技术领域，尤指一种显示面板及其检测方法。

背景技术

目前，显示面板的趋势是窄边框的面板设计及品质。然而，经发明人研究发现，相关技术中的显示面板中的栅极驱动电路包含不同宽长比(W/L)的薄膜晶体管(TFT，ThinFilm Transistor)结构，且结构复杂，任何一个TFT的异常均会对面板内部造成亮度不均Mura、甚至部分区域无法显示的后果。因此，如何提高对显示面板中的栅极驱动电路的异常部分的检出率是亟待解决的技术问题。

发明内容

本申请提供了一种显示面板及其检测方法，可以提升对显示面板中的栅极驱动电路的异常部分的检出率。

一方面，本申请提供了一种显示面板，包括：栅极驱动电路、多个第一测试信号线；所述栅极驱动电路包括多个级联的移位寄存器，每个移位寄存器包括：控制子电路；其中，所述控制子电路，与第一信号输入端、第一电源端、第二电源端以及上拉节点连接，用于向上拉节点提供所述第一信号输入端的信号，以及在所述第一电源端和第二电源端的控制下，维持所述上拉节点的电位；所述上拉节点与一个第一测试信号线连接，以在检测阶段，通过检测所述第一测试信号线的输出信号波形来确定所述控制子电路是否存在异常。

另一方面，本申请提供一种显示面板的检测方法，用于检测如上所述的显示面板；所述检测方法，包括：在检测阶段，向每一级移位寄存器中的第一信号输入端、第一电源端以及第二电源端提供第一测试信号；通过检测所述第一测试信号线的输出信号波形，确定所述显示面板的移位寄存器的控制子电路是否存在异常。

本申请提供的显示面板包括栅极驱动电路以及多个第一测试信号线，在检测阶段，向每一级移位寄存器中的第一信号输入端、第一电源端以及第二电源端提供第一测试信号，使得级联的移位寄存器变为短路结构，通过检测第一测试信号线的输出信号波形来确定移位寄存器的控制子电路是否存在异常。如此一来，在不影响显示面板的正常功能的基础上，可以支持单独对栅极驱动电路进行区域检测，从而可以有效检出显示面板中的栅极驱动电路的异常部分，以提升对显示面板中的栅极驱动电路的异常部分的检出率。

在一示例性实施例中，显示面板还可以包括多个第二测试信号线，在检测阶段，针对任一级移位寄存器，向该移位寄存器的第一时钟信号端或第三电源端提供测试信号，可以通过检测第二测试信号线的输出信号波形，来确定移位寄存器的输出子电路或输出端下拉子电路是否存在异常。如此一来，在不影响显示面板的正常功能的基础上，可以进一步支持对栅极驱动电路进行区域检测，以有效提升对显示面板中的栅极驱动电路中的异常部分的检出率。

本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书、权利要求书以及附图中所描述的方案来实现和获得。

附图说明

附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。附图中各部件的形状和大小不反映真实比例，目的只是示意说明本申请内容。

图1为本申请实施例提供的显示面板中的移位寄存器的一种结构示意图；

图2为本申请实施例提供的显示面板中的移位寄存器的另一种结构示意图；

图3为本申请实施例提供的移位寄存器的等效电路图；

图4为本申请实施例提供的显示面板的局部剖面示意图；

图5为本申请实施例提供的显示面板的俯视图；

图6为本申请实施例中检测阶段的工作时序的示例图。

具体实施方式

本申请描述了多个实施例，但是该描述是示例性的，而不是限制性的，并且对于本领域的普通技术人员来说显而易见的是，在本申请所描述的实施例包含的范围内可以有更多的实施例和实现方案。尽管在附图中示出了许多可能的特征组合，并在具体实施方式中进行了讨论，但是所公开的特征的许多其它组合方式也是可能的。除非特意加以限制的情况以外，任何实施例的任何特征或元件可以与任何其它实施例中的任何其他特征或元件结合使用，或可以替代任何其它实施例中的任何其他特征或元件。

本申请包括并设想了与本领域普通技术人员已知的特征和元件的组合。本申请已经公开的实施例、特征和元件也可以与任何常规特征或元件组合，以形成由权利要求限定的独特的发明方案。任何实施例的任何特征或元件也可以与来自其它发明方案的特征或元件组合，以形成另一个由权利要求限定的独特的发明方案。因此，应当理解，在本申请中示出和/或讨论的任何特征可以单独地或以任何适当的组合来实现。因此，除了根据所附权利要求及其等同替换所做的限制以外，实施例不受其它限制。此外，可以在所附权利要求的保护范围内进行各种修改和改变。

此外，在描述具有代表性的实施例时，说明书可能已经将方法和/或过程呈现为特定的步骤序列。然而，在该方法或过程不依赖于本文所述步骤的特定顺序的程度上，该方法或过程不应限于所述的特定顺序的步骤。如本领域普通技术人员将理解的，其它的步骤顺序也是可能的。因此，说明书中阐述的步骤的特定顺序不应被解释为对权利要求的限制。此外，针对该方法和/或过程的权利要求不应限于按照所写顺序执行它们的步骤，本领域技术人员可以容易地理解，这些顺序可以变化，并且仍然保持在本申请实施例的精神和范围内。

除非另外定义，本申请实施例公开使用的技术术语或者科学术语应当为本申请所属领域内具有一般技能的人士所理解的通常意义。本申请实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。

本领域技术人员可以理解，本申请所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。示例性地，本申请实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本申请实施例中，为区分晶体管除栅极之外的两极，将其中一个电极称为第一极，另一电极称为第二极，第一极可以为源极或者漏极，第二极可以为漏极或源极，另外，将晶体管的栅极称为控制极。

为了有效检出显示面板中的栅极驱动电路的异常部分，以提升对显示面板中的栅极驱动电路的异常部分的检出率，本申请实施例提供一种显示面板及其检测方法。在本实施例中，在不影响显示面板的正常功能的基础上，从栅极驱动电路引出多个第一测试信号线，支持对每一级移位寄存器中的控制子电路进行异常检测；还可以从栅极驱动电路引出多个第二测试信号线，支持对每一级移位寄存器中的输出子电路或者输出端下拉子电路进行异常检测，从而支持对栅极驱动电路进行区域检测。而且，针对本申请实施例提供的显示面板，在检测阶段，可以针对不同的检测区域提供不同的测试波形，以实现栅极驱动电路的区域检测，从而提升对栅极驱动电路的异常部分的检出率。

本申请实施例提供一种显示面板，包括：栅极驱动电路以及多个第一测试信号线；其中，栅极驱动电路包括多个级联的移位寄存器。每个移位寄存器引出一个第一测试信号线，用于通过第一测试信号线检测对应的移位寄存器的控制子电路是否存在异常。

图1为本申请实施例提供的显示面板中的移位寄存器的一种示例性结构示意图。如图1所示，每个移位寄存器包括：控制子电路、输出子电路以及输出端下拉子电路。

其中，控制子电路，与第一信号输入端INPUT1、第一电源端VGH、第二电源端VGL1以及上拉节点PU连接，用于向上拉节点PU提供第一信号输入端INPUT1的信号，以及在第一电源端VGH和第二电源端VGL1的控制下，维持上拉节点PU的电位。

其中，输出子电路，与第一时钟信号端CLK1、信号输出端OUT以及上拉节点PU连接，用于在上拉节点PU的控制下，向信号输出端OUT提供第一时钟信号端CLK1的信号。

其中，输出端下拉子电路，与复位信号端RESET、第三电源端VGL2以及信号输出端OUT连接，用于在复位信号端RESET的控制下，向信号输出端OUT提供第三电源端VGL2的信号。

其中，第一测试信号线TEST1可以从上拉节点PU引出，以便支持在后续检测阶段可以通过第一测试信号线的输出信号波形来检测移位寄存器的控制子电路是否存在异常。

图2为本申请实施例提供的显示面板中的移位寄存器的另一种示例性结构示意图。如图2所示，每个移位寄存器包括：输入子电路、控制子电路、第一输出子电路、第二输出子电路以及输出端下拉子电路。

其中，输入子电路，与第三时钟信号端CLKE、第二信号输入端INPUT2以及上拉节点PU连接，用于在第三时钟信号端CLKE的控制下，向上拉节点PU提供第二信号输入端INPUT2的信号。本示例提供的显示面板可以应用于制备OLED电视(TV)；其中，第二信号输入端INPUT2可以连接感应(sense)单元的输出端，感应单元用于支持进行外部补偿。其中，移位寄存器中的感应单元为显示面板内部进行补偿过程中，感应单元打开，第一信号输出端OUT1和第二信号输出端OUT2输出信号。

其中，上拉节点PU与第一信号输入端INPUT1连接。第N级移位寄存器的第一信号输入端INPUT1与第N-X级移位寄存器的级联信号输出端CR<N-X>连接，其中，X大于或等于1。本申请对于X的取值并不限定。其中，第一级至第X级移位寄存器的第一信号输入端INPUT1与初始信号端STV连接；比如，X为1，则第一级移位寄存器的第一信号输入端INPUT1与初始信号端STV连接；X为2，则第一级和第二级移位寄存器的第一信号输入端INPUT1与初始信号端STV连接。

其中，控制子电路包括：反相子电路、稳压子电路、下传子电路以及输入端下拉子电路。

其中，稳压子电路，与第二电源端VGL1、上拉节点PU以及反相子电路的输出端连接；反相子电路的输入端与上拉节点PU连接，反相子电路用于以上拉节点PU的电位作为输入信号并输出信号以控制稳压子电路使得上拉节点PU的电位稳定。

其中，下传子电路，与上拉节点PU、第二时钟信号端CLK2以及级联信号输出端CR连接，用于在上拉节点PU的控制下，向级联信号输出端CR提供第二时钟信号端CLK2的信号。

其中，输入端下拉子电路，与复位信号端RESET、第二电源端VGL1以及上拉节点PU连接，用于在复位信号端RESET的控制下，向上拉节点PU提供第二电源端VGL1的信号。其中，第N级移位寄存器的复位信号端RESET与第N+Y级移位寄存器的级联信号输出端CR<N+Y>连接，其中，Y大于或等于1。本申请对于Y的取值并不限定。输入端下拉子电路用于在复位阶段将上拉节点PU拉低，以降低噪声。

其中，第一输出子电路，与第一子时钟信号端CLK11、上拉节点PU以及第一信号输出端OUT1连接，用于在上拉节点PU的控制下，向第一信号输出端OUT1提供第一子时钟信号端CLK11的信号。

其中，第二输出子电路，与第二子时钟信号端CLK12、上拉节点PU以及第二信号输出端OUT2连接，用于在上拉节点PU的控制下，向第二信号输出端OUT2提供第二子时钟信号端CLK12的信号。

其中，输出端下拉子电路，与复位信号端RESET、第三电源端VGL2、第一信号输出端OUT1、第二信号输出端OUT2连接，用于在复位信号端RESET的控制下，向第一信号输出端OUT1和第二信号输出端OUT2提供第三电源端VGL2的信号。输出端下拉子电路用于在复位阶段将信号输出端拉低。

图3为本申请实施例提供的移位寄存器的等效电路图。如图3所示，输出子电路包括第一输出子电路以及第二输出子电路。第一输出子电路包括：第一晶体管M1和第一电容C1；第一晶体管M1的控制极与上拉节点PU连接，第一晶体管M1的第一极与第一子时钟信号端CLK11连接，第一晶体管M1的第二极与第一信号输出端OUT1连接；第一电容C1的第一电极与第一晶体管M1的控制极连接，第一电容C1的第二电极与第一信号输出端OUT1连接。

如图3所示，第二输出子电路包括：第二晶体管M2和第二电容C2；第二晶体管M2的控制极与上拉节点PU连接，第二晶体管M2的第一极与第二子时钟信号端CLK12连接，第二晶体管M2的第二极与第二信号输出端OUT2连接；第二电容C2的第一电极与第二晶体管M2的控制极连接，第二电容C2的第二电极与第二信号输出端OUT2连接。

如图3所示，输入子电路包括第三晶体管M3，第三晶体管M3的控制极与第三时钟信号端CLKE连接，第三晶体管M3的第一极与第二信号输入端INPUT2连接，第三晶体管M3的第二极与上拉节点PU连接。

如图3所示，输入端下拉子电路包括第四晶体管M4，第四晶体管M4的控制极与复位信号端RESET连接，第四晶体管M4的第一极与上拉节点PU连接，第四晶体管M4的第二极与第二电源端VGL1连接。

如图3所示，反相子电路包括：第五晶体管M5以及第六晶体管M6；第五晶体管M5的控制极和第一极与第一电源端VGH连接，第五晶体管M5的第二极与第六晶体管M6的第一极连接，第六晶体管M6的控制极与上拉节点PU连接，第六晶体管M6的第二极与第二电源端VGL1连接。反相子电路的输出端PD连接第五晶体管M5的第二极和第六晶体管M6的第一极。

如图3所示，稳压子电路包括：第七晶体管M7，第七晶体管M7的控制极连接反相子电路的输出端PD，第七晶体管M7的第一极连接上拉节点PU，第七晶体管M7的第二极连接第二电源端VGL1。

其中，当上拉节点PU的电位为高电位，且第一电源端VGH为低电位，则反相子电路的输出端PD的电位为低电位，使得第七晶体管M7关闭，从而使得上拉节点PU的电位维持在高电位；当上拉节点PU的电位为低电位，且第一电源端VGH为高电位，则反相子电路的输出端PD的电位为高电位，使得第七晶体管M7打开，从而使得第二电源端VGL1(低电位)输入至上拉节点PU，维持上拉节点PU的电位为低电位。

如图3所示，下传子电路包括第八晶体管M8，第八晶体管M8的控制极与上拉节点PU连接，第八晶体管M8的第一极与第二时钟信号端CLK2连接，第八晶体管M8的第二极与级联信号输出端CR连接。第N级移位寄存器的下传子电路可以给第N+X级移位寄存器的反相子电路提供输入信号，还可以给第N-Y级移位寄存器的下拉子电路提供复位信号。

如图3所示，下拉子电路包括第九晶体管M9和第十晶体管M10；第九晶体管M9的控制极与复位信号端RESET连接，第九晶体管M9的第一极与第一信号输出端OUT1连接，第九晶体管M9的第二极与第三电源端VGL2连接；第十晶体管M10的控制极与复位信号端RESET连接，第十晶体管M10的第一极与第二信号输出端OUT2连接，第十晶体管M10的第二极与第三电源端VGL2连接。

在本实施例中，图3中具体示出了输入子电路、控制子电路、输出子电路以及输出端下拉子电路的示例性结构。本领域技术人员容易理解是，输入子电路、控制子电路、输出子电路以及输出下拉子电路的实现方式不限于此，只要能够实现其功能即可。

如图3所示，第一测试信号线TEST1可以从第一电容C1的第一电极(即第一晶体管M1的控制极)引出，以便支持在后续检测阶段可以通过第一测试信号线的输出信号波形来检测对应的移位寄存器的控制子电路是否存在异常。第二测试信号线与信号输出端一一对应，如图3所示，第二测试信号线TEST21可以从第一信号输出端OUT1引出，第二测试信号线TEST22可以从第二信号输出端OUT2引出。然而，本申请对此并不限定。比如，在其他实现方式中，第一测试信号线可以从第二电容C2的第一电极(第二晶体管M2的控制极)引出。

本实施例提供的显示面板，在不影响正常功能的基础上，从栅极驱动电路的每个移位寄存器引出第一测试信号线以及第二测试信号线，用于支持对栅极驱动电路进行分区域检测。

如图4所示，本实施例提供的显示面板还包括：基底以及依次设置在基底上的遮光层SHILELD、缓冲层BUFFER、栅极层GATE、层间绝缘层ILD、源漏电极层SD以及钝化层PVX；其中，第一测试信号线和第二测试信号线同层设置，且设置在钝化层PVX远离基底的一侧。

本实施例中，每个电容的第一电极与栅极层GATE同层设置，每个电容的第一电极均与上拉节点PU连接，层间绝缘层ILD和钝化层PVX上设置有第一贯通孔，第一测试信号线通过第一贯通孔与第一电容C1的第一电极或第二电容C2的第一电极连接。

如图4所示，每个电容的第二电极可以与遮光层SHIELD同层设置。以第一电容C1为例进行说明，由于第一电容C1的第二电极连接第一晶体管M1的源极或漏极，因此，与遮光层SHIELD同层设置的第二电极可以连接至源漏电极层SD，以实现与第一晶体管M1的源极或漏极连接。

本实施例中，第一测试信号线和第二测试信号线的制作材料可以为透明导电材料，比如氧化铟锡ITO。比如，在钝化层PVX远离基底的一侧沉积透明导电薄膜，通过构图工艺对透明导电薄膜进行构图，形成第一测试信号线和第二测试信号线的图案(如图4所示的ITO层)。

图5为本实施例提供的显示面板的俯视图。以第一测试信号线与第一电容C1的第一电极连接为例进行说明。如图4和图5所示，第一电容C1的第一电极与栅极层12同层设置，在层间绝缘层和钝化层设置第一贯通孔20，使得形成在钝化层外侧的第一测试信号线(对应ITO层16)通过第一贯通孔20与第一电容C1的第一电极连接。其中，14表示源漏电极层SD。

在本实施例中，显示面板上还包括：设置在基底上的栅线。以与第一信号输出端OUT1连接的第二测试信号线TEST21为例进行说明。为了实现对显示电路的驱动，第一信号输出端OUT1与显示电路的栅线连接，以给显示电路提供驱动信号。为了便于后续检测，第二测试信号线TEST21与第一测试信号线TEST1同层设置，而且，可以在钝化层PVX上设置第二贯通孔，第二测试信号线TEST21可以通过第二贯通孔与连接栅线的第一信号输出端OUT1连接。其中，移位寄存器的第一信号输出端OUT1连接第一晶体管M1的源极或漏极，第二测试信号线TEST21通过第二贯通孔连接设置在源漏极层SD且与栅线连接的第一晶体管M1的源极或漏极，即可实现第二测试信号线TEST21与栅线连接。同理，第二测试信号线TEST22可以通过钝化层PVX上设置的第二贯通孔与连接栅线的第二信号输出端OUT2连接。

需要说明的是，相较于相关技术，本实施例中的显示面板的制备工艺除新增引出和设置第一测试信号线和第二测试信号线外，其余制备方式与相关技术相同。而且，打孔工艺也可参照相关技术，故于此不再赘述。

基于本实施例图1提供的显示面板中的栅极驱动电路，本实施例提供的显示面板的检测方法，可以包括：在检测阶段，向每一级移位寄存器中的第一信号输入端INPUT1、第一电源端VGH、第二电源端VGL1提供第一测试信号；通过检测第一测试信号线TEST1的输出信号波形，确定移位寄存器的控制子电路是否存在异常。

在一示例性实施方式中，针对任一级移位寄存器，当检测到从该级移位寄存器引出的第一测试信号线TEST1的输出信号波形等于第一测试信号的波形，则确定该移位寄存器的控制子电路正常，其中，第一测试信号为高电位信号。本实施例中，通过向每一级移位寄存器中的第一信号输入端INPUT1、第一电源端VGH、第二电源端VGL1提供持续的高电位信号，使得移位寄存器的级联结构变为短路(Shorting)结构，此时，理论上在上拉节点PU会存在高电位，通过检测从上拉节点PU引出的第一测试信号线TEST1的输出信号波形是否保持在高电位，来确定控制子电路内的晶体管是否存在异常。

基于本实施例图2提供的显示面板中的栅极驱动电路，本实施例提供的显示面板的检测方法，包括：

在检测阶段，向每一级移位寄存器的第三时钟信号端CLKE提供持续的低电位信号，向第一信号输入端INPUT1、第一电源端VGH、第二电源端VGL1提供第一测试信号(比如，持续的高电位信号)；通过检测第一测试信号线TEST1的输出信号波形，确定移位寄存器的控制子电路是否存在异常。

其中，在检测控制子电路阶段，可以关闭时钟控制端CLK11、CLK12以及第三电源端VGL2；或者，向时钟控制端CLK11、CLK12以及第三电源端VGL2提供持续的低电位信号。

在本实施例中，在检测每一级移位寄存器的控制子电路时，通过给第三时钟信号端CLKE提供持续的低电位信号，避免第二信号输入端INPUT2对检测过程产生影响。通过给第一信号输入端INPUT1、第一电源端VGH、第二电源端VGL1提供持续的高电位信号，使得移位寄存器的级联结构变为短路(Shorting)结构，此时，理论上在上拉节点PU会存在高电位，通过检测从上拉节点PU引出的第一测试信号线的输出信号波形是否保持在高电位，来确定控制子电路内的晶体管是否存在异常。

其中，在控制子电路内的晶体管均正常的情况下，第一测试信号线TEST1的输出信号波形等于第一测试信号的波形(维持在高电位)；当检测到某一级移位寄存器引出的第一测试信号TEST1的输出信号波形未维持在高电位，则说明该移位寄存器的控制子电路内的晶体管存在异常，从而可以确定故障区域，以便于进一步处理。

在一示例性实施方式中，由于第一级至第X级移位寄存器的第一信号输入端INPUT1与初始信号端STV连接，因此，向初始信号端STV提供第一测试信号(持续的高电位信号)；由于第N级移位寄存器的第一信号输入端INPUT1与第N-X级移位寄存器的级联信号输出端CR<N-X>连接，因此，可以向第N-X级移位寄存器的第二时钟信号端CLK2提供第一测试信号(持续的高电位信号)。其中，在上拉节点PU为高电位时，第N-X级移位寄存器的级联信号输出端CR<N-X>持续提供第一测试信号(高电位信号)，使得第N级移位寄存器的第一信号输入端INPUT1持续接收到第一测试信号(高电位信号)。

基于本实施例图2提供的显示面板中的栅极驱动电路，本实施例提供的显示面板的检测方法，还可以包括：

针对任一级移位寄存器，在检测阶段，同时向所述移位寄存器的第一子时钟信号端CLK11和第二子时钟信号端CLK12提供第二测试信号，向第三电源端提供持续的低电位信号，通过检测第二测试信号线TEST21和TEST22的输出信号波形，确定所述移位寄存器的输出子电路是否存在异常；

同时向所述移位寄存器的第一子时钟信号端CLK11和第二子时钟信号端CLK12提供持续的低电位信号，向第三电源端提供第三测试信号，通过检测第二测试信号线TEST21和TEST22的输出信号波形，确定所述移位寄存器的输出端下拉子电路是否存在异常。

图6为本申请实施例中检测阶段的工作时序的示例图。在本实施例中，在上拉节点PU维持高电位时，可以对任一级移位寄存器的输出子电路和输出端下拉子电路进行检测。针对任一级移位寄存器，在检测到该级移位寄存器的控制子电路正常的情况下，继续维持上拉节点PU在高电位，并向第一子时钟信号端CLK11和第二子时钟信号端CLK12同时提供第二测试信号(比如，脉冲信号)，向第三电源端VGL2提供持续的低电位信号，比如，如图6所示的T1阶段。然后，通过检测第二测试信号线TEST21的输出信号波形，来确定第一输出子电路内的晶体管是否存在异常，通过检测第二测试信号线TEST22的输出信号波形，来确定第二输出子电路内的晶体管是否存在异常。当检测到第二测试信号线TEST21的输出信号波形与第二测试信号的波形匹配，则确定第一输出子电路内的晶体管正常，反之，则认为第一输出子电路内的晶体管存在异常。当检测到第二测试信号线TEST22的输出信号波形与第二测试信号的波形匹配，则确定第二输出子电路内的晶体管正常，反之，则认为第一输出子电路内的晶体管存在异常。如图6所示，该级移位寄存器的第一输出子电路和第二输出子电路处于正常状态。

在本实施例中，针对任一级移位寄存器，在检测到该级移位寄存器的控制子电路正常的情况下，继续维持上拉节点PU在高电位，并给第一子时钟信号端CLK11和第二子时钟信号端CLK12同时持续提供低电位信号，给第三电源端VGL2提供第二测试信号(比如，脉冲信号)，比如，如图6所示的T2阶段。然后，通过检测第二测试信号线TEST21、TEST22的输出信号波形，来确定输出端下拉子电路内的晶体管是否存在异常。当检测到第二测试信号线TEST21、TEST22的输出信号波形与第二测试信号的波形匹配，则确定输出端下拉子电路内的晶体管正常，反之，则认为输出端下拉子电路内的晶体管存在异常。如图6所示，该级移位寄存器的输出端下拉子电路处于正常状态。

在一示例性实施方式中，针对任一级移位寄存器，在检测到该级移位寄存器的控制子电路存在异常的情况下，无法维持上拉节点PU在高电位，此时，可以通过第一测试信号线TEST1向上拉节点PU提供第一测试信号(持续的高电位信号)，以支持进行该级移位寄存器的输出子电路或输出端下拉子电路的检测。

在一示例性实施方式中，针对任一级移位寄存器，当该级移位寄存器的输出子电路仅包括一个信号输出端时，可以从该信号输出端引出一个第二测试信号线，通过该第二测试信号线检测该级移位寄存器的输出子电路和输出端下拉子电路是否存在异常。其中，针对任一级移位寄存器，在检测阶段，向该级移位寄存器的第一时钟信号端提供第二测试信号，向第三电源端提供持续的低电位信号，通过检测与该级移位寄存器的信号输出端连接的第二测试信号线的输出信号波形，确定该移位寄存器的输出子电路是否存在异常；针对任一级移位寄存器，在检测阶段，向该级移位寄存器的第一时钟信号端提供持续的低电位信号，向第三电源端提供第三测试信号，通过检测该第二测试信号线的输出信号波形，确定该移位寄存器的输出端下拉子电路是否存在异常。其中，通过第二测试信号线进行检测的具体过程同上所述，故于此不再赘述。

本申请实施例提供的显示面板的检测方法，通过提供不同的测试信号波形，实现对栅极驱动电路进行分区域检测，从而有效提升对栅极驱动电路的异常部分的检出率。

虽然本申请所揭露的实施方式如上，但所述的内容仅为便于理解本申请而采用的实施方式，并非用以限定本申请。任何本申请所属领域内的技术人员，在不脱离本申请所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本申请的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (9)

1.一种显示面板，其特征在于，包括：栅极驱动电路、多个第一测试信号线；所述栅极驱动电路包括多个级联的移位寄存器，每个移位寄存器包括：控制子电路；

其中，所述控制子电路，与第一信号输入端、第一电源端、第二电源端以及上拉节点连接，用于向上拉节点提供所述第一信号输入端的信号，以及在所述第一电源端和第二电源端的控制下，维持所述上拉节点的电位；

所述上拉节点与一个第一测试信号线连接，以在检测阶段，通过检测所述第一测试信号线的输出信号波形来确定所述控制子电路是否存在异常；

所述显示面板还包括：多个第二测试信号线；

所述移位寄存器还包括：输出子电路和输出端下拉子电路；

所述输出子电路，与第一时钟信号端、信号输出端以及上拉节点连接，用于在所述上拉节点的控制下，向所述信号输出端提供第一时钟信号端的信号；

所述输出端下拉子电路，与复位信号端、第三电源端以及信号输出端连接，用于在复位信号端的控制下，向所述信号输出端提供第三电源端的信号；

所述信号输出端与第二测试信号线连接，以在检测阶段，通过检测所述第二测试信号线的输出信号波形来确定所述输出子电路或者所述输出端下拉子电路是否存在异常；

所述第一时钟信号端包括：第一子时钟信号端以及第二子时钟信号端；所述信号输出端包括：第一信号输出端以及第二信号输出端；所述第一信号输出端和第二信号输出端与第二测试信号线一一对应连接；所述输出子电路包括：第一输出子电路和第二输出子电路；

所述第一输出子电路包括：第一晶体管和第一电容；所述第一晶体管的控制极与所述上拉节点连接，所述第一晶体管的第一极与第一子时钟信号端连接，所述第一晶体管的第二极与第一信号输出端连接；所述第一电容的第一电极与所述第一晶体管的控制极连接，所述第一电容的第二电极与所述第一信号输出端连接；

所述第二输出子电路包括：第二晶体管和第二电容；所述第二晶体管的控制极与所述上拉节点连接，所述第二晶体管的第一极与第二子时钟信号端连接，所述第二晶体管的第二极与第二信号输出端连接；所述第二电容的第一电极与所述第二晶体管的控制极连接，所述第二电容的第二电极与所述第二信号输出端连接。

2.根据权利要求1所述的显示面板，其特征在于，所述显示面板还包括：基底以及设置在基底上的栅极层、层间绝缘层、源漏电极层和钝化层，所述第一测试信号线设置在钝化层远离基底的一侧；

每个电容的第一电极与栅极层同层设置，每个电容的第一电极均与上拉节点连接，所述层间绝缘层和所述钝化层上设置有第一贯通孔，所述第一测试信号线通过所述第一贯通孔与第一电容的第一电极或第二电容的第一电极连接。

3.根据权利要求2所述的显示面板，其特征在于，所述第二测试信号线与所述第一测试信号线同层设置；

所述显示面板还包括：设置在基底上的栅线；所述钝化层上还设置有第二贯通孔，所述第二测试信号线通过所述第二贯通孔与连接所述栅线的第一信号输出端或第二信号输出端连接。

4.一种显示面板的检测方法，其特征在于，用于检测如权利要求1至3中任一项所述的显示面板；

所述检测方法，包括：

在检测阶段，向每一级移位寄存器中的第一信号输入端、第一电源端以及第二电源端提供第一测试信号；

通过检测所述第一测试信号线的输出信号波形，确定所述显示面板的移位寄存器的控制子电路是否存在异常。

5.根据权利要求4所述的检测方法，其特征在于，所述通过检测所述第一测试信号线的输出信号波形，确定所述显示面板的移位寄存器的控制子电路是否存在异常，包括：

当检测到所述第一测试信号线的输出信号波形等于第一测试信号的波形，则确定所述移位寄存器的控制子电路正常，所述第一测试信号为高电位信号。

6.根据权利要求4所述的检测方法，其特征在于，所述向每一级移位寄存器中的第一信号输入端提供第一测试信号，包括：

向第一级至第X级移位寄存器的第一信号输入端提供第一测试信号；

向第N-X级移位寄存器的第二时钟信号端提供第一测试信号，以使第N级移位寄存器的第一信号输入端接收到第N-X级移位寄存器的下传子电路的级联信号输出端提供的第一测试信号，其中，X大于或等于1。

7.根据权利要求4所述的方法，其特征在于，所述检测方法还包括以下至少之一：

针对任一级移位寄存器，在检测阶段，向所述移位寄存器的第一时钟信号端提供第二测试信号，向第三电源端提供持续的低电位信号，通过检测所述第二测试信号线的输出信号波形，确定所述移位寄存器的输出子电路是否存在异常；

针对任一级移位寄存器，在检测阶段，向所述移位寄存器的第一时钟信号端提供持续的低电位信号，向第三电源端提供第三测试信号，通过检测所述第二测试信号线的输出信号波形，确定所述移位寄存器的输出端下拉子电路是否存在异常。

8.根据权利要求7所述的方法，其特征在于，所述通过检测所述第二测试信号线的输出信号波形，确定所述移位寄存器的输出子电路是否存在异常，包括：当检测到所述移位寄存器对应的第二测试信号线的输出信号波形与所述第二测试信号的波形匹配，则确定所述移位寄存器的输出子电路正常；

所述通过检测所述第二测试信号线的输出信号波形，确定所述移位寄存器的输出端下拉子电路是否存在异常，包括：当检测到所述移位寄存器对应的第二测试信号线的输出信号波形与所述第三测试信号的波形匹配，则确定所述移位寄存器的输出端下拉子电路正常。

9.根据权利要求7所述的方法，其特征在于，当所述第一时钟信号端包括：第一子时钟信号端以及第二子时钟信号端，所述信号输出端包括：第一信号输出端以及第二信号输出端，所述第一信号输出端和第二信号输出端与第二测试信号线一一对应连接；

所述针对任一级移位寄存器，在检测阶段，向所述移位寄存器的第一时钟信号端提供第二测试信号，向第三电源端提供持续的低电位信号，通过检测所述第二测试信号线的输出信号波形，确定所述移位寄存器的输出子电路是否存在异常，包括：

针对任一级移位寄存器，在检测阶段，当所述移位寄存器的上拉节点维持在高电位时，同时向所述第一子时钟信号端以及第二子时钟信号端提供第二测试信号，向第三电源端提供持续的低电位信号，通过检测与第一信号输出端连接的第二测试信号线的输出信号波形，确定所述移位寄存器的第一输出子电路是否存在异常，通过检测与第二信号输出端连接的第二测试信号线的输出信号波形，确定所述移位寄存器的第二输出子电路是否存在异常。

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