CN105096904A - 栅极驱动电路、显示装置和驱动方法 - Google Patents

栅极驱动电路、显示装置和驱动方法 Download PDF

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Abstract

本发明涉及一种栅极驱动单元电路，其包括输入单元、输出单元、上拉节点控制单元、下拉节点控制单元和下拉单元。输入单元用于将第一输入信号端的电压传输至第一节点。上拉节点控制单元用于将第一电压端或第二电压端的电压传输至上拉节点。输出单元用于将第一控制信号端的电压传输至输出信号端。下拉节点控制单元用于将第一电压端或者第二电压端的电压传输至下拉节点。下拉单元用于将第二电压端的电压传输至输出信号端。本发明还涉及栅极驱动电路、显示装置和栅极驱动单元电路的驱动方法。

Description

栅极驱动电路、显示装置和驱动方法
技术领域
本发明涉及显示技术领域，尤其涉及一种栅极驱动电路其驱动方法，以及包含该栅极驱动电路的显示装置。
背景技术
近些年来液晶显示器的发展呈现出了高集成度，低成本的发展趋势。其中一项非常重要的技术就是阵列基板行驱动（GateDriveronArray，GOA）技术的量产化实现。GOA技术是直接将栅极驱动电路形成在阵列基板上，来代替由外部晶片制作的驱动晶片的一种技术。应用GOA技术可简化制作过程、降低产品成本、提高显示面板的集成度、并使得面板更加薄型化。这种利用GOA技术集成在阵列基板上的电路也称为GOA电路。
移位寄存器电路（即，栅极驱动电路）通常包括若干个移位寄存器单元电路（即，栅极驱动单元电路）。如图1所示，在现有技术中的移位寄存器单元电路中，通常将上拉节点PU和下拉节点PD设计为互为反相器，因此在上拉节点PU进行充电时，在下拉节点PD上一般会有直流通过，从而会造成直流损耗。此外，该移位寄存器单元电路的稳定性较差。如果形成电路的薄膜晶体管（TFT）的特性，特别是阈值电压，变动达到一定程度，移位寄存器单元电路则不能正常工作。例如，如图1所示，如果TFTM10的阈值电压向负方向发生漂移，则上拉节点PU通过TFTM10的漏电会增加，因此会出现上拉节点PU不能被正常充电的问题，因而下拉节点PD的电位也不能被上拉节点PU拉低，从而导致不能正常输出。
发明内容
针对现有技术中的上述技术问题，提出本发明构思。根据本发明构思的栅极驱动电路，可使功耗降低并提高电路的稳定性，此外还可以减小构成栅极驱动电路的薄膜晶体管的尺寸，并使电路简化。
根据本发明的一个方面，提供了一种栅极驱动单元电路，包括输入单元、输出单元、上拉节点控制单元、下拉节点控制单元和下拉单元。输入单元通过第一节点连接至上拉节点控制单元和下拉节点控制单元，上拉节点控制单元通过上拉节点连接至输出单元，下拉节点控制单元通过下拉节点连接至上拉节点控制单元和下拉单元。所述输入单元连接至第一输入信号端、第一控制端和第一节点，用于在第一控制端输入的信号的控制下，将第一输入信号端的电压传输至第一节点。所述上拉节点控制单元连接至第一节点、上拉节点、下拉节点、第一电压端和第二电压端，用于在第一节点和下拉节点的控制下，将第一电压端或者第二电压端的电压传输至上拉节点。所述输出单元连接至上拉节点、第一控制信号端和输出信号端，用于在上拉节点的控制下，将第一控制信号端的电压传输至输出信号端。所述下拉节点控制单元连接至第一节点、下拉节点、第一电压端、第二电压端、第二控制信号端和输出信号端，用于在第二控制信号端输入的信号、第一节点和输出信号端输出的信号的控制下，将第一电压端或者第二电压端的电压传输至下拉节点。所述下拉单元连接至下拉节点、输出信号端和第二电压端，用于在下拉节点的控制下，将第二电压端的电压传输至输出信号端。
根据本发明的实施例，当上拉节点控制单元在第一节点的控制下，将第一电压端的电压传输至上拉节点时，第二控制信号端输入的信号使得下拉节点控制单元控制下拉节点的电位与第一电压端的电压无关。
根据本发明的实施例，第一控制信号端输入的信号为第一控制信号，第二控制信号端输入的信号为第二控制信号。第一控制信号和第二控制信号可以具有相同的周期和占空比，并且相位差为180度，在一个周期中，第一控制信号和第二控制信号的占空比均为25%。
根据本发明的实施例，所述输入单元还连接至第二输入信号端和第二控制端，并且用于在所述第一控制端输入的信号的控制下，将第一输入信号端的电压传输至所述第一节点，或者用于在所述第二控制端输入的信号的控制下，将第二输入信号端的电压传输至所述第一节点。
根据本发明的实施例，所述输入单元包括第一晶体管，第一输入信号端输入的信号施加至第一晶体管的漏极，所述第一控制端输入的信号施加至所述第一晶体管的栅极，并且所述第一晶体管的源极连接至所述第一节点。
根据本发明的实施例，所述输入单元可以包括第一晶体管和第二晶体管，第一输入信号端输入的信号施加至第一晶体管的漏极，第一控制端输入的信号施加至第一晶体管的栅极，第二输入信号端输入的信号施加至第二晶体管的漏极，第二控制端输入的信号施加至第二晶体管的栅极，并且第一晶体管的源极和第二晶体管的源极共同连接至第一节点。
根据本发明的实施例，所述上拉节点控制单元可以包括第七晶体管和第十晶体管，第一节点连接至第七晶体管的栅极，下拉节点连接至第十晶体管的栅极，第一电压端的电压施加至第七晶体管的漏极，第二电压端的电压施加至第十晶体管的源极，并且第七晶体管的源极和第十晶体管的漏极共同连接至上拉节点。
根据本发明的实施例，所述下拉节点控制单元可以包括第五晶体管、第六晶体管和第八晶体管，第一节点连接至第六晶体管的栅极，输出信号端输出的信号施加至第八晶体管的栅极，第二控制信号端输入的信号施加至第五晶体管的栅极，第一电压端的电压施加至第五晶体管的漏极，第二电压端的电压施加至第六晶体管的源极和第八晶体管的源极，并且第五晶体管的源极、第六晶体管的漏极和第八晶体管的漏极共同连接至下拉节点。
根据本发明的实施例，所述下拉节点控制单元还包括第九晶体管，第二控制信号端输入的信号通过第九晶体管施加至第五晶体管的栅极，第二控制信号端输入的信号施加至第九晶体管的源极，第九晶体管的漏极连接至第五晶体管的栅极，第一电压端的电压施加至第九晶体管的栅极。
根据本发明的实施例，所述输出单元可以包括第三晶体管和第一电容器，上拉节点连接至第三晶体管的栅极和第一电容器的第一极，第一控制信号端输入的信号施加至第三晶体管的漏极，并且第三晶体管的源极和第一电容器的第二极共同连接至输出信号端。
根据本发明的实施例，所述下拉单元可以包括第十一晶体管和第二电容器，下拉节点连接至第十一晶体管的栅极和第二电容器的第一极，第十一晶体管的漏极连接至输出信号端，并且第二电压端的电压施加至第十一晶体管的源极和第二电容器的第二极。
根据本发明的实施例，施加至所述第一电压端和第二电压端中的一个的电压为高电位，同时施加至所述第一电压端和第二电压端中的另一个的电压为低电位。
根据本发明的另一个方面，提供了一种栅极驱动电路，包括多个级联的根据本发明的栅极驱动单元电路。上一级栅极驱动单元电路的输出信号端连接下一级栅极驱动单元电路的第一输入信号端。
根据本发明的实施例，分别将第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号中的两者施加至各个栅极驱动单元电路的第一控制信号端和第二控制信号端。第一时钟信号至第四时钟信号具有相同的周期和占空比。在一个周期中，第一控制信号至第四控制信号的占空比均为25%。第二时钟信号与第一时钟信号的相位差为90度，第三时钟信号与第二时钟信号的相位差为90度，并且第四时钟信号与第三时钟信号的相位差为90度。第一时钟信号和第三时钟信号为第一控制信号组，第二时钟信号和第四时钟信号为第二控制信号组，第一控制信号组控制奇数级的栅极驱动单元电路，第二控制信号组控制偶数级的栅极驱动单元电路。
根据本发明的实施例，所述多个栅极驱动单元电路中的每一个的输入单元还连接至第二输入信号端和第二控制端，并且用于在第一控制端输入的信号的控制下，将第一输入信号端的电压传输至第一节点，或者用于在第二控制端输入的信号的控制下，将第二输入信号端的电压传输至第一节点。下一级栅极驱动单元电路的输出信号端连接上一级栅极驱动单元电路的第二输入信号端。
根据本发明的另一个方面，提供了一种显示装置，包括根据本发明的栅极驱动电路。
根据本发明的另一个方面，提供了一种对根据本发明的栅极驱动单元电路进行驱动的方法，包括输入阶段、输出阶段、第一复位阶段和第二复位阶段。在输入阶段，施加至第一输入信号端的信号和施加至第一控制端的信号使得上拉节点控制单元在第一节点的控制下，将第一电压端的电压传输至上拉节点，并且使得下拉节点控制单元在第一节点的控制下，将第二电压端的电压传输至下拉节点并且施加至第二控制信号端的信号使得下拉节点控制单元不将第一电压端的电压传输至下拉节点。
根据本发明的实施例，在输出阶段，施加至第一控制信号端的信号使得下拉节点控制单元在输出信号端输出的信号的控制下，将第二电压端的电压传输至下拉节点。
根据本发明的实施例，在第一复位阶段，施加至第二控制信号端的信号使得下拉节点控制单元不将第一电压端的电压传输至下拉节点，并且施加至第一输入信号端的信号使得输出信号端被复位。
根据本发明的实施例，在第二复位阶段，施加至第二控制信号端的信号使得下拉节点控制单元将第一电压端的电压传输至下拉节点，进而使得下拉单元在下拉节点的控制下，将第二电压端的电压传输至输出信号端，以对输出信号端进行复位，并且使得上拉节点控制单元在下拉节点的控制下，将第二电压端的电压传输至上拉节点，以对上拉节点进行复位。
根据本发明的实施例，在输入阶段，施加至第一输入信号端的信号可处于第一电位，并且施加至第一控制信号端的信号和施加至第二控制信号端的信号可处于第二电位。
根据本发明的实施例，在输出阶段，施加至第一控制信号端的信号可处于第一电位，并且施加至第一输入信号端的信号和第二控制信号端的信号可处于第二电位。
根据本发明的实施例，在第一复位阶段，施加至第一输入信号端的信号、施加至第一控制信号端的信号和施加至第二控制信号端的信号均可处于第二电位。
根据本发明的实施例，在第二复位阶段，施加至第二控制信号端的信号可处于第一电位，并且施加至第一输入信号端的信号和第一控制信号端的信号处于第二电位。
根据本发明的实施例，所述第一电位和第二电位中的一个可为高电位，另一个可为低电位。
根据本发明的实施例，输入阶段、输出阶段、第一复位阶段和第二复位阶段的时间长度均可相等。
根据本发明的实施例，输入单元还可连接至第二输入信号端和第二控制端，并且用于在第一控制端输入的信号的控制下，将第一输入信号端的电压传输至第一节点，或者用于在第二控制端输入的信号的控制下，将第二输入信号端的电压传输至第一节点。所述方法还可以包括：在输入阶段施加至第一控制端的信号和施加至第二控制端的信号使得输入单元仅将第一输入信号端的电压和第二输入信号端的电压之一传输至第一节点。
附图说明
通过以下结合附图的详细描述，将更加清楚地理解以上和其它方面、特征和其它优点，其中：
图1示出了现有技术中的移位寄存器单元电路的示意电路图；
图2示出了图1所示的移位寄存器单元电路的操作过程，以及各个端子和节点的波形示意图；
图3为将图1所示的移位寄存器单元电路级联所形成的移位寄存器电路的示意图；
图4为根据本发明的一个实施例的栅极驱动单元电路的示意性框图；
图5为根据本发明的另一个实施例的栅极驱动单元电路的示意性框图；
图6是示出了根据本发明的一个实施例的栅极驱动单元电路的电路示意图；
图7示出了图6所示的栅极驱动单元电路的操作过程，以及各个端子和节点的波形示意图；
图8是示出了根据本发明的另一个实施例的栅极驱动单元电路的电路示意图；
图9是示出了根据本发明的一个实施例的栅极驱动电路的示意图；以及
图10是示出了用于控制根据本发明的一个实施例的栅极驱动电路的各个控制信号的波形示意图。
具体实施方式
下文中，将参照附图详细描述本发明构思的示例性实施例。
然而，本发明构思可按照许多不同形式例示，并且不应理解为限于本文阐述的特定实施例。此外，提供这些实施例是为了使得本公开将是彻底和完整的，并且将把本发明构思的范围完全传递给本领域技术人员。
为了清楚起见，在附图中可夸大示出元件的形状和尺寸。并且相同的附图标记将用于始终指代相同或相似的元件。
除非另外限定，否则本文中使用的所有术语（包括技术和科学术语）具有与本发明所属领域的普通技术人员通常理解的含义相同的含义。还应该理解，除非本文中明确这样定义，否则诸如在通用词典中定义的那些术语应该被解释为具有与它们在相关技术和/或本说明书的上下文中的含义一致的含义，而不应该按照理想化地或过于正式的含义来解释它们。
本发明实施例中所采用的晶体管可以为薄膜晶体管或场效应晶体管或其他类似器件。由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。此外，晶体管可以分为N型晶体管和P型晶体管。
图1示出了现有技术中的移位寄存器单元电路的示意电路图。
如图1所示，现有技术中的移位寄存器单元电路的控制信号通常包括施加至输入端INPUT的启动信号、分别施加至第一控制信号端CLK和第二控制信号端CLKB的第一和第二控制信号、施加至复位端RESET的复位信号、施加至第二电压端VDD的低电位信号以及可选的高电位信号等。启动信号通常由前一级移位寄存器单元电路产生（即，前一级移位寄存器单元电路产生的输出信号）。对于级联中的第一个（或前几个）移位寄存器单元电路，***可提供专用的STV信号作每帧开始时的启动信号。
在图1所示出的电路结构中有两个重要节点：上拉节点PU和下拉节点PD。一般移位寄存器单元电路的输出主要依赖于这两个节点进行控制。
图2示出了图1所示的移位寄存器单元电路的操作过程，以及各个端子和节点的波形示意图，并且图3为将图1所示的移位寄存器单元电路级联所形成的移位寄存器电路的示意图。应当认识到，图2以图1电路中的晶体管为N型薄膜晶体管（TFT）为例示出了各个波形示意图。
参见图1和图2，在输入阶段①，通过输入端INPUT施加至TFTM1的启动信号通过TFTM1将上拉节点PU的电位拉高，处于高电位的上拉节点PU使得TFTM6导通，进而将第二电压端VGL的低电位信号同时施加至下拉节点PD，此时第二控制信号端CLKB的第二控制信号为高电位，从而M5导通，从而将第二控制信号传输给下拉节点PD，通过设置M5和M6的沟道宽长比，可将下拉节点PD的电位拉低到较低的电位。此时，由于施加至第二控制信号端CLKB的第二控制信号为高电位，从而使得TFTM5导通，因此在第二控制信号端CLKB的高电位信号和低电位信号VGL之间会出现直流。下拉节点PD的电位将由TFTM5和TFTM6的导通电阻比决定（即，根据电阻分压原理来决定）。因此在这种设计中，TFTM6的导通电阻一般小于TFTM5的导通电阻，使得下拉节点PD的电位尽量接近低电位信号VGL。但是，下拉节点PD的电位仍会高于低电位信号VGL，因此上拉节点PU的部分电荷仍会通过TFTM10漏电至低电位信号VGL。移位寄存器单元电路的功耗会因为上述两个直流电流而增大。
在输出阶段②，施加至第一控制信号端CLK的第一控制信号升高，因而第一控制信号通过TFTM3将输出端output充电到高电位，以便对像素充电。同时，上拉节点PU通过电容器C1和TFTM3的电容被耦合到更高电位，从而增大充电电流，以保证栅线可以更快达到期望的电压。此时，第二控制信号端CLKB的第二控制信号为低电位，因此M5截止，下拉节点PD会通过导通的M6被拉低到第二电压端VGL的低电位信号。
在复位阶段③，连接到当前移位寄存器单元电路的复位端RESET的下一级移位寄存器单元电路的输出端output（如图3所示）开始输出高电位，以作为使当前移位寄存器单元电路复位的复位信号。此外，***需要为最后一级移位寄存器单元电路提供额外的复位电路。高电位的复位信号通过TFTM2和TFTM4将上拉节点PU的电位和输出端Output的电位拉低至低电位。此时，施加至第二控制信号端CLKB的第二控制信号为高电位，因而通过TFTM5将下拉节点PD的电位拉高，以使得TFTM10和TFTM11导通，从而帮助高电位的复位信号一起将上拉节点PU和输出端Output的电位拉低。至此，本行像素的充电结束。
在一帧内，在上述各个阶段①、②和③之外的其他操作时间，施加至第二控制信号端CLKB的第二控制信号周期性地为高电位，从而保证下拉节点PD的电位一直为高电位，以便抑制上拉节点PU和输出端Output上的噪声积累，以保证移位寄存器电路的正常操作。
如图2所示，分别施加至第一控制信号端CLK和第二控制信号端CLKB的第一控制信号和第二控制信号的电压保持一种互反的状态。
在上述现有技术的电路结构中，施加至第二控制信号端CLKB的第二控制信号通过下拉节点PD以及TFTM10和TFTM11对上拉节点PU和输出端Output的电位周期地拉低，以去除噪声。此外，施加至移位寄存器单元电路的输入端input的启动信号是上一级移位寄存器单元电路的输出信号，因而使得施加至第二控制信号端CLKB的第二控制信号为高电位时段与施加至输入端input的启动信号为高电位的时段（即，输入阶段①）相对应。因此，在输入阶段①，必须保证下拉节点PD的电位不会因为施加至第二控制信号端CLKB的第二控制信号为高电位而变高，否则处于高电位的下拉节点PD会使得TFTM10和TFTM11导通，并将上拉节点PU和输出端Output的电位维持在低电位，因而移位寄存器不能正常操作。因此，在图1所示的现有技术中，上拉节点PU通过TFTM6将下拉节点PD的电位拉低，并且TFTM6的导通电阻要小于TFTM5的导通电阻，来保证可以将下拉节点PD的电位拉低，以完成上拉节点PU的正常充电，以及后续的输出端Output的正常输出。然而，在现有技术的这种电路结构中，会出现上述的直流漏电问题，使得移位寄存器单元电路的功耗升高。
此外，根据上面的分析可知，由于在输入阶段和输出阶段，下拉节点PD和上拉节点PU的电位要保持一个为高电位，另一个为低电位，因此随着器件特性的衰退，会出现下拉节点PD点对上拉节点PU的放电不足或者上拉节点PU不能正常充电的情况。因此，移位寄存器单元电路会出现多输出或者无输出的情况，稳定性较差。
针对现有技术中的上述技术问题，本发明在输入阶段通过在上拉节点PU为高电位时，使下拉节点PD的电位为稳定的低电位，从而降低功耗，并提高电路的稳定性。
图4为根据本发明的一个实施例的栅极驱动单元电路的示意性框图。
参见图4，根据本发明的一个实施例的栅极驱动单元电路包括输入单元、输出单元、上拉节点控制单元、下拉节点控制单元和下拉单元。输入单元通过第一节点PU_CN连接至上拉节点控制单元和下拉节点控制单元，上拉节点控制单元通过上拉节点PU连接至输出单元，并且下拉节点控制单元通过下拉节点PD连接至上拉节点控制单元和下拉单元。
输入单元连接至第一输入信号端、第一控制端和第一节点PU_CN，用于在第一控制端输入的信号的控制下，将第一输入信号端的电压传输至第一节点PU_CN。
上拉节点控制单元连接至第一节点PU_CN、上拉节点PU、下拉节点PD、第一电压端和第二电压端，用于在第一节点PU_CN的控制下，将第一电压端的电压传输至上拉节点PU，并且用于在下拉节点PD的控制下，将第二电压端的电压传输至上拉节点PU。
输出单元接至上拉节点PU、第一控制信号端和输出信号端，用于在上拉节点PU的控制下，将第一控制信号端的电压传输至输出信号端。
下拉节点控制单元连接至第一节点PU_CN、下拉节点PD、第一电压端、第二电压端、第二控制信号端和输出信号端，用于在第二控制信号端输入的信号的控制下，将第一电压端的电压传输至下拉节点PD，并且用于在第一节点PU_CN的控制下或者在输出信号端输出的信号的控制下，将第二电压端的电压传输至下拉节点PD。
下拉单元连接至下拉节点PD、输出信号端和第二电压端，用于在下拉节点PD的控制下，将第二电压端的电压传输至输出信号端。
图5为根据本发明的另一个实施例的栅极驱动单元电路的示意性框图。与图4所示的实施例相比，在图5所示的实施例中，栅极驱动单元电路的输入单元还可以连接至第二输入信号端和第二控制端，并且用于在第一控制端输入的信号的控制下，将第一输入信号端的电压传输至第一节点，或者用于在第二控制端输入的信号的控制下，将第二输入信号端的电压传输至第一节点。
图6是示出了根据本发明的一个实施例的栅极驱动单元电路的电路示意图。应当认识到，图6以N型晶体管为例示出了栅极驱动单元电路的电路示意图，但本发明不限于此。也可以采用其他类型的晶体管（例如，P型晶体管）来实现根据本发明的栅极驱动单元电路，并相应地调整高电位和低电位的设置方式。
参照图4和图6，根据本发明的实施例的栅极驱动单元电路的输入单元可以包括第一晶体管M1，第一输入信号端INPUT_1输入的信号施加至第一晶体管M1的漏极，第一控制端CN输入的信号施加至第一晶体管M1的栅极，并且第一晶体管M1的源极连接至第一节点PU_CN。
根据本发明的实施例的栅极驱动单元电路的上拉节点控制单元可以包括第七晶体管M7和第十晶体管M10。第一节点PU_CN连接至第七晶体管M7的栅极，下拉节点PD连接至第十晶体管M10的栅极，第一电压端VGH的电压施加至第七晶体管M7的漏极，第二电压端VGL的电压施加至第十晶体管M10的源极，并且第七晶体管M7的源极和第十晶体管M10的漏极共同连接至上拉节点PU。
根据本发明的实施例的栅极驱动单元电路的下拉节点控制单元可以包括第五晶体管M5、第六晶体管M6和第八晶体管M8。第一节点PU_CN连接至第六晶体管M6的栅极，输出信号端OUTPUT输出的信号施加至第八晶体管M8的栅极，第二控制信号端CLKB输入的信号施加至第五晶体管M5的栅极，第一电压端VGH的电压施加至第五晶体管M5的漏极，第二电压端的电压施加至第六晶体管M6的源极和第八晶体管M8的源极，并且第五晶体管M5的源极、第六晶体管M6的漏极和第八晶体管M8的漏极共同连接至下拉节点PD。
此外，如图6所示，下拉节点控制单元还可以包括第九晶体管M9，并且第二控制信号端CLKB输入的信号通过第九晶体管M9施加至第五晶体管M5的栅极。具体而言，第二控制信号端CLKB输入的信号施加至第九晶体管M9的源极，第九晶体管M9的漏极连接至第五晶体管M5的栅极，并且将第一电压端VGH的电压施加至第九晶体管M9的栅极。
根据本发明的实施例的栅极驱动单元电路的输出单元可以包括第三晶体管M3和第一电容器C1。上拉节点PU连接至第三晶体管M3的栅极和第一电容器C1的第一极，第一控制信号端CLK输入的信号施加至第三晶体管M3的漏极，并且第三晶体管M3的源极和第一电容器C1的第二极共同连接至输出信号端OUTPUT。第一电容器C1用于在输出阶段使得上拉节点PU的电压被耦合到更高电位，以保证栅极驱动单元电路在输出阶段输出高电位信号。
根据本发明的实施例的栅极驱动单元电路的下拉单元可以包括第十一晶体管M11和第二电容器C2。下拉节点PD连接至第十一晶体管M11的栅极和第二电容器C2的第一极，第十一晶体管M11的漏极连接至输出信号端OUTPUT，并且第二电压端的电压施加至第十一晶体管M11的源极和第二电容器C2的第二极。第二电容器C2用于在下拉节点PD的电位跳变时保持第十一晶体管M11导通。
根据本发明的实施例，施加至第一电压端和第二电压端中的一个的电压为高电位，同时施加至第一电压端和第二电压端中的另一个的电压为低电位。虽然图6示出了施加至第一电压端的电压为高电位，并且施加至第二电压端的电压为低电位，但本发明不限于此。本领域技术人员可以根据用于形成栅极驱动单元电路的晶体管的类型（N型或者P型），来适当地调整施加至第一电压端和第二电压端的电位。
根据本发明的实施例，当上拉节点控制单元在第一节点PU_CN的控制下，将第一电压端的高电位传输至上拉节点PU时，第二控制信号端CLKB输入的信号可以使得下拉节点控制单元将第二电压端的低电位传输至下拉节点PD，使下拉节点PD具有稳定的低电位，而下拉节点PD也不会受到第一电压端的高电位的影响，即此时下拉节点PD的电位与第一电压端的电压无关。
根据本发明的实施例，第一控制信号端CLK输入的信号为第一控制信号，第二控制信号端CLKB输入的信号为第二控制信号。第一控制信号和第二控制信号可以具有相同的周期和占空比，并且相位差为180度，如图7所示。在一个周期中，第一控制信号和第二控制信号处于高电位状态的时间长度与处于低电位状态的时间长度比可以都为25%，即第一控制信号和第二控制信号的占空比都为25%，如图7所示。
图7示出了图6所示的栅极驱动单元电路的时序图。应当认识到，图7以图6中的晶体管为N型晶体管为例示出了各个波形示意图。
如图7所示，在用于对图6所示的栅极驱动单元电路进行驱动的一个周期中包括：输入阶段①、输出阶段②、第一复位阶段③和第二复位阶段④。
参见图4、图6和图7，在输入阶段①，施加至第一输入信号端INPUT_1的信号和施加至第一控制端CN的信号使得上拉节点控制单元在第一节点PU_CN的控制下，将第一电压端VGH的高电位传输至上拉节点PU，并且使得下拉节点控制单元在第一节点PU_CN的控制下，将第二电压端VGL的低电位传输至下拉节点PD。此外，施加至第二控制信号端CLKB的信号使得下拉节点控制单元不将第一电压端的高电位传输至下拉节点PD。具体而言，在输入阶段①，施加至第一输入信号端INPUT_1的信号可处于高电位，并且施加至第一控制信号端CLK的信号和施加至第二控制信号端CLKB的信号可处于低电位。
根据本发明的实施例，在输入阶段①，施加至第二控制信号端CLKB的信号为低电位，下拉节点控制单元的第五晶体管M5断开，因此不会将第一电压端的高电位传输至下拉节点PD。由于在第五晶体管M5和第六晶体管M6之间没有直流电流通过，因此下拉节点PD的电位可以完全被拉低至低电位，使得上拉节点PU不会通过第十晶体管M10漏电至低电位信号VGL，从而可以降低功耗。此外，由于无需通过第五晶体管M5与第六晶体管M6之间的导通电阻比来决定下拉节点PD的电位，因此可以减小第六晶体管M6的尺寸。
此外，在输入阶段①，通过第一节点PU_CN（而不是上拉节点PU）来拉低下拉节点PD的电位，因此在上拉节点PU和下拉节点PD的电位之间不存在直接的相反的关系（即一个是高电位的话，另外一个必须是低电位）。在输入阶段①，第一节点PU_CN可以很容易将下拉节点PD的电位拉低，因而不会因为第十晶体管M10的器件特性（例如，阈值电压）发生恶化而使上拉节点PU不能正常充电。因此，根据本发明的实施例的栅极驱动单元电路的稳定性较高。
在输入阶段①，施加至第一输入信号端INPUT_1的信号处于高电位，第一控制端CN为高电位，第一晶体管M1处于导通状态，因此第一节点PU_CN在该阶段处于高电位，使得第七晶体管M7导通，从而将第一电压端VGH的高电位传输至上拉节点PU。此时，第二控制信号端CLKB为低电位，第一电压端VGH为高电位，因此M9导通，进而将CLKB的低电位信号传输到M5的栅极，所以M5断开，因此VGH的高电位信号无法传输到PD点。此外，处于高电位的第一节点PU_CN使得第六晶体管M6导通，从而将第二电压端的低电位传输至下拉节点PD，下拉节点PD不会受到VGH的高电位的影响，因此可以维持稳定的低电位。处于低电位的下拉节点PD使得第十晶体管M10和第十一晶体管M11断开。处于高电位的上拉节点PU使得第三晶体管M3导通。施加至第一控制信号端CLK的信号处于低电位，其通过导通的第三晶体管M3使得输出信号端OUTPUT输出的信号处于低电位，因而第八晶体管M8断开。
在输出阶段②，施加至第一控制信号端CLK的信号使得下拉节点控制单元在输出信号端OUTPUT输出的信号的控制下，将第二电压端的低电位传输至下拉节点PD。具体而言，在输出阶段②，施加至第一控制信号端CLK的信号可处于高电位，并且施加至第一输入信号端INPUT_1的信号和第二控制信号端CLKB的信号可处于低电位。
在输出阶段②，施加至第一输入信号端INPUT_1的信号处于低电位，第一控制端CN仍为高电位，因此第一节点PU_CN可处于低电位，使得第六晶体管M6和第七晶体管M7断开。施加至第一控制信号端CLK的信号处于高电位，因而通过导通的第三晶体管M3将输出信号端OUTPUT充电到高电位，以便对像素充电。同时，上拉节点PU通过电容器C1和第三晶体管M3的电容被耦合到更高电位，从而增大充电电流，以保证栅线可以更快达到期望的电压。施加至第二控制信号端CLKB的信号处于低电位，第一电压端VGH为高电位，因而通过导通的第九晶体管M9施加至第五晶体管M5的栅极的信号处于低电位，从而第五晶体管M5断开，该阶段VGH的高电位仍不影响下拉节点PD的电位；并且处于高电位的输出信号端OUTPUT使得第八晶体管M8导通，从而将第二电压端VGL的低电位传输至下拉节点PD，进而下拉节点PD仍可保持稳定的低电位。处于低电位的下拉节点PD使得第十晶体管M10和第十一晶体管M11断开。该阶段的输出信号端OUTPUT的电位为高电位。
在第一复位阶段③，施加至第一输入信号端INPUT_1的信号、施加至第一控制信号端CLK的信号和施加至第二控制信号端CLKB的信号均可处于低电位。
在第一复位阶段③，上拉节点PU仍然保持在高电位（即，输出单元的第三晶体管M3导通），而此时施加至第一控制信号端CLK的信号已经变为低电位，因此输出信号端Output可以通过输出单元的第三晶体管M3放电到第一控制信号端CLK，进而输出信号端OUTPUT输出的信号为低电位。因此，可以省略如图1所示的现有技术的电路中对输出信号端OUTPUT进行复位的TFTM4，并且将在随后的第二复位阶段④中操作的下拉单元的第十一晶体管M11的尺寸也可以减小，从而减少栅极驱动单元所占用的空间。
在第一复位阶段③，施加至第一输入信号端INPUT_1的信号处于低电位，第一控制端CN仍为高电位，因此第一节点PU_CN可处于低电位，使得第六晶体管M6和第七晶体管M7断开。施加至第二控制信号端CLKB的信号处于低电位，第一电压端VGH为高电位，因而通过导通的第九晶体管M9施加至第五晶体管M5的栅极的信号处于低电位，从而第五晶体管M5断开。施加至第一控制信号端CLK的信号处于低电位，而保持在高电位的上拉节点PU使得第三晶体管M3导通。处于高电位的输出信号端OUTPUT通过导通的第三晶体管M3放电到处于低电位的第一控制信号端CLK，因此输出信号端OUTPUT输出的信号为低电位，进而M8截止，下拉节点PD维持低电位。处于低电位的下拉节点PD使得第十晶体管M10和第十一晶体管M11断开。这样完成对输出信号端OUTPUT的复位。
在第二复位阶段④，施加至第二控制信号端CLKB的信号使得下拉节点控制单元将第一电压端的高电位传输至下拉节点PD，进而使得下拉单元在下拉节点PD的控制下，将第二电压端的低电位传输至输出信号端OUTPUT，以对输出信号端OUTPUT进行复位，并且使得上拉节点控制单元在下拉节点PD的控制下，将第二电压端的低电位传输至上拉节点PU，以对上拉节点PU进行复位。具体而言，在第二复位阶段④，施加至第二控制信号端CLKB的信号可处于高电位，并且施加至第一输入信号端INPUT_1的信号和第一控制信号端CLK的信号处于低电位。
类似于在输入阶段①下拉节点PD的电位很容易被第一节点PU_CN拉低，在第二复位阶段④，上拉节点PU的电位很容易被下拉节点PD拉低。因此，不需要提供额外复位信号，只需通过施加至第二控制信号端CLKB的高电位将下拉节点PD的电位拉高，进而通过处于高电位的下拉节点PD将上拉节点PU和输出信号端OUTPUT的电位拉低即可。在图1所示的现有技术的电路中，由于上拉节点PU需要通过TFTM6来控制下拉节点PD的电位，因为必须使用额外复位信号来拉低上拉节点PU的电位才能使上拉节点PU正常复位。由于根据本发明的实施例的栅极驱动单元电路不需要使用额外的复位信号，因此可以省略级联电路中最后一级单元电路所需的复位电路，使得电路的布局变得简单，并减少占用的空间。
在第二复位阶段④，施加至第一输入信号端INPUT_1和第一控制信号端CLK的信号均处于低电位，第一控制端CN仍为高电位，因此M1导通，进而第一节点PU_CN可处于低电位，使得第六晶体管M6和第七晶体管M7断开。施加至第二控制信号端CLKB的信号处于高电位，第一电压端VGH为高电位，因而通过导通的第九晶体管M9施加至第五晶体管M5的栅极的信号处于高电位，从而第五晶体管M5导通，以便将第一电压端的高电位传输至下拉节点PD。处于高电位的下拉节点PD使得第十晶体管M10和第十一晶体管M11导通，从而将第二电压端的低电位传输至上拉节点PU和输出信号端OUTPUT。处于低电位的上拉节点PU使得第三晶体管M3断开，而处于低电位的输出信号端OUTPUT使得第八晶体管M8断开。
根据本发明的实施例，输入阶段①、输出阶段②、第一复位阶段③和第二复位阶段④的时间长度均可相等。
以图6中晶体管为N型为例，图7示出了图6中的第一输入信号端INPUT_1、第一控制信号端CLK，第二控制信号端CLKB，输出信号端OUTPUT、上拉节点PU和下拉节点PD的信号波形图，但是本发明不限于此。根据本发明的实施例，第一电压端的电位（即，第一电位）和第二电压端的电位（即，第二电位）中的一个可以为高电位，而第一电压端的电位和第二电压端的电位中的另一个可以为低电位。本领域技术人员可以根据用于形成栅极驱动单元电路的晶体管的类型，来适当地调整高电位信号和低电位信号的设置方式，以及施加至各个端子的控制信号的波形。
图8是示出了根据本发明的另一个实施例的栅极驱动单元电路的电路示意图。与图6所示的实施例相比，在图8所示的实施例中，栅极驱动单元电路的输入单元还可以连接至第二输入信号端INPUT_2和第二控制端CNB，并且用于在第一控制端CN输入的信号的控制下，将第一输入信号端INPUT_1的电压传输至第一节点PU_CN，或者用于在第二控制端CNB输入的信号的控制下，将第二输入信号端INPUT_2的电压传输至第一节点PU_CN。
参照图5和图8，根据本发明的实施例的栅极驱动单元电路的输入单元可以包括第一晶体管M1和第二晶体管M2，第一输入信号端INPUT_1输入的信号施加至第一晶体管M1的漏极，第一控制端CN输入的信号施加至第一晶体管M1的栅极，第二输入信号端INPUT_2输入的信号施加至第二晶体管M2的漏极，第二控制端CNB输入的信号施加至第二晶体管M2的栅极，并且第一晶体管M1的源极和第二晶体管M2的源极共同连接至第一节点PU_CN。
在图8所示的实施例中，输入单元连接至第一输入信号端INPUT_1、第二输入信号端INPUT_2、第一控制端CN和第二控制端CNB，并且在第一控制端CN输入的信号的控制下，将第一输入信号端INPUT_1的电压传输至第一节点PU_CN，或者在第二控制端CNB输入的信号的控制下，将第二输入信号端INPUT_2的电压传输至第一节点PU_CN。因此，在输入阶段①施加至第一控制端CN的信号和施加至第二控制端CNB的信号使得输入单元仅将第一输入信号端INPUT_1的电压和第二输入信号端INPUT_2的电压之一传输至第一节点PU_CN。
此外，在图6和图8所示的实施例中，栅极驱动单元电路还包括经由第十二晶体管M12连接至下拉节点PD的初始控制端INT。施加至初始控制端INT的信号用于对栅极驱动单元电路进行初始化复位，即，通过对下拉节点PD的电位进行控制，使得晶体管M10和M11导通，以对上拉节点PU和输出信号端OUTPUT进行初始化复位。
图9是示出了根据本发明的一个实施例的栅极驱动电路的示意图，图10是示出了用于控制图9所示的栅极驱动电路的各个控制信号的波形示意图。图9所示的栅极驱动电路包括了多个级联的如图4和图6所示的栅极驱动单元电路（即，每个栅极驱动单元电路仅包括一个输入信号端）。然而，也可以采用如图5和图8所示的栅极驱动单元电路（即，每个栅极驱动单元电路包括两个输入信号端）构成根据本发明的栅极驱动电路。
参照图4、图6、图9和图10，将上一级栅极驱动单元电路的输出信号端OUTPUT连接至下一级栅极驱动单元电路的输入信号端（例如，第一输入信号端INPUT_1）。分别将第一时钟信号CLK1至第四时钟信号CLK4中的两者施加至各个栅极驱动单元电路的第一控制信号端CLK和第二控制信号端CLKB。第一时钟信号CLK1至第四时钟信号CLK4可以具有相同的周期和占空比。在一个周期中，第一时钟信号CLK1至第四时钟信号CLK4处于高电位状态的时间长度与处于低电位状态的时间长度比均可为25%（即第一时钟信号CLK1至第四时钟信号CLK4的占空比为25%）。第二时钟信号CLK2与第一时钟信号CLK1的相位差可以为90度，第三时钟信号CLK3与第二时钟信号CLK2的相位差可以为90度，并且第四时钟信号CLK4与第三时钟信号CLK3的相位差可以为90度。第一时钟信号CLK1和第三时钟信号CLK3可作为第一控制信号组，控制图9中的奇数级的栅极驱动单元电路的输出（Output1，Output3，Output5……）；第二时钟信号CLK2和第四时钟信号CLK4可作为第二控制信号组，控制图9中的偶数级的栅极驱动单元电路的输出（Output2，Output4，Output6……）。可分别使用第一控制信号组和第二控制信号组对与相邻级的两个栅极驱动单元电路进行控制。例如，将第一时钟信号CLK1施加至第一级栅极驱动单元电路的第一控制信号端CLK，并且将第三时钟信号CLK3施加至第一级栅极驱动单元电路的第二控制信号端CLKB；将第二时钟信号CLK2施加至第二级栅极驱动单元电路的第一控制信号端CLK，并且将第四时钟信号CLK4施加至第二级栅极驱动单元电路的第二控制信号端CLKB；将第三时钟信号CLK3施加至第三级栅极驱动单元电路的第一控制信号端CLK，并且将第一时钟信号CLK1施加至第三级栅极驱动单元电路的第二控制信号端CLKB；将第四时钟信号CLK4施加至第四级栅极驱动单元电路的第一控制信号端CLK，并且将第二时钟信号CLK2施加至第四级栅极驱动单元电路的第二控制信号端CLKB，以此类推。
如上所述，由于根据本发明的栅极驱动单元电路不需要使用额外的复位信号，因此在由根据本发明的栅极驱动单元电路所组成的栅极驱动电路中可以省略级联电路中最后一级单元电路所需的复位电路，使得电路的布局变得简单，并减少占用的空间。
当采用如图5和图8所示的栅极驱动单元电路构成根据本发明的栅极驱动电路时，还要将下一级栅极驱动单元电路的输出信号端OUTPUT连接至上一级栅极驱动单元电路的第二输入信号端INPUT_2，以实现栅极驱动电路的双向扫描。
如上所述，在输入阶段施加至图8所示的第一控制端CN的信号和施加至第二控制端CNB的信号使得输入单元仅将第一输入信号端INPUT_1的电压和第二输入信号端INPUT_2的电压之一传输至第一节点PU_CN。例如，当施加至第一控制端CN的信号为高电位并且施加至第二控制端CNB的信号为低电位时，可以将第一输入信号端INPUT_1的电压传输至第一节点PU_CN，即，将上一级栅极驱动单元电路的输出信号端OUTPUT的电压传输至第一节点PU_CN，从而实现正向扫描。例如，当施加至第一控制端CN的信号为低电位并且施加至第二控制端CNB的信号为高电位时，可以将第二输入信号端INPUT_2的电压传输至第一节点PU_CN，即，将下一级栅极驱动单元电路的输出信号端OUTPUT的电压传输至第一节点PU_CN，从而实现反向扫描。
根据本发明的栅极驱动电路可以应用于各种显示装置，例如，液晶显示器、大尺寸拼接屏以及包括基于非晶硅（a-Si）、氧化物、低温多晶硅（LTPS）、高温多晶硅（HTPS）等各种技术的显示屏的显示装置。
虽然已经示出并说明了根据本发明的各个实施例，但本领域普通技术人员应当理解的是，可以对这些示例性实施例在形式和细节方面做出各种改变而不背离由所附权利要求书限定的本发明构思的精神和范围。

Claims (27)

1.一种栅极驱动单元电路，包括输入单元、输出单元、上拉节点控制单元、下拉节点控制单元和下拉单元，
输入单元通过第一节点连接至上拉节点控制单元和下拉节点控制单元，上拉节点控制单元通过上拉节点连接至输出单元，下拉节点控制单元通过下拉节点连接至上拉节点控制单元和下拉单元，
所述输入单元连接至第一输入信号端、第一控制端和第一节点，用于在第一控制端输入的信号的控制下，将第一输入信号端的电压传输至第一节点，
所述上拉节点控制单元连接至第一节点、上拉节点、下拉节点、第一电压端和第二电压端，用于在第一节点和下拉节点的控制下，将第一电压端或者第二电压端的电压传输至上拉节点，
所述输出单元连接至上拉节点、第一控制信号端和输出信号端，用于在上拉节点的控制下，将第一控制信号端的电压传输至输出信号端，
所述下拉节点控制单元连接至第一节点、下拉节点、第一电压端、第二电压端、第二控制信号端和输出信号端，用于在第二控制信号端输入的信号、第一节点和输出信号端输出的信号的控制下，将第一电压端或者第二电压端的电压传输至下拉节点，
所述下拉单元连接至下拉节点、输出信号端和第二电压端，用于在下拉节点的控制下，将第二电压端的电压传输至输出信号端。
2.根据权利要求1所述的栅极驱动单元电路，其中，当上拉节点控制单元在第一节点的控制下，将第一电压端的电压传输至上拉节点时，第二控制信号端输入的信号使得下拉节点控制单元控制下拉节点的电位与第一电压端的电压无关。
3.根据权利要求1所述的栅极驱动单元电路，其中
第一控制信号端输入的信号为第一控制信号，
第二控制信号端输入的信号为第二控制信号，
第一控制信号和第二控制信号具有相同的周期和占空比，并且相位差为180度，
在一个周期中，第一控制信号和第二控制信号的占空比均为25%。
4.根据权利要求1所述的栅极驱动单元电路，其中，
所述输入单元还连接至第二输入信号端和第二控制端，并且
用于在所述第一控制端输入的信号的控制下，将第一输入信号端的电压传输至所述第一节点，或者
用于在所述第二控制端输入的信号的控制下，将第二输入信号端的电压传输至所述第一节点。
5.根据权利要求1所述的栅极驱动单元电路，其中，
所述输入单元包括第一晶体管，第一输入信号端输入的信号施加至第一晶体管的漏极，所述第一控制端输入的信号施加至所述第一晶体管的栅极，并且所述第一晶体管的源极连接至所述第一节点。
6.根据权利要求4所述的栅极驱动单元电路，其中，
所述输入单元包括第一晶体管和第二晶体管，第一输入信号端输入的信号施加至第一晶体管的漏极，第一控制端输入的信号施加至第一晶体管的栅极，第二输入信号端输入的信号施加至第二晶体管的漏极，第二控制端输入的信号施加至第二晶体管的栅极，并且第一晶体管的源极和第二晶体管的源极共同连接至第一节点。
7.根据权利要求1所述的栅极驱动单元电路，其中，
所述上拉节点控制单元包括第七晶体管和第十晶体管，第一节点连接至第七晶体管的栅极，下拉节点连接至第十晶体管的栅极，第一电压端的电压施加至第七晶体管的漏极，第二电压端的电压施加至第十晶体管的源极，并且第七晶体管的源极和第十晶体管的漏极共同连接至上拉节点。
8.根据权利要求1所述的栅极驱动单元电路，其中，
所述下拉节点控制单元包括第五晶体管、第六晶体管和第八晶体管，第一节点连接至第六晶体管的栅极，输出信号端输出的信号施加至第八晶体管的栅极，第二控制信号端输入的信号施加至第五晶体管的栅极，第一电压端的电压施加至第五晶体管的漏极，第二电压端的电压施加至第六晶体管的源极和第八晶体管的源极，并且第五晶体管的源极、第六晶体管的漏极和第八晶体管的漏极共同连接至下拉节点。
9.根据权利要求8所述的栅极驱动单元电路，其中，
所述下拉节点控制单元还包括第九晶体管，第二控制信号端输入的信号通过第九晶体管施加至第五晶体管的栅极，第二控制信号端输入的信号施加至第九晶体管的源极，第九晶体管的漏极连接至第五晶体管的栅极，第一电压端的电压施加至第九晶体管的栅极。
10.根据权利要求1所述的栅极驱动单元电路，其中，
所述输出单元包括第三晶体管和第一电容器，上拉节点连接至第三晶体管的栅极和第一电容器的第一极，第一控制信号端输入的信号施加至第三晶体管的漏极，并且第三晶体管的源极和第一电容器的第二极共同连接至输出信号端。
11.根据权利要求1所述的栅极驱动单元电路，其中，
所述下拉单元包括第十一晶体管和第二电容器，下拉节点连接至第十一晶体管的栅极和第二电容器的第一极，第十一晶体管的漏极连接至输出信号端，并且第二电压端的电压施加至第十一晶体管的源极和第二电容器的第二极。
12.根据权利要求1所述的栅极驱动单元电路，其中，
施加至所述第一电压端和第二电压端中的一个的电压为高电位，同时施加至所述第一电压端和第二电压端中的另一个的电压为低电位。
13.一种栅极驱动电路，包括多个级联的根据权利要求1所述的栅极驱动单元电路，
其中，上一级栅极驱动单元电路的输出信号端连接下一级栅极驱动单元电路的第一输入信号端。
14.根据权利要求13所述的栅极驱动电路，其中，
分别将第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号中的两者施加至各个栅极驱动单元电路的第一控制信号端和第二控制信号端，
其中，第一时钟信号至第四时钟信号具有相同的周期和占空比，在一个周期中，第一控制信号至第四控制信号的占空比均为25%，第二时钟信号与第一时钟信号的相位差为90度，第三时钟信号与第二时钟信号的相位差为90度，并且第四时钟信号与第三时钟信号的相位差为90度，并且
其中，第一时钟信号和第三时钟信号为第一控制信号组，第二时钟信号和第四时钟信号为第二控制信号组，第一控制信号组控制奇数级的栅极驱动单元电路，第二控制信号组控制偶数级的栅极驱动单元电路。
15.根据权利要求13所述的栅极驱动电路，其中，
所述多个栅极驱动单元电路中的每一个的输入单元还连接至第二输入信号端和第二控制端，并且用于在第一控制端输入的信号的控制下，将第一输入信号端的电压传输至第一节点，或者用于在第二控制端输入的信号的控制下，将第二输入信号端的电压传输至第一节点，并且
其中，下一级栅极驱动单元电路的输出信号端连接上一级栅极驱动单元电路的第二输入信号端。
16.一种显示装置，包括根据权利要求13至15中任一项所述的栅极驱动电路。
17.一种对根据权利要求1所述的栅极驱动单元电路进行驱动的方法，包括输入阶段、输出阶段、第一复位阶段和第二复位阶段，其中，
在输入阶段，施加至第一输入信号端的信号和施加至第一控制端的信号使得上拉节点控制单元在第一节点的控制下，将第一电压端的电压传输至上拉节点，并且使得下拉节点控制单元在第一节点的控制下，将第二电压端的电压传输至下拉节点，并且
施加至第二控制信号端的信号使得下拉节点控制单元不将第一电压端的电压传输至下拉节点。
18.根据权利要求17所述的方法，其中，
在输出阶段，施加至第一控制信号端的信号使得下拉节点控制单元在输出信号端输出的信号的控制下，将第二电压端的电压传输至下拉节点。
19.根据权利要求17所述的方法，其中，
在第一复位阶段，施加至第二控制信号端的信号使得下拉节点控制单元不将第一电压端的电压传输至下拉节点，并且施加至第一输入信号端的信号使得输出信号端被复位。
20.根据权利要求17所述的方法，其中，
在第二复位阶段，施加至第二控制信号端的信号使得下拉节点控制单元将第一电压端的电压传输至下拉节点，进而使得下拉单元在下拉节点的控制下，将第二电压端的电压传输至输出信号端，以对输出信号端进行复位，并且使得上拉节点控制单元在下拉节点的控制下，将第二电压端的电压传输至上拉节点，以对上拉节点进行复位。
21.根据权利要求17所述的方法，其中，
在输入阶段，施加至第一输入信号端的信号处于第一电位，并且施加至第一控制信号端的信号和施加至第二控制信号端的信号处于第二电位。
22.根据权利要求18所述的方法，其中，
在输出阶段，施加至第一控制信号端的信号处于第一电位，并且施加至第一输入信号端的信号和第二控制信号端的信号处于第二电位。
23.根据权利要求19所述的方法，其中，
在第一复位阶段，施加至第一输入信号端的信号、施加至第一控制信号端的信号和施加至第二控制信号端的信号均处于第二电位。
24.根据权利要求20所述的方法，其中，
在第二复位阶段，施加至第二控制信号端的信号处于第一电位，并且施加至第一输入信号端的信号和第一控制信号端的信号处于第二电位。
25.根据权利要求21至24中任一项所述的方法，其中，
所述第一电位和第二电位中的一个为高电位，另一个为低电位。
26.根据权利要求17所述的方法，其中，
输入阶段、输出阶段、第一复位阶段和第二复位阶段的时间长度均相等。
27.根据权利要求17所述的方法，其中，
输入单元还连接至第二输入信号端和第二控制端，并且用于在第一控制端输入的信号的控制下，将第一输入信号端的电压传输至第一节点，或者用于在第二控制端输入的信号的控制下，将第二输入信号端的电压传输至第一节点，并且
所述方法包括：
在输入阶段施加至第一控制端的信号和施加至第二控制端的信号使得输入单元仅将第一输入信号端的电压和第二输入信号端的电压之一传输至第一节点。
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