CN108155231B - 绝缘栅双极晶体管及其栅极制作方法、ipm模块及空调器 - Google Patents
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Abstract
本发明公开一种绝缘栅双极晶体管及其栅极制作方法、IPM模块及空调器，绝缘栅双极晶体管的栅极制作方法包括以下步骤：准备半导体衬底；在半导体衬底的第一表面进行刻蚀以形成沟槽；利用惰性粒子和/或氧化剂轰击沟槽的底部，以形成损伤层；对沟槽的侧壁及损伤层进行氧化，以在沟槽内壁面形成栅极氧化层；在沟槽中填充多晶硅以形成多晶层；将绝缘材料自第一表面覆盖于多晶层的顶部以形成绝缘层。本发明实现了缩短绝缘栅双极晶体管的开/关时间，同时保证绝缘栅双极晶体管有较优的导通阈值电压，也即较低的导通压降，有利于优化导通压降和开关时间之间的折中关系。
Description
技术领域
本发明涉及电子电路技术领域，特别涉及一种绝缘栅双极晶体管及其栅极制作方法、IPM模块及空调器。
背景技术
绝缘栅双极晶体管(Insulated Gate Bipolar Transistor，简称IGBT)是由双极三极管(BJT)和绝缘栅型场效应管(MOSFET)组成的复合全控型电压驱动式功率半导体器件，兼有MOSFET器件的高输入阻抗和电力晶体管(即巨型晶体管，简称GTR)的低导通压降两方面的优点，由于IGBT具有驱动功率小而饱和压降低的优点，目前IGBT作为一种新型的电力电子器件被广泛应用到各个领域。
IGBT的制作工艺步骤大致包括为：在硅片上依次制作栅极、p阱、发射极，最后再在背面制作集电极。
目前，栅极沟槽氧化层的厚度均匀，即沟槽底部氧化层的厚度等于沟槽侧壁的氧化层的厚度。在沟槽壁的氧化层较薄的要求下，会使得沟槽底部氧化层的厚度也较薄，使得IGBT的多晶硅和集电极之间的电容较大，从而导致IGBT的开通时间较长(也即开通损耗较大)，降低IGBT的性能。
发明内容
本发明的主要目的是提出一种绝缘栅双极晶体管及其栅极制作方法、IPM模块及空调器，旨在缩短绝缘栅双极晶体管的开/关时间，同时保证绝缘栅双极晶体管有较优的导通阈值电压，也即导通压降，具有较好的导通压降和开关时间之间的折中关系。
为实现上述目的，本发明提出一种绝缘栅双极晶体管的栅极制作方法，所述绝缘栅双极晶体管的栅极制作方法包括以下步骤：
准备半导体衬底；
在所述半导体衬底的第一表面进行刻蚀以形成沟槽；
利用惰性粒子和/或氧化剂轰击所述沟槽的底部，以形成损伤层；
对所述沟槽的侧壁及所述损伤层进行氧化，以在所述沟槽内壁面形成栅极氧化层；
在所述沟槽中填充多晶硅以形成多晶层；
将绝缘材料自所述第一表面覆盖于所述多晶层的顶部以形成绝缘层。
优选地，在所述半导体衬底的第一表面进行刻蚀以形成沟槽的步骤和利用惰性粒子和/或氧化剂轰击所述沟槽的底部，以形成损伤层的步骤之间还包括步骤：
对所述沟槽的底部及侧壁进行氧化以形成二氧化硅层，并将所述二氧化硅层去除。
优选地，覆盖于所述沟槽底部的所述栅极氧化层的厚度大于覆盖于沟槽内周壁的所述栅极氧化层的厚度。
优选地，所述损伤层厚度大于0.1um。
优选地，所述惰性粒子和/或氧化剂轰击能量为0.2keV-500keV。
优选地，所述惰性粒子和/或氧化剂轰击剂量为1*e13-1*e16/cm2。
优选地，在所述惰性粒子轰击沟槽底部时，所述惰性粒子的中心密度大于其边缘密度。
本发明还提出一种绝缘栅双极晶体管，所述绝缘栅双极晶体管包括：
半导体衬底；
形成在所述半导体衬底第一表面的有源区；
所述有源区包括沟槽栅极区；所述沟槽栅极区包括自所述半导体衬底的第一表面开设的沟槽、形成于所述沟槽底部的损伤层，形成于所述损伤层及所述沟槽的内侧壁面的栅极氧化层、填充于所述沟槽中的多晶层和自所述第一表面覆盖于所述多晶层的顶部的绝缘层。
优选地，所述损伤层的厚度自其中心区域向所述沟槽内侧壁递减。
本发明还提出一种IPM模块，包括如上所述的绝缘栅双极晶体管；所述绝缘栅双极晶体管包括：半导体衬底；形成在所述半导体衬底第一表面的有源区；所述有源区包括沟槽栅极区；所述沟槽栅极区包括自所述半导体衬底的第一表面开设的沟槽、形成于所述沟槽底部的损伤层，形成于所述损伤层及所述沟槽的内侧壁面的栅极氧化层、填充于所述沟槽中的多晶层和自所述第一表面覆盖于所述多晶层的顶部的绝缘层。
优选地，所述损伤层的厚度自其中心区域向所述沟槽内侧壁递减。
本发明还提出一种空调器，所述空调器包括如上所述的IPM模块。
本发明在制作栅极氧化层时，通过氩粒子、氦粒子、氖粒子等惰性粒子或者氧化剂来轰击沟槽底部，从而在氩粒子束的轰击下，在沟槽底形成损伤层，该损伤层中存在较多的缺陷和悬挂键。由于沟槽侧壁与氩粒子束方向平行，因此沟槽侧壁不会被氩粒子束轰击，沟槽壁表面的质量依然很高，从而在氧化时，底部的氧化速度比沟槽侧壁的氧化速度快，这样，在相同氧化条件下，在沟槽底部和沟槽侧壁形成不同厚度的栅极氧化层。也即，覆盖于所述沟槽底部的所述栅极氧化层的厚度大于覆盖于沟槽内周壁的所述栅极氧化层的厚度。如此设置，有利于将沟槽底部的栅极氧化层厚度设计得较厚，从而减小寄生电容，以实现缩短绝缘栅双极晶体管的开/关时间越长的目的，降低器件的导通功耗。同时将沟槽侧壁栅极氧化层的厚度设计得较薄，从而降低阱区反型的阈值电压，也就是IGBT的开通电压，以降低器件的导通损耗。本发明实现了缩短绝缘栅双极晶体管的开/关时间，同时保证绝缘栅双极晶体管有较优的导通阈值电压，也即较低的导通压降，有利于优化导通压降和开关时间之间的折中关系。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
图1为本发明绝缘栅双极晶体管第一实施例的结构示意图；
图2为本发明绝缘栅双极晶体管第二实施例的结构示意图；
图3为本发明绝缘栅双极晶体管第三实施例的结构示意图；
图4为本发明绝缘栅双极晶体管第四实施例的结构示意图；
图5为本发明绝缘栅双极晶体管第五实施例的结构示意图；
图6为本发明绝缘栅双极晶体管的栅极制作方法的流程图。
附图标号说明：
| 标号 | 名称 | 标号 | 名称 |
| 10 | 半导体衬底 | 22 | 损伤层 |
| 20 | 沟槽栅极区 | 23 | 栅极氧化层 |
| 30 | 惰性粒子和/或氧化剂 | 24 | 多晶层 |
| 21 | 沟槽 | 25 | 绝缘层 |
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明，若本发明实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
另外，若本发明实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
本发明提出一种绝缘栅双极晶体管的栅极制作方法。
沟槽栅型绝缘栅双极晶体管一般包括发射极、沟槽栅极、阱区、漂移区和集电极。沟槽栅型绝缘栅双极晶体管制作工艺步骤大致为：在硅片上，依次制作栅极、p阱、发射极，最后再在背面制作集电极。
在制作栅极的工艺步骤中，需要在刻蚀形成的沟槽表面重新形成高质量的栅极氧化层，且栅极氧化层在沟槽底部氧化层的厚度与沟槽侧壁的厚度相等。由于侧壁氧化层的厚度决定着阱区反型的阈值电压，也就是IGBT的开通电压，因此沟槽氧化层的厚度一般都做得较薄，以降低IGBT的驱动电压。
然而，在沟槽壁的氧化层较薄的要求下，会使得沟槽底部氧化层的厚度也较薄，这样IGBT的多晶硅和集电极之间的电容将会较大，导致IGBT的开通时间较长(也即开通损耗较大)。因此，理想状态是：沟槽侧壁的栅极氧化层厚度厚度小于沟槽底部的厚度。
但是由于IGBT的沟槽宽度一般在1um左右，深度一般在6um左右，对于如此细深的沟槽，直接填充氧化层会导致沟槽壁也会随机积吸附、累氧化层，进而给IGBT的阈值电压设计带来很大的不确定性，因此较难实现在不影响IGBT沟槽壁氧化层厚度、质量的情况下，尽可能地增加底部氧化层的厚度，以缩短IGBT的开通时间。
为了解决上述问题，参照图1至图6，在本发明一实施例中，该绝缘栅双极晶体管的栅极制作方法包括以下步骤：
步骤S1、准备半导体衬底10；
本实施例中，半导体衬底10可以是硅Si、碳化硅SiC、锗Ge，硅锗晶体SiGe、氮化镓GaN或砷化镓GaAs等单晶、多晶或非晶体结构。半导体衬底10可以是矩形、方形等。并且，在半导体衬底10上进行N型掺杂或者P型掺杂后，本实施例优选掺入轻掺杂N-离子，在半导体衬底10上形成对应的掺杂区。
步骤S2、在所述半导体衬底10的第一表面进行刻蚀以形成沟槽21；
本实施例中，沟槽21刻蚀的方法可以采用湿法刻蚀，或者干法刻蚀，本实施例优选采用反应粒子束的刻蚀方式，即通过离子轰击和化学反应相结合来实现，离子轰击将半导体衬底10表面的原子键破坏使化学反应增强，从而将半导体衬底10中的原子击出，再进行刻蚀以去除沉积于半导体衬底10表面的产物或聚合物，从而形成沟槽21。
步骤S3、利用惰性粒子和/或氧化剂30轰击所述沟槽21的底部，以形成损伤层22；
参照图1和图2，本实施例中，惰性粒子可以是氩粒子、氦粒子、氖粒子中的一种或多种。例如通过氩粒子束轰击沟槽21底部，从而在氩粒子束的轰击下，在沟槽21底形成损伤层22，该损伤层22中存在较多的晶格缺陷和悬挂键，而较多的悬挂键可以加速氧气与半导体衬底10，例如单晶硅的化学反应速度。由于沟槽21侧壁与氩粒子束方向平行，因此沟槽21侧壁不会被氩粒子束轰击，沟槽21壁表面的质量依然很高，也即沟槽21侧壁的单晶硅的化学性质没有发生改变，这样在进行氧化时，底部的氧化速度比沟槽21侧壁的氧化速度快，在相同氧化条件下，沟槽21底部的栅极氧化层23比沟槽21侧壁的栅极氧化层23的厚要大。
步骤S4、对所述沟槽21的侧壁及所述损伤层22进行氧化，以在所述沟槽21内壁面形成栅极氧化层23；
参照3，本实施例中，栅极氧化层23可以采用热氧化法或者沉积氧化层发来进行，本实施优选采用热氧化法，具体地，采用纯度较高的氧气，并在高温环境下对整个半导体衬底10进行氧化处理，从而在沟槽21的侧壁以及沟槽21底部形成栅极氧化层23，由于沟槽21底部存在损伤层22，并且沟槽21侧壁为仍然高质量硅，因此沟槽21底部的氧化速度更快，这样，在氧化结束后，即可在沟槽21底部和沟槽21侧壁形成不同厚度的栅极氧化层23。也即，覆盖于所述沟槽21底部的所述栅极氧化层23的厚度大于覆盖于沟槽21内周壁的所述栅极氧化层23的厚度。
该栅极氧化层23为栅极与发射极以及集电极的电介质层，由静电学可知，对于沟槽栅极区20与集电极区组成的电容器，以及沟槽栅极区20与发射极区组成的电容器，均满足如下的关系式：
C＝ε·S/L (1)
其中，ε为二氧化硅电介质的介电常数，S为沟槽21栅极和集电极形成的电容中，两个极板的面积，L为栅极和集电极之间的距离，也即二氧化硅层的厚度，由公式可知，电容的容量与电介质的介电常数成正比，与两个极板的面积成正比，与两个极板之间的距离成反比。在绝缘栅双极晶体管导通时，集电极区经漂移区连接至沟槽21栅极的外壁，从而与沟槽21栅极的内壁构成沟槽21栅极和集电极形成的电容的两个极板，当增大沟槽21底部栅极氧化层23的厚度度时，则两个极板的距离增大，在两个极板面积以及介电常数不变的情况下，电容随两个极板的距离增大而减小。
绝缘栅双极晶体管的开/关时间与该寄生电容成正比例关系，也即寄生电容越大，绝缘栅双极晶体管的开/关时间越长，本实施通过增加沟槽21底部栅极氧化层23，也即电介质层的厚度，从而减小寄生电容，以实现缩短绝缘栅双极晶体管的开/关时间越长的目的，降低器件的导通功耗。
可以理解的是，由于本实施例仅增加绝缘栅双极晶体管底部栅极氧化层23的厚度，而沟槽21内侧壁栅极氧化层23的厚度不变，可以将沟槽21侧壁栅极氧化层23的厚度设计得较薄，从而降低阱区反型的阈值电压，也就是IGBT的开通电压，以降低器件的导通损耗。
侧壁氧化层的厚度决定着阱区反型的阈值电压，也就是IGBT的开通电压，因此沟槽21氧化层的厚度一般都做得较薄，以降低IGBT的驱动电压。
步骤S5、在所述沟槽21中填充多晶硅以形成多晶层24；
参照图4，本实施例中，在沟槽21中填充多晶硅的方式化学气相沉积等技术，在栅极氧化层23上沉积形成多晶硅，然后再刻蚀掉沟槽21以外的多晶硅，或者先制备非晶硅，然后再通过固相晶化、激光晶化和快速热处理晶化等技术，将非晶硅晶化成多晶硅后，填充与沟槽21中。
步骤S6、将绝缘材料自所述第一表面覆盖于所述多晶层24的顶部以形成绝缘层25。
参照图5，本实施例中，可以采用热氧化工艺对器件进行处理，使多晶硅表面生长出多晶硅氧化层，多晶硅氧化层为绝缘层25，或者采用溅镀的方式在整个表面沉积绝缘层25，然后再刻蚀掉沟槽21以外的绝缘层25，其中绝缘层25的材料可以是材料为二氧化硅、氮化硅等绝缘性良好的材料制得。
本实施例在制作栅极氧化层23时，通过氩粒子、氦粒子、氖粒子等惰性粒子或者氧化剂来轰击沟槽21底部，从而在氩粒子束的轰击下，在沟槽21底形成损伤层22，该损伤层22中存在较多的缺陷和悬挂键。由于沟槽21侧壁与氩粒子束方向平行，因此沟槽21侧壁不会被氩粒子束轰击，沟槽21壁表面的质量依然很高，从而在氧化时，底部的氧化速度比沟槽21侧壁的氧化速度快，这样，在相同氧化条件下，在沟槽21底部和沟槽21侧壁形成不同厚度的栅极氧化层23。也即，覆盖于所述沟槽21底部的所述栅极氧化层23的厚度大于覆盖于沟槽21内周壁的所述栅极氧化层23的厚度。如此设置，有利于将沟槽21底部的栅极氧化层23厚度设计得较厚，从而减小寄生电容，以实现缩短绝缘栅双极晶体管的开/关时间越长的目的，降低器件的导通功耗。同时将沟槽21侧壁栅极氧化层23的厚度设计得较薄，从而降低阱区反型的阈值电压，也就是IGBT的开通电压，以降低器件的导通损耗。
本发明实现了在缩短绝缘栅双极晶体管的开/关时间，同时保证绝缘栅双极晶体管有较优的导通阈值电压，也即较低的导通压降，有利于优化导通压降和开关时间之间的折中关系。
参照图1至图5，可以理解的是，上述实施例中，在所述半导体衬底10的第一表面进行刻蚀以形成沟槽21的步骤和利用惰性粒子和/或氧化剂30轰击所述沟槽21的底部，以形成损伤层22的步骤之间还包括步骤：
对所述沟槽21的底部及侧壁进行氧化以形成二氧化硅层，并将所述二氧化硅层去除。
本实施例中，将沟槽21表面因反应离子束刻蚀带来的半导体衬底10，例如单晶硅损伤层22形成二氧化硅；然后除去二氧化硅后，使得沟槽21表面无损伤，也即保证沟槽21壁能够形成高质量的栅极氧化层23，从而确保阈值电压的一致性，和高质量的导电沟道。
参照图1至图5，在一优选实施例中，所述损伤层22厚度大于0.1um。
本实施例中，通过惰性粒子和/或氧化剂30轰击所述沟槽21的底部，所形成的损伤层22厚度大于0.1um，而沟槽21的内侧壁由于与惰性粒子和/或氧化剂30轰击的方向平行，从而不会受到影响，如此设置，使得在形成栅极氧化层23时，沟槽21内侧壁及沟槽21底部的栅极氧化层23均具有较优的厚度，而保证不会削弱电场，导致阈值电压上升。同时减小栅射极寄生电容Cgc以及栅极与集电极寄生电容Cge的容值，从而缩短栅射极寄生电容Cge以及栅极与集电极寄生电容Cgc的充电时间和放电时间，实现缩短绝缘栅双极晶体管的开通与关断时间的目的。
参照图1至图5，在一优选实施例中，所述惰性粒子如氩粒子、氖粒子等或者如氧原子等氧化剂轰击能量为0.2keV-500keV。所述惰性粒子轰击剂量为1*e13-1*e16/cm2。
本实施例中，粒子束在获得能量后发射至半导体衬底10表面，从而在半导体衬底10表面的形成晶格缺陷和悬挂键，以在形成栅极氧化层23时，加速氧气与半导体衬底10之间的氧化速度，因此轰击能量和剂量均须达到一定的值。本方案中，将惰性粒子轰击能量为0.2keV-500keV，优选地，所述离子注入能量为70Kev。当离子注入能量小于0.2keV时，则无法很好的破坏半导体衬底10化学属性，缠身晶格缺陷及悬挂键。而当例子注入能量大于500keV时，则可能导致在半导体衬底10上发生溅射而破坏半导体衬底10。
参照图1至图5，在一优选实施例中，在所述惰性粒子轰击沟槽21底部时，所述惰性粒子的中心密度大于其边缘密度。
本实施例中，对沟槽21底部进行轰击时，可以对离子束的密度进行调整，例如惰性粒子的中心密度大于其边缘密度，通过不均匀的粒子束轰击后，在沟槽21底部形成损伤层22度不同的损伤层22，其中心区域损伤较严重，边缘区域损伤较轻。由于沟槽21底部中心区域损伤较严重，因而其悬挂键较多，氧化速度较快，在进行栅极氧化时，形成的栅极氧化层23也较厚；沟槽21底部边缘区域损伤较轻，因而其悬挂键较少，氧化速度较慢，形成的栅极氧化层23也较薄，从而在沟槽21底部形成弧形的栅极氧化层23，相比于平底氧化层，弧形的栅极氧化层23可缓解电场在沟槽21底部的集中分布，尤其是沟槽21底部的直角处，进而避免了IGBT在沟槽21底部的被过快击穿，有利于提升IGBT的耐压能力。
本发明还提出一种绝缘栅双极晶体管。
参照图5，在本发明一实施例中，绝缘栅双极晶体管包括：
半导体衬底10；
形成在所述半导体衬底10第一表面的有源区(图未标示)；
所述有源区包括沟槽栅极区20；所述沟槽栅极区20包括自所述半导体衬底10的第一表面开设的沟槽21、形成于所述沟槽21底部的损伤层22，形成于所述损伤层22及所述沟槽21的内侧壁面的栅极氧化层23、填充于所述沟槽21中的多晶层24和自所述第一表面覆盖于所述多晶层24的顶部的绝缘层25。
需要说明的是，在形成栅极氧化层23时，对沟槽21底部进行轰击所形成的损伤层22中存在较多的晶格缺陷和悬挂键，而较多的悬挂键可以加速氧气与半导体衬底10的化学反应速度。而随着在损伤层22上形成栅极氧化层23的氧化程度，损伤层22的厚度会慢慢减小，当氧化充分时，损伤层22可能完全被栅极氧化层23替代而消失。
本发明通过在制作栅极氧化层23时，通过惰性粒子或者氧化剂来轰击沟槽21底部，从而在沟槽21底形成损伤层22，该损伤层22中存在较多的缺陷和悬挂键，使得沟槽21底部的氧化速度比沟槽21侧壁的氧化速度快，这样，在相同氧化条件下，在沟槽21底部和沟槽21侧壁形成不同厚度的栅极氧化层23。也即，覆盖于所述沟槽21底部的所述栅极氧化层23的厚度大于覆盖于沟槽21内周壁的所述栅极氧化层23的厚度。如此设置，有利于将沟槽21底部的栅极氧化层23厚度设计得较厚，从而减小寄生电容，以实现缩短绝缘栅双极晶体管的开/关时间越长的目的，降低器件的导通功耗。同时将沟槽21侧壁栅极氧化层23的厚度设计得较薄，从而降低阱区反型的阈值电压，也就是IGBT的开通电压，以降低器件的导通损耗。
本发明实现了在缩短绝缘栅双极晶体管的开/关时间，同时保证绝缘栅双极晶体管有较优的导通阈值电压，也即导通压降，具有较好的导通压降和开关时间之间的折中关系。
可以理解的是，本发明绝缘栅双极晶体管还包括发射极、阱区、漂移区和集电极，其具体结构可参照常规的绝缘栅双极晶体管设置。而其制作过程包括离子注入、表面氧化、光刻等常规技术中的缘栅双极晶体管制作方法，此处不再赘述。
本实施例中，所述损伤层22的厚度自其中心区域向所述沟槽21内侧壁递减。
本实施例中，通过对沟槽21底部进行轰击时，粒子的中心密度大于其边缘密度，使得沟槽21底部中心区域损伤较严重，因而其悬挂键较多，氧化速度较快，在进行栅极氧化时，形成的栅极氧化层23也较厚；沟槽21底部边缘区域损伤较轻，因而其悬挂键较少，氧化速度较慢，形成的栅极氧化层23也较薄，从而在沟槽21底部形成弧形的栅极氧化层23，以缓解电场在沟槽21底部的集中分布，尤其是沟槽21底部的直角处，进而避免了IGBT在沟槽21底部的被过快击穿，有利于提升IGBT的耐压能力。
本发明还提出一种IPM模块，该IPM模块包括所述的绝缘栅双极晶体管，该绝缘栅双极晶体管的具体结构参照上述实施例，由于IPM模块采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。
本领域技术人员可以理解的是，所述IPM模块可以包括4个所述绝缘栅双极晶体管，也可以包括6个所述绝缘栅双极晶体管，所述绝缘栅双极晶体管之间的连接管关系在此不再赘述。
本发明还提出一种空调器，所述空调器包括上述IPM模块。该IPM模块可以用于空调器的主电路或控制电路上，在此不做具体限定。
以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是在本发明的发明构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。
Claims (9)
1.一种绝缘栅双极晶体管的栅极制作方法，其特征在于，所述绝缘栅双极晶体管的栅极制作方法包括以下步骤：
准备半导体衬底；
在所述半导体衬底的第一表面进行刻蚀以形成沟槽；
利用惰性粒子和/或氧化剂轰击所述沟槽的底部，以形成损伤层；其中，所述惰性粒子与所述沟槽侧壁方向平行；
对所述沟槽的侧壁及所述损伤层进行氧化，以在所述沟槽内壁面形成栅极氧化层；所述栅极氧化层为栅极与绝缘栅双极晶体管的发射极以及集电极的电介质层；
在所述沟槽中填充多晶硅以形成多晶层；
将绝缘材料自所述第一表面覆盖于所述多晶层的顶部以形成绝缘层；
在所述惰性粒子和/或氧化剂轰击沟槽底部时，所述惰性粒子和/或氧化剂在沟槽底部中心区域的密度大于其在沟槽底部边缘区域的密度。
2.如权利要求1所述的绝缘栅双极晶体管的栅极制作方法，其特征在于，在所述半导体衬底的第一表面进行刻蚀以形成沟槽的步骤和利用惰性粒子和/或氧化剂轰击所述沟槽的底部，以形成损伤层的步骤之间还包括步骤：
对所述沟槽的底部及侧壁进行氧化以形成二氧化硅层，并将所述二氧化硅层去除。
3.如权利要求1所述的绝缘栅双极晶体管的栅极制作方法，其特征在于，覆盖于所述沟槽底部的所述栅极氧化层的厚度大于覆盖于沟槽内周壁的所述栅极氧化层的厚度。
4.如权利要求1所述的绝缘栅双极晶体管的栅极制作方法，其特征在于，所述损伤层厚度大于0.1um。
5.如权利要求1所述的绝缘栅双极晶体管的栅极制作方法，其特征在于，所述惰性粒子和/或氧化剂轰击能量为0.2keV-500keV。
6.如权利要求1所述的绝缘栅双极晶体管的栅极制作方法，其特征在于，所述惰性粒子和/或氧化剂轰击剂量为1*e13-1*e16/cm2。
7.一种绝缘栅双极晶体管，其特征在于，所述绝缘栅双极晶体管包括：
半导体衬底；
形成在所述半导体衬底第一表面的有源区；
所述有源区包括沟槽栅极区；所述沟槽栅极区包括自所述半导体衬底的第一表面开设的沟槽、形成于所述沟槽底部的损伤层，形成于所述损伤层及所述沟槽的内侧壁面的栅极氧化层、填充于所述沟槽中的多晶层和自所述第一表面覆盖于所述多晶层的顶部的绝缘层；
所述损伤层的厚度自沟槽底部中心区域向沟槽底部边缘递减。
8.一种IPM模块，其特征在于，包括如权利要求7所述的绝缘栅双极晶体管。
9.一种空调器，其特征在于，所述空调器包括如权利要求8所述的IPM模块。
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