KR20220072242A - 비휘발성 메모리 장치의 데이터 기입 방법 및 이를 수행하는 비휘발성 메모리 장치 - Google Patents

비휘발성 메모리 장치의 데이터 기입 방법 및 이를 수행하는 비휘발성 메모리 장치 Download PDF

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Abstract

비휘발성 메모리 장치의 데이터 기입 방법에서, 복수의 메모리 블록들 각각을 서로 다른 특성을 가지는 2개 이상의 워드 라인 그룹들로 구분한다. 복수의 메모리 블록들 중 2개 이상의 메모리 블록들에 대한 기입 커맨드를 수신한다. 2개 이상의 메모리 블록들에 대한 전체 데이터 기입 구간 중에서 일부 구간 동안에, 2개 이상의 메모리 블록들 중 1개의 메모리 블록에 대한 어드레스를 수신하여, 1개의 메모리 블록에 포함되는 워드 라인 그룹에 대한 데이터 기입 동작을 수행한다. 전체 데이터 기입 구간 중에서 일부 구간을 제외한 다른 일부 구간 동안에, 2개 이상의 메모리 블록들에 대한 어드레스를 수신하여, 2개 이상의 메모리 블록들에 포함되는 워드 라인 그룹들에 대한 데이터 기입 동작을 수행한다.

Description

비휘발성 메모리 장치의 데이터 기입 방법 및 이를 수행하는 비휘발성 메모리 장치{METHOD OF WRITING DATA IN NONVOLATILE MEMORY DEVICE AND NONVOLATILE MEMORY DEVICE PERFORMING THE SAME}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 비휘발성 메모리 장치의 데이터 기입 방법 및 상기 데이터 기입 방법을 수행하는 비휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(nonvolatile memory device)로 구분될 수 있다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 비휘발성 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 비휘발성 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다.
최근에는 반도체 메모리 장치의 집적도가 향상됨에 따라, 비휘발성 메모리 장치에 포함되는 하나의 메모리 블록의 크기가 증가하며, 이 경우 복수의 메모리 블록들에 대한 데이터 기입 동작 시에 성능의 변동(variation)이 발생할 수 있다. 따라서, 이러한 성능 변동 문제를 해결하기 위한 다양한 방식들이 연구되고 있다.
본 발명의 일 목적은 비휘발성 메모리 장치에서 데이터 기입 동작을 효율적으로 수행할 수 있는 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 데이터 기입 방법을 수행하는 비휘발성 메모리 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 기입 방법에서, 복수의 메모리 블록들 각각을 서로 다른 특성을 가지는 2개 이상의 워드 라인 그룹들로 구분한다. 상기 복수의 메모리 블록들 중 2개 이상의 메모리 블록들에 대한 기입 커맨드를 수신한다. 상기 2개 이상의 메모리 블록들에 대한 전체 데이터 기입 구간 중에서 일부 구간 동안에, 상기 2개 이상의 메모리 블록들 중 1개의 메모리 블록에 대한 어드레스를 수신하여, 상기 1개의 메모리 블록에 포함되는 워드 라인 그룹에 대한 데이터 기입 동작을 수행한다. 상기 전체 데이터 기입 구간 중에서 상기 일부 구간을 제외한 다른 일부 구간 동안에, 상기 2개 이상의 메모리 블록들에 대한 어드레스를 수신하여, 상기 2개 이상의 메모리 블록들에 포함되는 워드 라인 그룹들에 대한 데이터 기입 동작을 수행한다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 메모리 셀 어레이 및 제어 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 블록들을 포함한다. 상기 제어 회로는 상기 복수의 메모리 블록들 각각을 서로 다른 특성을 가지는 2개 이상의 워드 라인 그룹들로 구분하고, 상기 복수의 메모리 블록들 중 2개 이상의 메모리 블록들에 대한 기입 커맨드를 수신하고, 상기 2개 이상의 메모리 블록들에 대한 전체 데이터 기입 구간 중에서 일부 구간 동안에 상기 2개 이상의 메모리 블록들 중 1개의 메모리 블록에 대한 어드레스를 수신하여 상기 1개의 메모리 블록에 포함되는 워드 라인 그룹에 대한 데이터 기입 동작을 수행하며, 상기 전체 데이터 기입 구간 중에서 상기 일부 구간을 제외한 다른 일부 구간 동안에 상기 2개 이상의 메모리 블록들에 대한 어드레스를 수신하여 상기 2개 이상의 메모리 블록들에 포함되는 워드 라인 그룹들에 대한 데이터 기입 동작을 수행한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 기입 방법에서, 제1 메모리 블록을 제1 특성을 가지는 제1 워드 라인 그룹 및 제2 특성을 가지는 제2 워드 라인 그룹으로 구분한다. 제2 메모리 블록을 상기 제1 특성을 가지는 제3 워드 라인 그룹 및 상기 제2 특성을 가지는 제4 워드 라인 그룹으로 구분한다. 상기 제1 및 제2 메모리 블록들에 대한 전체 데이터 기입 구간 중에서 제1 기입 구간 동안에, 상기 제1 워드 라인 그룹에 포함되는 제1 선택 워드 라인들에 대한 제1 어드레스를 수신하여, 상기 제1 선택 워드 라인들에 대한 기입 동작을 수행한다. 상기 전체 데이터 기입 구간 중에서 상기 제1 기입 구간 이후의 제2 기입 구간 동안에, 상기 제1 워드 라인 그룹에 포함되는 제2 선택 워드 라인들에 대한 제2 어드레스 및 상기 제4 워드 라인 그룹에 포함되는 제3 선택 워드 라인들에 대한 제3 어드레스를 수신하여, 상기 제2 및 제3 선택 워드 라인들에 대한 기입 동작을 수행한다. 상기 제2 기입 구간 동안에, 상기 제2 워드 라인 그룹에 포함되는 제4 선택 워드 라인들에 대한 제4 어드레스 및 상기 제3 워드 라인 그룹에 포함되는 제5 선택 워드 라인들에 대한 제5 어드레스를 수신하여, 상기 제4 및 제5 선택 워드 라인들에 대한 기입 동작을 수행한다. 상기 전체 데이터 기입 구간 중에서 상기 제2 기입 구간 이후의 제3 기입 구간 동안에, 상기 제3 워드 라인 그룹에 포함되는 제4 선택 워드 라인들에 대한 제4 어드레스를 수신하여, 상기 제4 선택 워드 라인들에 대한 기입 동작을 수행한다.
상기와 같은 본 발명의 실시예들에 따른 데이터 기입 방법 및 비휘발성 메모리 장치에서는, 각각의 메모리 블록을 특성에 따라 2 이상의 워드 라인 그룹들로 구분하고, 이후에 2개 이상의 메모리 블록들을 동시에 운용하여 데이터 기입 동작을 수행하며, 이 때 일부 구간에서만 서로 다른 메모리 블록들에 포함되고 서로 다른 특성을 가지는 워드 라인 그룹들을 혼용하여 데이터 기입 동작을 수행할 수 있다. 따라서, 워드 라인 특성에 따라 나타나는 성능 변동(variation 또는 fluctuation)을 완화할 수 있고, 성능 병목(performance bottleneck) 현상을 제거할 수 있으며, QoS(Quality of Service)가 악화되는 것을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 기입 방법을 나타내는 순서도이다.
도 2는 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 컨트롤러를 나타내는 블록도이다.
도 5는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 6은 도 1의 복수의 메모리 블록들 각각을 2개 이상의 워드 라인 그룹들로 구분하는 단계의 일 예를 나타내는 순서도이다.
도 7은 도 6의 동작을 설명하기 위한 도면이다.
도 8은 도 1의 1개의 메모리 블록에 포함되는 워드 라인 그룹 및 2개 이상의 메모리 블록들에 포함되는 워드 라인 그룹들에 대한 데이터 기입 동작을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 9, 10a, 10b, 10c, 10d, 10e, 10f, 10g, 10h, 10i 및 10j는 도 8의 동작을 설명하기 위한 도면들이다.
도 11은 도 1의 복수의 메모리 블록들 각각을 2개 이상의 워드 라인 그룹들로 구분하는 단계의 다른 예를 나타내는 순서도이다.
도 12는 도 11의 동작을 설명하기 위한 도면이다.
도 13은 도 1의 1개의 메모리 블록에 포함되는 워드 라인 그룹 및 2개 이상의 메모리 블록들에 포함되는 워드 라인 그룹들에 대한 데이터 기입 동작을 수행하는 단계의 다른 예를 나타내는 순서도이다.
도 14, 15a, 15b, 15c, 15d, 15e, 15f 및 15g는 도 13의 동작을 설명하기 위한 도면들이다.
도 16은 도 1의 복수의 메모리 블록들 각각을 2개 이상의 워드 라인 그룹들로 구분하는 단계의 또 다른 예를 나타내는 순서도이다.
도 17은 도 16의 동작을 설명하기 위한 도면이다.
도 18은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 기입 방법을 나타내는 순서도이다.
도 19는 도 18의 복수의 메모리 블록들 각각의 2개 이상의 워드 라인 그룹들에 대한 정보를 업데이트하는 단계의 일 예를 나타내는 순서도이다.
도 20은 본 발명의 실시예들에 따른 스토리지 장치 및 이를 포함하는 스토리지 시스템을 나타내는 블록도이다.
도 21은 본 발명의 실시예들에 따른 스토리지 시스템이 적용된 데이터 센터를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 기입 방법을 나타내는 순서도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 데이터 기입 방법은 복수의 메모리 블록들을 포함하는 비휘발성 메모리 장치에 의해 수행된다. 상기 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템의 구조는 도 2 내지 5를 참조하여 상세하게 후술하도록 한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 기입 방법에서, 상기 복수의 메모리 블록들 각각을 서로 다른 특성을 가지는 2개 이상의 워드 라인 그룹들로 구분한다(단계 S100). 예를 들어, 상기 복수의 메모리 블록들 각각은 복수의 워드 라인들과 연결되며, 각각의 메모리 블록은 상기 복수의 워드 라인들을 기준으로 구분될 수 있다. 예를 들어, 각각의 워드 라인 그룹은 적어도 1개의 워드 라인 및 이와 연결되는 메모리 셀들을 포함할 수 있다.
일 실시예에서, 상기 2개 이상의 워드 라인 그룹들이 가지는 상기 서로 다른 특성은 각각의 워드 라인 그룹의 성능(또는 효율), 위치 등과 관련될 수 있다. 예를 들어, 상기 각각의 워드 라인 그룹의 성능은 프로그램(program) 성능, 데이터 리텐션(retention) 성능 등을 포함할 수 있다. 예를 들어, 상기 각각의 워드 라인 그룹의 위치는 상기 각각의 워드 라인 그룹이 상기 각 메모리 블록의 가장자리(edge)에 위치하는지 또는 중심부(center)에 위치하는지 등을 나타낼 수 있다. 상기 각각의 메모리 블록의 그룹화를 수행하는 단계 S100에 대해서는 도 6 등을 참조하여 상세하게 후술하도록 한다.
상기 복수의 메모리 블록들 중 2개 이상의 메모리 블록들에 대한 기입 커맨드를 수신한다(단계 S200). 다시 말하면, 상기 기입 커맨드에 기초한 데이터 기입 동작 시에 상기 2개 이상의 메모리 블록들을 동시에 및/또는 한 번에 운용할 수 있다.
상기 2개 이상의 메모리 블록들에 대한 전체 데이터 기입 구간 중에서 일부 구간 동안에, 상기 2개 이상의 메모리 블록들 중 1개의 메모리 블록에 대한 어드레스를 수신하여, 상기 1개의 메모리 블록에 포함되는 워드 라인 그룹에 대한 데이터 기입 동작을 수행한다(단계 S300).
또한, 상기 전체 데이터 기입 구간 중에서 상기 일부 구간을 제외한 다른 일부 구간 동안에, 상기 2개 이상의 메모리 블록들에 대한 어드레스를 수신하여, 상기 2개 이상의 메모리 블록들에 포함되는 워드 라인 그룹들에 대한 데이터 기입 동작을 수행한다(단계 S400).
다시 말하면, 본 발명의 실시예에서 상기 2개 이상의 메모리 블록들을 동시에/한 번에 운용하여 데이터 기입 동작을 수행한다는 것은, 상기 전체 데이터 기입 구간 모두에서 상기 2개 이상의 메모리 블록들을 혼용(mix)한다기 보다는, 상기 일부 구간 동안에는 상기 1개의 메모리 블록만을 이용하여 데이터 기입 동작을 수행하고 상기 다른 일부 구간 동안에만 상기 2개 이상의 메모리 블록들을 혼용하여(즉, interleaving하여) 데이터 기입 동작을 수행하는 것을 나타낼 수 있다.
일 실시예에서, 단계 S400의 상기 데이터 기입 동작은, 서로 다른 메모리 블록들에 포함되고 서로 다른 특성을 가지는 상기 워드 라인 그룹들에 대해 수행될 수 있다. 예를 들어, 하나의 메모리 블록에 포함되고 제1 특성을 가지는 워드 라인 그룹 및 다른 하나의 메모리 블록에 포함되고 상기 제1 특성과 다른 제2 특성을 가지는 워드 라인 그룹을 혼용하여 단계 S400의 상기 데이터 기입 동작이 수행될 수 있다. 상기 데이터 기입 동작을 수행하는 단계 S300 및 S400에 대해서는 도 6 등을 참조하여 상세하게 후술하도록 한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 기입 방법에서는, 각각의 메모리 블록을 특성에 따라 2 이상의 워드 라인 그룹들로 구분하고, 이후에 2개 이상의 메모리 블록들을 동시에 운용하여 데이터 기입 동작을 수행하며, 이 때 일부 구간에서만 서로 다른 메모리 블록들에 포함되고 서로 다른 특성을 가지는 워드 라인 그룹들을 혼용하여 데이터 기입 동작을 수행할 수 있다. 따라서, 워드 라인 특성에 따라 나타나는 성능 변동(variation 또는 fluctuation)을 완화할 수 있고, 성능 병목(performance bottleneck) 현상을 제거할 수 있으며, QoS(Quality of Service)가 악화되는 것을 방지할 수 있다.
도 2는 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 2를 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 시스템(10)은 복수의 채널들(CH1, CH2, ..., CHm)을 지원할 수 있고, 메모리 장치(100)와 메모리 컨트롤러(200)는 복수의 채널들(CH1~CHm)을 통해 연결될 수 있다. 예를 들어, 메모리 시스템(10)은 SSD(Solid State Drive)와 같은 스토리지 장치로 구현될 수 있다.
메모리 장치(100)는 복수의 비휘발성 메모리 장치들(NVM11, NVM12, ..., NVM1n, NVM21, NVM22, ..., NVM2n, NVMm1, NVMm2, ..., NVMmn)을 포함할 수 있다. 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 대응하는 웨이(way)를 통해 복수의 채널들(CH1~CHm) 중 하나에 연결될 수 있다. 예를 들어, 비휘발성 메모리 장치들(NVM11~NVM1n)은 웨이들(W11, W12, ..., W1n)을 통해 제1 채널(CH1)에 연결되고, 비휘발성 메모리 장치들(NVM21~NVM2n)은 웨이들(W21, W22, ..., W2n)을 통해 제2 채널(CH2)에 연결되며, 비휘발성 메모리 장치들(NVMm1~NVMmn)은 웨이들(Wm1, Wm2, ..., Wmn)을 통해 제m 채널(CHm)에 연결될 수 있다. 예시적인 실시예에서, 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 메모리 컨트롤러(200)로부터의 개별적인 명령에 따라 동작할 수 있는 임의의 메모리 단위로 구현될 수 있다. 예를 들어, 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 칩(chip) 또는 다이(die)로 구현될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 본 발명의 실시예들에 따라 동시에 운용되는 2개 이상의 메모리 블록들은 1개의 비휘발성 메모리 장치(예를 들어, 1개의 칩 또는 다이)에 포함될 수 있다.
메모리 컨트롤러(200)는 복수의 채널들(CH1~CHm)을 통해 메모리 장치(100)와 신호들을 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 채널들(CH1~CHm)을 통해 메모리 장치(100)로 커맨드들(CMDa, CMDb, ..., CMDm), 어드레스들(ADDRa, ADDRb, ..., ADDRm) 및 데이터(DATAa, DATAb, ..., DATAm)를 메모리 장치(100)로 전송하거나, 메모리 장치(100)로부터 데이터(DATAa~DATAm)를 수신할 수 있다.
메모리 컨트롤러(200)는 각각의 채널을 통해 해당 채널에 연결된 비휘발성 메모리 장치들 중 하나를 선택하고, 선택된 비휘발성 메모리 장치와 신호들을 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 제1 채널(CH1)에 연결된 비휘발성 메모리 장치들(NVM11~NVM1n) 중 비휘발성 메모리 장치(NVM11)를 선택할 수 있다. 메모리 컨트롤러(200)는 선택된 비휘발성 메모리 장치(NVM11)로 제1 채널(CH1)을 통해 커맨드(CMDa), 어드레스(ADDRa) 및 데이터(DATAa)를 전송하거나, 선택된 비휘발성 메모리 장치(NVM11)로부터 데이터(DATAa)를 수신할 수 있다.
메모리 컨트롤러(200)는 서로 다른 채널들을 통해 메모리 장치(100)와 신호들을 병렬적으로 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 제1 채널(CH1)을 통해 메모리 장치(100)로 커맨드(CMDa)를 전송하는 동안 제2 채널(CH2)을 통해 메모리 장치(100)로 커맨드(CMDb)를 전송할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 제1 채널(CH1)을 통해 메모리 장치(100)로부터 데이터(DATAa)를 수신하는 동안 제2 채널(CH2)을 통해 메모리 장치(100)로부터 데이터(DATAb)를 수신할 수 있다.
메모리 컨트롤러(200)는 메모리 장치(100)의 전반적인 동작을 제어할 수 있다. 메모리 컨트롤러(200)는 채널들(CH1~CHm)로 신호를 전송하여 채널들(CH1~CHm)에 연결된 비휘발성 메모리 장치들(NVM11~NVMmn) 각각을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 제1 채널(CH1)로 커맨드(CMDa) 및 어드레스(ADDRa)를 전송하여 비휘발성 메모리 장치들(NVM11~NVM1n) 중 선택된 하나를 제어할 수 있다.
비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 메모리 컨트롤러(200)의 제어에 따라 동작할 수 있다. 예를 들어, 비휘발성 메모리 장치(NVM11)는 제1 채널(CH1)로 제공되는 커맨드(CMDa), 어드레스(ADDRa) 및 데이터(DATAa)에 따라 데이터(DATAa)를 프로그램할 수 있다. 예를 들어, 비휘발성 메모리 장치(NVM21)는 제2 채널(CH2)로 제공되는 커맨드(CMDb) 및 어드레스(ADDRb)에 따라 데이터(DATAb)를 독출하고, 독출된 데이터(DATAb)를 메모리 컨트롤러(200)로 전송할 수 있다.
도 2에서는 메모리 장치(100)가 m개의 채널을 통해 메모리 컨트롤러(200)와 통신하고, 메모리 장치(100)가 각각의 채널에 대응하여 n개의 비휘발성 메모리 장치를 포함하는 것으로 도시하였으나, 채널들의 개수와 하나의 채널에 연결된 비휘발성 메모리 장치의 개수는 다양하게 변경될 수 있다.
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 3을 참조하면, 비휘발성 메모리 장치(500)는 메모리 셀 어레이(510), 어드레스 디코더(520), 페이지 버퍼 회로(530), 데이터 입출력 회로(540), 전압 생성기(550) 및 제어 회로(560)를 포함한다.
메모리 셀 어레이(510)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)을 통해 어드레스 디코더(520)와 연결된다. 또한, 메모리 셀 어레이(510)는 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(530)와 연결된다. 메모리 셀 어레이(510)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)에 연결되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(510)는 각각 메모리 셀들을 포함하는 복수의 메모리 블록들(BLK1, BLK2, ..., BLKz)로 구분될 수 있다. 또한, 메모리 블록들(BLK1~BLKz) 각각은 복수의 페이지들로 구분될 수 있다.
실시예에 따라서, 메모리 셀 어레이(510)는 2차원 어레이(array) 구조 또는 3차원 수직 어레이 구조로 형성될 수 있다. 수직형(또는 3차원) 메모리 셀 어레이에 대한 자세한 설명은 본 명세서에 참고 문헌으로 결합된 미국 등록 번호 7,679,133; 8,553,466; 8,654,587; 8,559,235 및 미국 공개 번호 2011/0233648에 기술되어 있다.
제어 회로(560)는 외부(예를 들어, 도 2의 메모리 컨트롤러(200))로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 비휘발성 메모리 장치(500)의 소거 루프, 프로그램 루프 및 독출 동작을 제어한다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함하고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다. 여기서 독출 동작은 노멀 독출 동작과 데이터 리커버리 독출 동작을 포함할 수 있다.
예를 들어, 제어 회로(560)는 커맨드(CMD)에 기초하여 전압 생성기(550)를 제어하기 위한 제어 신호들(CON) 및 페이지 버퍼 회로(530)를 제어하기 위한 제어 신호들(PBC)을 발생하고, 어드레스(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 발생할 수 있다. 제어 회로(560)는 로우 어드레스(R_ADDR)를 어드레스 디코더(520)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(540)에 제공할 수 있다.
제어 회로(560)는 도 1을 참조하여 상술한 본 발명의 실시예들에 따른 데이터 기입 방법을 수행하며, 이를 위해 룩업 테이블(Look-Up Table; LUT)(570)을 포함할 수 있다. 예를 들어, 룩업 테이블(570)은 도 1의 단계 S100에 의해 획득된 상기 복수의 메모리 블록들 각각의 상기 2개 이상의 워드 라인 그룹들에 대한 정보를 포함할 수 있다. 실시예에 따라서, 상기 워드 라인 그룹 정보는 비휘발성 메모리 장치(500)의 제조 시에 획득되어 미리 저장될 수도 있고, 도 18을 참조하여 후술하는 것처럼 비휘발성 메모리 장치(500)의 구동 시에 실시간으로 업데이트될 수도 있다.
제어 회로(560)는 메모리 블록들(BLK1~BLKz) 중 2개 이상을 동시에 운용하기 위한 기입 커맨드를 수신하고, 일부 기입 구간에서는 1개의 메모리 블록에 대해서만 데이터 기입 동작을 수행하며, 다른 일부 기입 구간에서는 2개 이상의 메모리 블록들의 서로 다른 특성의 워드 라인 그룹들을 혼용하여 데이터 기입 동작을 수행할 수 있다.
어드레스 디코더(520)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(510)와 연결된다.
예를 들어, 소거/프로그램/독출 동작 시에, 어드레스 디코더(520)는 로우 어드레스(R_ADDR)에 응답하여, 복수의 워드 라인들(WL) 중 적어도 하나를 선택 워드 라인으로 결정하고, 복수의 워드 라인들(WL) 중에서 상기 선택 워드 라인을 제외한 나머지 워드 라인들을 비선택 워드 라인들로 결정할 수 있다.
또한, 소거/프로그램/독출 동작 시에, 어드레스 디코더(520)는 로우 어드레스(R_ADDR)에 응답하여, 복수의 스트링 선택 라인들(SSL) 중 적어도 하나를 선택 스트링 선택 라인으로 결정하고, 나머지 스트링 선택 라인들을 비선택 스트링 선택 라인들로 결정할 수 있다.
또한, 소거/프로그램/독출 동작 시에, 어드레스 디코더(520)는 로우 어드레스(R_ADDR)에 응답하여, 복수의 접지 선택 라인들(GSL) 중 적어도 하나를 선택 접지 선택 라인으로 결정하고, 나머지 접지 선택 라인들을 비선택 접지 선택 라인들로 결정할 수 있다.
전압 생성기(550)는 전원 전압(PWR) 및 제어 신호들(CON)에 기초하여 비휘발성 메모리 장치(500)의 동작에 필요한 전압들(VS)을 발생할 수 있다. 전압들(VS)은 어드레스 디코더(520)를 통해 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)에 인가될 수 있다. 또한, 전압 생성기(550)는 전원 전압(PWR) 및 제어 신호들(CON)에 기초하여 소거 동작에 필요한 소거 전압(VERS)을 발생할 수 있다.
예를 들어, 소거 동작 시에, 전압 생성기(550)는 메모리 블록들(BLK1~BLKz)의 공통 소스 라인 및/또는 비트 라인(BL)에 소거 전압(VERS)을 인가하고, 어드레스 디코더(520)를 통해 하나의 메모리 블록의 모든 워드 라인들에 소거 허용 전압(예를 들어, 접지 전압)을 인가할 수 있다. 소거 검증 동작 시에, 전압 생성기(550)는 어드레스 디코더(520)를 통해 하나의 메모리 블록의 모든 워드 라인들에 소거 검증 전압을 동시에 인가하거나 워드 라인 단위로 순차적으로 인가할 수 있다.
예를 들어, 프로그램 동작 시에, 전압 생성기(550)는 어드레스 디코더(520)를 통해 상기 선택 워드 라인에 프로그램 전압을 인가하고, 상기 비선택 워드 라인들에는 프로그램 금지 전압을 인가할 수 있다. 프로그램 검증 동작 시에, 전압 생성기(550)는 어드레스 디코더(520)를 통해 상기 선택 워드 라인에 프로그램 검증 전압을 인가하고, 상기 비선택 워드 라인들에는 검증 패스 전압을 인가할 수 있다.
또한, 노멀 독출 동작 시에, 전압 생성기(550)는 어드레스 디코더(520)를 통해 상기 선택 워드 라인에 독출 전압을 인가하고, 상기 비선택 워드 라인들에는 독출 패스 전압을 인가할 수 있다. 또한 데이터 리커버리 독출 동작 시에, 전압 생성기(550)는 어드레스 디코더(520)를 통해 상기 선택 워드 라인에 인접한 워드 라인에 독출 전압을 인가하고, 상기 선택 워드 라인에는 리커버리 독출 전압을 인가할 수 있다.
페이지 버퍼 회로(530)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(510)와 연결될 수 있다. 페이지 버퍼 회로(530)는 복수의 페이지 버퍼들을 포함할 수 있다. 일 실시예에서, 하나의 페이지 버퍼에 하나의 비트 라인이 연결될 수 있다. 다른 실시예에서, 하나의 페이지 버퍼에 두 개 이상의 비트 라인들이 연결될 수 있다.
페이지 버퍼 회로(530)는 메모리 셀 어레이(510)에 프로그램 될 기입 데이터(DAT)를 저장하거나 혹은 메모리 셀 어레이(510)로부터 감지된 독출 데이터(DAT)를 저장할 수 있다. 즉, 페이지 버퍼 회로(530)는 비휘발성 메모리 장치(500)의 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다.
데이터 입출력 회로(540)는 데이터 라인들(DL)을 통해 페이지 버퍼 회로(530)와 연결될 수 있다. 데이터 입출력 회로(540)는 컬럼 어드레스(C_ADDR)에 응답하여, 데이터(DAT)를 페이지 버퍼 회로(530)를 거쳐서 메모리 셀 어레이(510)에 제공하거나 메모리 셀 어레이(510)로부터 페이지 버퍼 회로(530)를 거쳐서 출력되는 데이터(DAT)를 외부에 제공할 수 있다.
한편, NAND 플래시 메모리 장치에 기초하여 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 설명하였으나, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 임의의 비휘발성 메모리 장치일 수 있다.
도 4는 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 컨트롤러를 나타내는 블록도이다.
도 4를 참조하면, 메모리 컨트롤러(600)는 프로세서(610), 메모리(또는 버퍼 메모리)(620), FTL(Flash Translation Layer)(630), 호스트 인터페이스(640), ECC(Error Correction Code) 엔진(650), 메모리 인터페이스(660) 및 AES(Advanced Encryption Standard) 엔진(670)을 포함할 수 있다.
프로세서(610)는 호스트 장치(예를 들어, 도 20의 1100)로부터 호스트 인터페이스(640)를 통하여 수신된 커맨드에 응답하여 메모리 컨트롤러(600)의 동작을 제어할 수 있다. 예를 들어, 프로세서(610)는 메모리 시스템(예를 들어, 도 2의 10)의 동작을 제어하며, 메모리 시스템(10)을 구동하기 위한 펌웨어(Firmware)를 채용하여 각각의 구성들을 제어할 수 있다.
메모리(620)는 프로세서(610)에 의해 실행 및 처리되는 명령어 및 데이터를 저장할 수 있다. 예를 들어, 메모리(620)는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리로 구현될 수 있다.
FTL(630)은 어드레스 매핑(address mapping), 웨어-레벨링(wear-leveling), 가비지 콜렉션(garbage collection)과 같은 여러 기능을 수행할 수 있다. 어드레스 매핑 동작은 호스트 장치(1100)로부터 수신한 논리 어드레스(logical address)를, 비휘발성 메모리 장치(예를 들어, 도 3의 500) 내에 데이터를 실제로 저장하는 데 사용되는 물리 어드레스(physical address)로 바꾸는 동작이다. 웨어-레벨링은 비휘발성 메모리 장치(500) 내의 블록(block)들이 균일하게 사용되도록 하여 특정 블록의 과도한 열화를 방지하기 위한 기술로, 예시적으로 물리 블록(physical block)들의 소거 카운트들을 밸런싱하는 펌웨어 기술을 통해 구현될 수 있다. 가비지 콜렉션은, 메모리 블록의 유효 데이터를 새 메모리 블록에 복사한 후 기존 메모리 블록을 소거(erase)하는 방식을 통해 비휘발성 메모리 장치(500) 내에서 사용 가능한 용량을 확보하기 위한 기술이다.
에러 정정을 위한 ECC 엔진(650)은 BCH(Bose-Chaudhuri-Hocquenghem) 코드, LDPC(Low Density Parity Check) 코드, 터보 코드(Turbo Code), 리드-솔로몬 코드(Reed-Solomon Code), 콘볼루션 코드(Convolution Code), RSC(Recursive Systematic Code), TCM(Trellis-Coded Modulation), BCM(Block Coded Modulation) 등의 부호화된 변조(Coded Modulation), 또는 다른 에러 정정 코드를 이용하여 ECC 인코딩 및 ECC 디코딩을 수행할 수 있다.
호스트 인터페이스(640)는 호스트 장치(1100)와 메모리 시스템(10) 사이의 물리적 연결을 제공할 수 있다. 즉, 호스트 인터페이스(640)는 호스트 장치(1100)의 버스 포맷(bus format)에 대응하여 메모리 시스템(10)과의 인터페이싱을 제공할 수 있다. 일 실시예에서, 호스트 장치(1100)의 버스 포맷은 SCSI 또는 SAS일 수 있다. 다른 실시예에서, 호스트 장치(1100)의 버스 포맷은 USB, PCIe(peripheral component interconnect express), ATA, PATA, SATA, NVMe 등일 수 있다.
메모리 인터페이스(660)는 비휘발성 메모리 장치(500)와 데이터를 교환할 수 있다. 메모리 인터페이스(660)는 데이터를 비휘발성 메모리 장치(500)에 전송할 수 있고, 비휘발성 메모리 장치(500)로부터 독출된 데이터를 수신할 수 있다. 예를 들어, 메모리 인터페이스(660)는 토글(Toggle) 혹은 온파이(ONFI)와 같은 표준 규약을 준수하도록 구현될 수 있다.
AES 엔진(670)은 메모리 컨트롤러(600)로 입력되는 데이터에 대한 암호화(encryption) 동작과 복호화(decryption) 동작 중 적어도 하나를, 대칭 키 알고리즘(symmetric-key algorithm)을 이용하여 수행할 수 있다. 상세하게 도시하지는 않았으나, AES 엔진(670)은 암호화 모듈 및 복호화 모듈을 포함할 수 있다. 실시예에 따라서, 상기 암호화 모듈 및 상기 복호화 모듈은 서로 별개의 모듈로 구현될 수도 있고 하나의 모듈로 구현될 수도 있다.
도 5는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 5를 참조하면, 메모리 시스템(20)은 메모리 장치(300) 및 메모리 컨트롤러(400)를 포함할 수 있다. 메모리 장치(300)는 도 2의 복수의 채널들(CH1~CHm) 중 하나를 기반으로 메모리 컨트롤러(200)와 통신하는 비휘발성 메모리 장치들(NVM11~NVMmn) 중 하나에 대응할 수 있다. 메모리 컨트롤러(400)는 도 2의 메모리 컨트롤러(200)에 대응할 수 있다.
메모리 장치(300)는 제1 내지 제8 핀들(P11, P12, P13, P14, P15, P16, P17, P18), 메모리 인터페이스 회로(310), 제어 로직 회로(320) 및 메모리 셀 어레이(330)를 포함할 수 있다.
메모리 인터페이스 회로(310)는 제1 핀(P11)을 통해 메모리 컨트롤러(400)로부터 칩 인에이블 신호(nCE)를 수신할 수 있다. 메모리 인터페이스 회로(310)는 칩 인에이블 신호(nCE)에 따라 제2 내지 제8 핀들(P12~P18)을 통해 메모리 컨트롤러(400)와 신호들을 송수신할 수 있다. 예를 들어, 칩 인에이블 신호(nCE)가 인에이블 상태(예를 들어, 로우 레벨)인 경우, 메모리 인터페이스 회로(310)는 제2 내지 제8 핀들(P12~P18)을 통해 메모리 컨트롤러(400)와 신호들을 송수신할 수 있다.
메모리 인터페이스 회로(310)는 제2 내지 제4 핀들(P12~P14)을 통해 메모리 컨트롤러(400)로부터 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE) 및 쓰기 인에이블 신호(nWE)를 수신할 수 있다. 메모리 인터페이스 회로(310)는 제7 핀(P17)을 통해 메모리 컨트롤러(400)로부터 데이터 신호(DQ)를 수신하거나, 메모리 컨트롤러(400)로 데이터 신호(DQ)를 전송할 수 있다. 데이터 신호(DQ)를 통해 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)가 전달될 수 있다. 예를 들어, 데이터 신호(DQ)는 복수의 데이터 신호 라인들을 통해 전달될 수 있다. 이 경우, 제7 핀(P17)은 복수의 데이터 신호들에 대응하는 복수 개의 핀들을 포함할 수 있다.
메모리 인터페이스 회로(310)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드 래치 인에이블 신호(CLE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 커맨드(CMD)를 획득할 수 있다. 메모리 인터페이스 회로(310)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 어드레스 래치 인에이블 신호(ALE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 어드레스(ADDR)를 획득할 수 있다.
일 실시예에서, 쓰기 인에이블 신호(nWE)는 고정된(static) 상태(예를 들어, 하이(high) 레벨 또는 로우(low) 레벨)를 유지하다가 하이 레벨과 로우 레벨 사이에서 토글할 수 있다. 예를 들어, 쓰기 인에이블 신호(nWE)는 커맨드(CMD) 또는 어드레스(ADDR)가 전송되는 구간에서 토글할 수 있다. 이에 따라, 메모리 인터페이스 회로(310)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드(CMD) 또는 어드레스(ADDR)를 획득할 수 있다.
메모리 인터페이스 회로(310)는 제5 핀(P15)을 통해 메모리 컨트롤러(400)로부터 읽기 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스 회로(310)는 제6 핀(P16)을 통해 메모리 컨트롤러(400)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 메모리 컨트롤러(400)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.
메모리 장치(300)의 데이터(DATA) 출력 동작에서, 메모리 인터페이스 회로(310)는 데이터(DATA)를 출력하기 전에 제5 핀(P15)을 통해 토글하는 읽기 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스 회로(310)는 읽기 인에이블 신호(nRE)의 토글링에 기초하여 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 메모리 인터페이스 회로(310)는 읽기 인에이블 신호(nRE)의 토글링 시작 시간을 기준으로 미리 정해진 딜레이(예를 들어, tDQSRE) 이후에 토글하기 시작하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 메모리 인터페이스 회로(310)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 전송할 수 있다. 이에 따라, 데이터(DATA)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 정렬되어 메모리 컨트롤러(400)로 전송될 수 있다.
메모리 장치(300)의 데이터(DATA) 입력 동작에서, 메모리 컨트롤러(400)로부터 데이터(DATA)를 포함하는 데이터 신호(DQ)이 수신되는 경우, 메모리 인터페이스 회로(310)는 메모리 컨트롤러(400)로부터 데이터(DATA)와 함께 토글하는 데이터 스트로브 신호(DQS)를 수신할 수 있다. 메모리 인터페이스 회로(310)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다. 예를 들어, 메모리 인터페이스 회로(310)는 데이터 스트로브 신호(DQS)의 상승 에지 및 하강 에지에서 데이터 신호(DQ)를 샘플링함으로써 데이터(DATA)를 획득할 수 있다.
일 실시예에서, 쓰기 인에이블 신호(nWE) 및 데이터 스트로브 신호(DQS)에 기초하여 획득되는 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)가 본 발명의 실시예들에 따른 데이터 기입 동작을 수행하는데 이용되는 커맨드, 어드레스 및 데이터에 대응할 수 있다.
메모리 인터페이스 회로(310)는 제8 핀(P18)을 통해 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(400)로 전송할 수 있다. 메모리 인터페이스 회로(310)는 레디/비지 출력 신호(nR/B)를 통해 메모리 장치(300)의 상태 정보를 메모리 컨트롤러(400)로 전송할 수 있다. 메모리 장치(300)가 비지 상태인 경우(즉, 메모리 장치(300) 내부 동작들이 수행 중인 경우), 메모리 인터페이스 회로(310)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(400)로 전송할 수 있다. 메모리 장치(300)가 레디 상태인 경우(즉, 메모리 장치(300) 내부 동작들이 수행되지 않거나 완료된 경우), 메모리 인터페이스 회로(310)는 레디 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(400)로 전송할 수 있다. 예를 들어, 메모리 장치(300)가 페이지 독출 명령에 응답하여 메모리 셀 어레이(330)로부터 데이터(DATA)를 독출하는 동안, 메모리 인터페이스 회로(310)는 비지 상태(예를 들어, 로우 레벨)를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(400)로 전송할 수 있다. 예를 들어, 메모리 장치(300)가 프로그램 명령에 응답하여 메모리 셀 어레이(330)로 데이터(DATA)를 프로그램하는 동안, 메모리 인터페이스 회로(310)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(400)로 전송할 수 있다.
제어 로직 회로(320)는 메모리 장치(300)의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(320)는 메모리 인터페이스 회로(310)로부터 획득된 커맨드/어드레스(CMD/ADDR)를 수신할 수 있다. 제어 로직 회로(320)는 수신된 커맨드/어드레스(CMD/ADDR)에 따라 메모리 장치(300)의 다른 구성 요소들을 제어하기 위한 제어 신호들을 생성할 수 있다. 예를 들어, 제어 로직 회로(320)는 메모리 셀 어레이(330)에 데이터(DATA)를 프로그램하거나, 또는 메모리 셀 어레이(330)로부터 데이터(DATA)를 독출하기 위한 각종 제어 신호들을 생성할 수 있다.
메모리 셀 어레이(330)는 제어 로직 회로(320)의 제어에 따라 메모리 인터페이스 회로(310)로부터 획득된 데이터(DATA)를 저장할 수 있다. 메모리 셀 어레이(330)는 제어 로직 회로(320)의 제어에 따라 저장된 데이터(DATA)를 메모리 인터페이스 회로(310)로 출력할 수 있다.
메모리 셀 어레이(330)는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 복수의 메모리 셀들은 플래시 메모리 셀들일 수 있다. 다만, 본 발명은 이에 한정되지 않을 수 있다.
메모리 컨트롤러(400)는 제1 내지 제8 핀들(P21, P22, P23, P24, P25, P26, P27, P28) 및 컨트롤러 인터페이스 회로(410)를 포함할 수 있다. 제1 내지 제8 핀들(P21~P28)은 메모리 장치(300)의 제1 내지 제8 핀들(P11~P18)에 대응할 수 있다.
컨트롤러 인터페이스 회로(410)는 제1 핀(P21)을 통해 메모리 장치(300)로 칩 인에이블 신호(nCE)를 전송할 수 있다. 컨트롤러 인터페이스 회로(410)는 칩 인에이블 신호(nCE)를 통해 선택한 메모리 장치(300)와 제2 내지 제8 핀들(P22~P28)을 통해 신호들을 송수신할 수 있다.
컨트롤러 인터페이스 회로(410)는 제2 내지 제4 핀들(P22~P24)을 통해 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE) 및 쓰기 인에이블 신호(nWE)를 메모리 장치(300)로 전송할 수 있다. 컨트롤러 인터페이스 회로(410)는 제7 핀(P27)을 통해 메모리 장치(300)로 데이터 신호(DQ)를 전송하거나, 메모리 장치(300)로부터 데이터 신호(DQ)를 수신할 수 있다.
컨트롤러 인터페이스 회로(410)는 토글하는 쓰기 인에이블 신호(nWE)와 함께 커맨드(CMD) 또는 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 메모리 장치(300)로 전송할 수 있다. 컨트롤러 인터페이스 회로(410)는 인에이블 상태를 가지는 커맨드 래치 인에이블 신호(CLE)를 전송함에 따라 커맨드(CMD)를 포함하는 데이터 신호(DQ)를 메모리 장치(300)로 전송하고, 인에이블 상태를 가지는 어드레스 래치 인에이블 신호(ALE)를 전송함에 따라 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 메모리 장치(300)로 전송할 수 있다.
컨트롤러 인터페이스 회로(410)는 제5 핀(P25)을 통해 메모리 장치(300)로 읽기 인에이블 신호(nRE)를 전송할 수 있다. 컨트롤러 인터페이스 회로(410)는 제6 핀(P26)을 통해 메모리 장치(300)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 메모리 장치(300)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.
메모리 장치(300)의 데이터(DATA) 출력 동작에서, 컨트롤러 인터페이스 회로(410)는 토글하는 읽기 인에이블 신호(nRE)를 생성하고, 읽기 인에이블 신호(nRE)를 메모리 장치(300)로 전송할 수 있다. 예를 들어, 컨트롤러 인터페이스 회로(410)는 데이터(DATA)가 출력되기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 읽기 인에이블 신호(nRE)를 생성할 수 있다. 이에 따라, 메모리 장치(300)에서 읽기 인에이블 신호(nRE)에 기초하여 토글하는 데이터 스트로브 신호(DQS)가 생성될 수 있다. 컨트롤러 인터페이스 회로(410)는 메모리 장치(300)로부터 토글하는 데이터 스트로브 신호(DQS)와 함께 데이터(DATA)를 포함하는 데이터 신호(DQ)를 수신할 수 있다. 컨트롤러 인터페이스 회로(410)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다.
메모리 장치(300)의 데이터(DATA) 입력 동작에서, 컨트롤러 인터페이스 회로(410)는 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 컨트롤러 인터페이스 회로(410)는 데이터(DATA)를 전송하기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 컨트롤러 인터페이스 회로(410)는 데이터 스트로브 신호(DQS)의 토글 타이밍들에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 메모리 장치(300)로 전송할 수 있다.
컨트롤러 인터페이스 회로(410)는 제8 핀(P28)을 통해 메모리 장치(300)로부터 레디/비지 출력 신호(nR/B)를 수신할 수 있다. 컨트롤러 인터페이스 회로(410)는 레디/비지 출력 신호(nR/B)에 기초하여 메모리 장치(300)의 상태 정보를 판별할 수 있다.
도 6은 도 1의 복수의 메모리 블록들 각각을 2개 이상의 워드 라인 그룹들로 구분하는 단계의 일 예를 나타내는 순서도이다. 도 7은 도 6의 동작을 설명하기 위한 도면이다.
도 1, 6 및 7을 참조하면, 단계 S100에서, 제1 메모리 블록(BLK1)을 제1 특성을 가지는 제1 워드 라인 그룹(WLG11) 및 제2 특성을 가지는 제2 워드 라인 그룹(WLG12a, WLG12b)으로 구분할 수 있다(단계 S110). 예를 들어, 제1 메모리 블록(BLK1)은 워드 라인들(WL11, WL12, WL13, WL14, WL15, WL16, WL17, WL18, WL19, WL1A)과 연결되며, 이와 연결되는 메모리 셀들(MC11, MC12, MC13, MC14, MC15, MC16, MC17, MC18, MC19, MC1A)을 포함할 수 있다. 워드 라인들(WL13~WL18) 및 메모리 셀들(MC13~MC18)을 제1 워드 라인 그룹(WLG11)으로 설정하고, 워드 라인들(WL11, WL12, WL19, WL1A) 및 메모리 셀들(MC11, MC12, MC19, MC1A)을 제2 워드 라인 그룹(WLG12a, WLG12b)으로 설정할 수 있다.
또한, 제2 메모리 블록(BLK2)을 상기 제1 특성을 가지는 제3 워드 라인 그룹(WLG21) 및 상기 제2 특성을 가지는 제4 워드 라인 그룹(WLG22a, WLG22b)으로 구분할 수 있다(단계 S120). 예를 들어, 제2 메모리 블록(BLK2)의 워드 라인들(WL23, WL24, WL25, WL26, WL27, WL28) 및 이와 연결되는 메모리 셀들(MC23, MC24, MC25, MC26, MC27, MC28)을 제3 워드 라인 그룹(WLG21)으로 설정하고, 워드 라인들(WL21, WL22, WL29, WL2A) 및 이와 연결되는 메모리 셀들(MC21, MC22, MC29, MC2A)을 제4 워드 라인 그룹(WLG22a, WLG22b)으로 설정할 수 있다.
일 실시예에서, 워드 라인들의 프로그램 성능(즉, 프로그램 속도 및/또는 시간)에 따라 상기 제1 및 제2 특성들이 결정될 수 있다. 예를 들어, 제1 및 제3 워드 라인 그룹들(WLG11, WLG21)은 제1 기준치보다 높은 프로그램 성능을 가지는 워드 라인들을 포함하고, 제2 및 제4 워드 라인 그룹들(WLG12a, WLG12b, WLG22a, WLG22b)은 상기 제1 기준치보다 낮거나 같은 프로그램 성능을 가지는 워드 라인들을 포함할 수 있다.
다른 실시예에서, 워드 라인들의 데이터 리텐션(retention) 성능에 따라 상기 제1 및 제2 특성들이 결정될 수 있다. 예를 들어, 제1 및 제3 워드 라인 그룹들(WLG11, WLG21)은 제2 기준치보다 높은 데이터 리텐션 성능을 가지는 워드 라인들을 포함하고, 제2 및 제4 워드 라인 그룹들(WLG12a, WLG12b, WLG22a, WLG22b)은 상기 제2 기준치보다 낮거나 같은 데이터 리텐션 성능을 가지는 워드 라인들을 포함할 수 있다.
또 다른 실시예에서, 메모리 블록 내에서 워드 라인들의 위치에 따라 상기 제1 및 제2 특성들이 결정될 수 있다. 예를 들어, 제2 및 제4 워드 라인 그룹들(WLG12a, WLG12b, WLG22a, WLG22b)은 제1 및 제2 메모리 블록들(BLK1, BLK2)의 가장자리에 위치하는 워드 라인들을 포함하고, 제1 및 제3 워드 라인 그룹들(WLG11, WLG21)은 제1 및 제2 메모리 블록들(BLK1, BLK2)의 중심부에 위치하는 워드 라인들을 포함할 수 있다.
다만, 본 발명은 이에 한정되지 않으며, 상기 제1 및 제2 특성들을 결정하기 위한 기준은 실시예에 따라서 다양하게 변경될 수 있다.
일 실시예에서, 상기 제1 특성을 가지는 워드 라인 그룹들(WLG11, WLG21)의 메모리 셀들에 저장되는 데이터의 비트 수와 상기 제2 특성을 가지는 워드 라인 그룹들(WLG12a, WLG12b, WLG22a, WLG22b)의 메모리 셀들에 저장되는 데이터의 비트 수는 서로 다를 수 있다. 예를 들어, 상기 제1 특성이 상기 제2 특성보다 우수한 특성을 나타내는 경우에, 워드 라인 그룹들(WLG11, WLG21)의 메모리 셀들은 TLC(triple level cell)이고, 워드 라인 그룹들(WLG12a, WLG12b, WLG22a, WLG22b)의 메모리 셀들은 MLC(multi level cell)일 수 있다. 다만, 본 발명은 이에 한정되지 않을 수 있다.
일 실시예에서, 단계 S100은 제조 시에 1회 수행되어 워드 라인 그룹 정보가 룩업 테이블(도 3의 570)에 저장될 수 있다. 이 경우, 제조 이후의 구동 시에 단계 S100은 룩업 테이블(570)에 저장된 상기 워드 라인 그룹 정보를 로딩(loading)하는 동작으로 대체될 수 있다.
도 8은 도 1의 1개의 메모리 블록에 포함되는 워드 라인 그룹 및 2개 이상의 메모리 블록들에 포함되는 워드 라인 그룹들에 대한 데이터 기입 동작을 수행하는 단계의 일 예를 나타내는 순서도이다. 도 9, 10a, 10b, 10c, 10d, 10e, 10f, 10g, 10h, 10i 및 10j는 도 8의 동작을 설명하기 위한 도면들이다.
도 1, 8, 9, 10a, 10b, 10c, 10d, 10e, 10f, 10g, 10h, 10i 및 10j를 참조하면, 단계 S300 및 단계 S400에서, 제1 및 제2 메모리 블록들(BLK1, BLK2)에 대한 전체 데이터 기입 구간은 제1 기입 구간(TW1), 제2 기입 구간(TW2) 및 제3 기입 구간(TW3)을 포함할 수 있다.
이하에서는 제2 및 제4 워드 라인 그룹들(WLG12a, WLG12b, WLG22a, WLG22b)이 상대적으로 안 좋은 특성을 가지는 경우, 즉 제1 및 제3 워드 라인 그룹들(WLG11, WLG21)은 워드 라인 그룹의 혼용 없이 단독으로 기입해도 무방하나, 제2 및 제4 워드 라인 그룹들(WLG12a, WLG12b, WLG22a, WLG22b)은 성능 열화 방지를 위해 워드 라인 그룹의 혼용이 필요한 경우에 기초하여 본 발명의 실시예들을 설명하도록 한다. 또한, 하나의 단위 시간 동안에 2개의 워드 라인들이 선택되어 기입 동작이 수행되는 경우에 기초하여 본 발명의 실시예들을 설명하도록 한다. 도 10a 등에서 하나의 단위 시간 동안에 선택/기입되는 워드 라인들 및 메모리 셀들을 빗금으로 표시하였다.
단계 S300에서, 제1 기입 구간(TW1) 동안에, 제1 워드 라인 그룹(WLG11)에 포함되는 제1 선택 워드 라인들(WL13~WL16)에 대한 제1 어드레스(A13, A14, A15, A16)를 수신하고(단계 S310), 제1 어드레스(A13~A16)에 기초하여 제1 선택 워드 라인들(WL13~WL16) 및 이와 연결되는 메모리 셀들(MC13~MC16)에 대한 기입 동작을 수행할 수 있다(단계 S320). 예를 들어, 도 10b와 같이 하나의 단위 시간 동안에 워드 라인들(WL13, WL14) 및 메모리 셀들(MC13, MC14)에 대한 기입 동작이 수행되고, 이후에 도 10c와 같이 하나의 단위 시간 동안에 워드 라인들(WL15, WL16) 및 메모리 셀들(MC15, MC16)에 대한 기입 동작이 수행될 수 있다.
단계 S400에서, 제2 기입 구간(TW2) 동안에, 제1 워드 라인 그룹(WLG11)에 포함되는 제2 선택 워드 라인들(WL17, WL18)에 대한 제2 어드레스(A17, A18) 및 제4 워드 라인 그룹(WLG22a)에 포함되는 제3 선택 워드 라인들(WL21, WL22)에 대한 제3 어드레스(A21, A22)를 수신하고(단계 S410), 제2 및 제3 어드레스들(A17, A18, A21, A22)에 기초하여 제2 및 제3 선택 워드 라인들(WL17, WL18, WL21, WL22)에 대한 기입 동작을 수행할 수 있다(단계 S420). 예를 들어, 도 10d와 같이 워드 라인들(WL17, WL21)에 대한 기입 동작이 수행되고, 이후에 도 10e와 같이 워드 라인들(WL18, WL22)에 대한 기입 동작이 수행될 수 있다.
또한, 제2 기입 구간(TW2) 동안에, 제2 워드 라인 그룹(WLG12b)에 포함되는 제4 선택 워드 라인들(WL19, WL1A)에 대한 제4 어드레스(A19, A1A) 및 제3 워드 라인 그룹(WLG21)에 포함되는 제5 선택 워드 라인들(WL23, WL24)에 대한 제5 어드레스(A23, A24)를 수신하고(단계 S430), 제4 및 제5 어드레스들(A19, A1A, A23, A24)에 기초하여 제4 및 제5 선택 워드 라인들(WL19, WL1A, WL23, WL24)에 대한 기입 동작을 수행할 수 있다(단계 S440). 예를 들어, 도 10f와 같이 워드 라인들(WL19, WL23)에 대한 기입 동작이 수행되고, 이후에 도 10g와 같이 워드 라인들(WL1A, WL24)에 대한 기입 동작이 수행될 수 있다.
일 실시예에서, 제2 기입 구간(TW2) 동안에, 제1 및 제2 메모리 블록들(BLK1, BLK2)은 교번적으로 액세스될 수 있다. 예를 들어, 제1 메모리 블록(BLK1)에 대한 제2 및 제4 어드레스들(A17~A1A) 및 제2 메모리 블록(BLK2)에 대한 제3 및 제5 어드레스들(A21~A24)은 교번적으로(즉, A17, A21, A18, A22, A19, A23, A1A, A24의 순서로) 수신될 수 있다.
단계 S300에서, 제3 기입 구간(TW3) 동안에, 제3 워드 라인 그룹(WLG21)에 포함되는 제6 선택 워드 라인들(WL25, WL26, WL27, WL28)에 대한 제6 어드레스(A25, A26, A27, A28)를 수신하고(단계 S330), 제6 어드레스(A25~A28)에 기초하여 제6 선택 워드 라인들(WL25~WL28)에 대한 기입 동작을 수행할 수 있다(단계 S340). 예를 들어, 도 10h와 같이 워드 라인들(WL25, WL26)에 대한 기입 동작이 수행되고, 이후에 도 10i와 같이 워드 라인들(WL27, WL28)에 대한 기입 동작이 수행될 수 있다.
한편, 각 메모리 블록의 첫번째 워드 라인부터 마지막 워드 라인까지 순차적으로 액세스되므로, 제1 메모리 블록(BLK1)에서 가장 먼저 액세스되는 제2 워드 라인 그룹(WLG12a) 및 제2 메모리 블록(BLK2)에서 가장 마지막으로 액세스되는 제4 워드 라인 그룹(WLG22b)에 대한 워드 라인 그룹의 혼용이 어려울 수 있다. 따라서, 도 10a와 같이 동작 초기에는(즉, 제1 기입 구간(TW1)의 초기 구간에서는) 제2 워드 라인 그룹(WLG12a)에 포함되는 워드 라인들(WL11, WL12)에 대한 어드레스(A11, A12)를 수신하고 이에 기초하여 워드 라인들(WL11, WL12)에 대한 기입 동작을 수행하며, 도 10j와 같이 동작 후기에는(즉, 제3 기입 구간(TW3)의 후기 구간에서는) 제4 워드 라인 그룹(WLG22b)에 포함되는 워드 라인들(WL29, WL2A)에 대한 어드레스(A29, A2A)를 수신하고 이에 기초하여 워드 라인들(WL29, WL2A)에 대한 기입 동작을 수행할 수 있다.
도 11은 도 1의 복수의 메모리 블록들 각각을 2개 이상의 워드 라인 그룹들로 구분하는 단계의 다른 예를 나타내는 순서도이다. 도 12는 도 11의 동작을 설명하기 위한 도면이다. 이하 도 6 및 7과 중복되는 설명은 생략한다.
도 1, 11 및 12를 참조하면, 단계 S100에서, 단계 S110 및 S120은 각각 도 6의 단계 S110 및 S120과 실질적으로 동일할 수 있다.
제3 메모리 블록(BLK3)을 상기 제1 특성을 가지는 제5 워드 라인 그룹(WLG31) 및 상기 제2 특성을 가지는 제6 워드 라인 그룹(WLG32a, WLG32b)으로 구분할 수 있다(단계 S130). 예를 들어, 제3 메모리 블록(BLK3)의 워드 라인들(WL33, WL34, WL35, WL36, WL37, WL38) 및 이와 연결되는 메모리 셀들(MC33, MC34, MC35, MC36, MC37, MC38)을 제5 워드 라인 그룹(WLG31)으로 설정하고, 워드 라인들(WL31, WL32, WL39, WL3A) 및 이와 연결되는 메모리 셀들(MC31, MC32, MC39, MC3A)을 제6 워드 라인 그룹(WLG32a, WLG32b)으로 설정할 수 있다.
도 13은 도 1의 1개의 메모리 블록에 포함되는 워드 라인 그룹 및 2개 이상의 메모리 블록들에 포함되는 워드 라인 그룹들에 대한 데이터 기입 동작을 수행하는 단계의 다른 예를 나타내는 순서도이다. 도 14, 15a, 15b, 15c, 15d, 15e, 15f 및 15g는 도 13의 동작을 설명하기 위한 도면들이다. 이하 도 8 내지 10과 중복되는 설명은 생략한다.
도 13, 14, 15a, 15b, 15c, 15d, 15e, 15f 및 15g를 참조하면, 단계 S300 및 단계 S400에서, 제1 내지 제3 메모리 블록들(BLK1~BLK3)에 대한 전체 데이터 기입 구간은 제1 기입 구간(TW1), 제2 기입 구간(TW2), 제3 기입 구간(TW3'), 제4 기입 구간(TW4) 및 제5 기입 구간(TW5)을 포함할 수 있다.
제1 내지 제3 기입 구간들(TW1~TW3')에서의 동작은 도 8, 9, 10a 내지 10h를 참조하여 상술한 것과 실질적으로 동일할 수 있다. 도시의 편의상, 도 14에서 제1 및 제2 기입 구간들(TW1, TW2)의 전부/일부를 생략하였다.
단계 S400에서, 제4 기입 구간(TW4) 동안에, 제3 워드 라인 그룹(WLG21)에 포함되는 제7 선택 워드 라인들(WL27, WL28)에 대한 제7 어드레스(A27, A28) 및 제6 워드 라인 그룹(WLG32a)에 포함되는 제8 선택 워드 라인들(WL31, WL32)에 대한 제8 어드레스(A31, A32)를 수신하고(단계 S450), 제7 및 제8 어드레스들(A27, A28, A31, A32)에 기초하여 제7 및 제8 선택 워드 라인들(WL27, WL28, WL31, WL32)에 대한 기입 동작을 수행할 수 있다(단계 S460). 예를 들어, 도 15a와 같이 워드 라인들(WL27, WL31)에 대한 기입 동작이 수행되고, 이후에 도 15b와 같이 워드 라인들(WL28, WL32)에 대한 기입 동작이 수행될 수 있다.
또한, 제4 기입 구간(TW4) 동안에, 제4 워드 라인 그룹(WLG22b)에 포함되는 제9 선택 워드 라인들(WL29, WL2A)에 대한 제9 어드레스(A29, A2A) 및 제5 워드 라인 그룹(WLG31)에 포함되는 제10 선택 워드 라인들(WL33, WL34)에 대한 제10 어드레스(A33, A34)를 수신하고(단계 S470), 제9 및 제10 어드레스들(A29, A2A, A33, A34)에 기초하여 제9 및 제10 선택 워드 라인들(WL29, WL2A, WL33, WL34)에 대한 기입 동작을 수행할 수 있다(단계 S480). 예를 들어, 도 15c와 같이 워드 라인들(WL29, WL33)에 대한 기입 동작이 수행되고, 이후에 도 15d와 같이 워드 라인들(WL2A, WL34)에 대한 기입 동작이 수행될 수 있다.
일 실시예에서, 제4 기입 구간(TW4) 동안에, 제2 및 제3 메모리 블록들(BLK2, BLK3)은 교번적으로 액세스될 수 있다.
단계 S300에서, 제5 기입 구간(TW5) 동안에, 제5 워드 라인 그룹(WLG31)에 포함되는 제11 선택 워드 라인들(WL35, WL36, WL37, WL38)에 대한 제11 어드레스(A35, A36, A37, A38)를 수신하고(단계 S350), 제11 어드레스(A35~A38)에 기초하여 제11 선택 워드 라인들(WL35~WL38)에 대한 기입 동작을 수행할 수 있다(단계 S360). 예를 들어, 도 15e와 같이 워드 라인들(WL35, WL36)에 대한 기입 동작이 수행되고, 이후에 도 15f와 같이 워드 라인들(WL37, WL38)에 대한 기입 동작이 수행될 수 있다.
한편, 도 15g와 같이 동작 후기에는 제6 워드 라인 그룹(WLG32b)에 포함되는 워드 라인들(WL39, WL3A)에 대한 어드레스(A39, A3A)를 수신하고 이를 기초로 워드 라인들(WL39, WL3A)에 대한 기입 동작을 수행할 수 있다.
도 16은 도 1의 복수의 메모리 블록들 각각을 2개 이상의 워드 라인 그룹들로 구분하는 단계의 또 다른 예를 나타내는 순서도이다. 도 17은 도 16의 동작을 설명하기 위한 도면이다. 이하 도 6 및 7과 중복되는 설명은 생략한다.
도 1, 16 및 17을 참조하면, 단계 S100에서, 제1 메모리 블록(BLK1')을 제1 특성을 가지는 제1 워드 라인 그룹(WLG11'), 제2 특성을 가지는 제2 워드 라인 그룹(WLG12a', WLG12b') 및 제3 특성을 가지는 제3 워드 라인 그룹(WLG13a', WLG13b')으로 구분할 수 있다(단계 S115). 예를 들어, 제1 메모리 블록(BLK1')의 워드 라인들(WL15~WL18) 및 메모리 셀들(MC15~MC18)을 제1 워드 라인 그룹(WLG11')으로 설정하고, 워드 라인들(WL13, WL14, WL19, WL1A) 및 메모리 셀들(MC13, MC14, MC19, MC1A)을 제2 워드 라인 그룹(WLG12a', WLG12b')으로 설정하며, 워드 라인들(WL11, WL12, WL1B, WL1C) 및 메모리 셀들(MC11, MC12, MC1B, MC1C)을 제3 워드 라인 그룹(WLG13a', WLG13b')으로 설정할 수 있다.
또한, 제2 메모리 블록(BLK2')을 상기 제1 특성을 가지는 제4 워드 라인 그룹(WLG21'), 상기 제2 특성을 가지는 제5 워드 라인 그룹(WLG22a', WLG22b') 및 상기 제3 특성을 가지는 제6 워드 라인 그룹(WLG23a', WLG23b')으로 구분할 수 있다(단계 S125). 예를 들어, 제2 메모리 블록(BLK2')의 워드 라인들(WL25~WL28) 및 메모리 셀들(MC25~MC28)을 제4 워드 라인 그룹(WLG21')으로 설정하고, 워드 라인들(WL23, WL24, WL29, WL2A) 및 메모리 셀들(MC23, MC24, MC29, MC2A)을 제5 워드 라인 그룹(WLG22a', WLG22b')으로 설정하며, 워드 라인들(WL21, WL22, WL2B, WL2C) 및 메모리 셀들(MC21, MC22, MC2B, MC2C)을 제6 워드 라인 그룹(WLG23a', WLG23b')으로 설정할 수 있다.
도 17의 메모리 블록들(BLK1', BLK2')에 대해 다양한 방식으로 본 발명의 실시예들에 따른 워드 라인 그룹의 혼용이 적용될 수 있다.
한편, 메모리 블록들이 2개 또는 3개인 경우 및/또는 각 메모리 블록의 워드 라인 그룹들이 2개 또는 3개인 경우에 기초하여 본 발명의 실시예들을 설명하였으나, 본 발명은 이에 한정되지 않으며, 메모리 블록 및/또는 워드 라인 그룹들의 개수는 실시예에 따라서 다양하게 변경될 수 있다. 또한, 메모리 블록들의 구성(즉, 워드 라인 그룹들의 구성)이 모두 동일한 경우에 기초하여 본 발명의 실시예들을 설명하였으나, 본 발명은 이에 한정되지 않으며, 서로 다른 메모리 블록들의 동일한 특성의 워드 라인 그룹들이 서로 다른 개수의 워드 라인들을 포함할 수도 있다.
도 18은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 기입 방법을 나타내는 순서도이다. 이하 도 1과 중복되는 설명은 생략한다.
도 18을 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 기입 방법에서, 단계 S100, S200, S300 및 S400은 각각 도 1의 단계 S100, S200, S300 및 S400과 실질적으로 동일할 수 있다.
상기 복수의 메모리 블록들 각각의 상기 2개 이상의 워드 라인 그룹들에 대한 정보를 업데이트할 수 있다(단계 S500). 예를 들어, 상기 워드 라인 그룹 정보를 포함하는 룩업 테이블(도 3의 570)을 상기 비휘발성 메모리 장치의 구동 중에 실시간으로 업데이트할 수 있다.
도 19는 도 18의 복수의 메모리 블록들 각각의 2개 이상의 워드 라인 그룹들에 대한 정보를 업데이트하는 단계의 일 예를 나타내는 순서도이다.
도 18 및 19를 참조하면, 단계 S500에서, 각각의 메모리 블록에 대한 프로그램/소거 사이클(P/E cycle) 횟수를 획득하고(단계 S510), 상기 프로그램/소거 사이클 횟수와 기준 횟수를 비교할 수 있다(단계 S520).
상기 프로그램/소거 사이클 횟수가 상기 기준 횟수보다 많은 경우에(단계 S520: 예), 해당 메모리 블록에 포함되는 상기 2개 이상의 워드 라인 그룹들의 구성을 변경할 수 있다(단계 S530). 상기 프로그램/소거 사이클 횟수가 상기 기준 횟수보다 적거나 같은 경우에(단계 S520: 아니오), 상기 해당 메모리 블록에 포함되는 상기 2개 이상의 워드 라인 그룹들의 구성을 유지할 수 있다(단계 S540). 예를 들어, 상술한 동작은 주기적으로 및/또는 미리 정해진 프로그램/소거 사이클 횟수마다 반복될 수 있다.
한편, 본 발명의 실시예들은 컴퓨터로 판독 가능한 매체에 저장된 컴퓨터로 판독 가능한 프로그램 코드를 포함하는 제품 등의 형태로 구현될 수도 있다. 상기 컴퓨터로 판독 가능한 프로그램 코드는 다양한 컴퓨터 또는 다른 데이터 처리 장치의 프로세서로 제공될 수 있다. 상기 컴퓨터로 판독 가능한 매체는 컴퓨터로 판독 가능한 신호 매체 또는 컴퓨터로 판독 가능한 기록 매체일 수 있다. 상기 컴퓨터로 판독 가능한 기록 매체는 명령어 실행 시스템, 장비 또는 장치 내에 또는 이들과 접속되어 프로그램을 저장하거나 포함할 수 있는 임의의 유형적인 매체일 수 있다. 예를 들어, 상기 컴퓨터로 판독 가능한 매체는 비일시적(non-transitory) 저장 매체의 형태로 제공될 수 있다. 여기서, 비일시적은 저장 매체가 신호(signal)를 포함하지 않으며 실재(tangible)한다는 것을 의미할 뿐 데이터가 저장 매체에 반영구적 또는 임시적으로 저장됨을 구분하지 않는다.
도 20은 본 발명의 실시예들에 따른 스토리지 장치 및 이를 포함하는 스토리지 시스템을 나타내는 블록도이다.
도 20을 참조하면, 스토리지 시스템(1000)은 호스트 장치(1100) 및 스토리지 장치(1200)를 포함한다.
호스트 장치(1100)는 스토리지 시스템(1000)의 전반적인 동작을 제어한다. 예를 들어, 호스트 장치(1100)는 호스트 장치(1100)의 동작을 제어하고 운영 체제(Operating System; OS)를 실행하는 호스트 프로세서, 및 상기 호스트 프로세서에 의해 실행 및 처리되는 명령어(instruction) 및 데이터를 저장하는 호스트 메모리를 포함할 수 있다.
스토리지 장치(1200)는 호스트 장치(1100)에 의해 액세스되고, 스토리지 컨트롤러(1210), 복수의 비휘발성 메모리들(1220a, 1220b, 1220c) 및 버퍼 메모리(1230)를 포함한다.
스토리지 컨트롤러(1210)는 스토리지 장치(1200)의 동작을 제어할 수 있다. 복수의 비휘발성 메모리들(1220a, 1220b, 1220c)은 복수의 데이터들을 저장할 수 있다. 버퍼 메모리(1230)는 스토리지 컨트롤러(1210)에 의해 실행 및 처리되는 명령어 및 데이터를 저장할 수 있고, 복수의 비휘발성 메모리들(1220a, 1220b, 1220c)에 저장되어 있거나 저장하고자 하는 데이터를 임시로 저장할 수 있다. 도 2 및 5의 메모리 시스템(10, 20)이 스토리지 장치(1200)의 형태로 구현될 수 있으며, 스토리지 컨트롤러(1210) 및 비휘발성 메모리들(1220a, 1220b, 1220c)이 각각 도 2 및 5의 메모리 컨트롤러(200, 400) 및 메모리 장치(100, 300)에 대응할 수 있다.
일 실시예에서, 스토리지 장치(1200)는 SSD(Solid State Drive), UFS(Universal Flash Storage), MMC(Multi Media Card) 또는 eMMC(embedded MMC)일 수 있다. 다른 실시예에서, 스토리지 장치(1200)는 SD(Secure Digital) 카드, 마이크로 SD 카드, 메모리 스틱(memory stick), 칩 카드(chip card), USB(Universal Serial Bus) 카드, 스마트 카드(smart card), CF(Compact Flash) 카드 또는 이와 유사한 형태로 구현될 수 있다.
도 21은 본 발명의 실시예들에 따른 스토리지 시스템이 적용된 데이터 센터를 나타내는 블록도이다.
도 21을 참조하면, 데이터 센터(3000)는 각종 데이터를 모아두고 서비스를 제공하는 시설로서, 데이터 스토리지 센터라고 지칭될 수도 있다. 데이터 센터(3000)는 검색 엔진 및 데이터 베이스 운용을 위한 시스템일 수 있으며, 은행 등의 기업 또는 정부기관에서 사용되는 컴퓨팅 시스템일 수 있다. 데이터 센터(3000)는 어플리케이션 서버들(3100~3100n) 및 스토리지 서버들(3200~3200m)을 포함할 수 있다. 어플리케이션 서버들(3100~3100n)의 개수 및 스토리지 서버들(3200~3200m)의 개수는 실시예에 따라 다양하게 선택될 수 있고, 어플리케이션 서버들(3100~3100n)의 개수 및 스토리지 서버들(3200~3200m)의 개수는 서로 다를 수 있다.
어플리케이션 서버(3100) 또는 스토리지 서버(3200)는 프로세서(3110, 3210) 및 메모리(3120, 3220) 중 적어도 하나를 포함할 수 있다. 스토리지 서버(3200)를 예시로 설명하면, 프로세서(3210)는 스토리지 서버(3200)의 전반적인 동작을 제어할 수 있고, 메모리(3220)에 액세스하여 메모리(3220)에 로딩된 명령어 및/또는 데이터를 실행할 수 있다. 메모리(3220)는 DDR SDRAM(Double Data Rate Synchronous DRAM), HBM(High Bandwidth Memory), HMC(Hybrid Memory Cube), DIMM(Dual In-line Memory Module), Optane DIMM 또는 NVMDIMM(Non-Volatile DIMM)일 수 있다. 실시예에 따라, 스토리지 서버(3200)에 포함되는 프로세서(3210)의 개수 및 메모리(3220)의 개수는 다양하게 선택될 수 있다. 일 실시예에서, 프로세서(3210)와 메모리(3220)는 프로세서-메모리 페어를 제공할 수 있다. 일 실시예에서, 프로세서(3210)와 메모리(3220)의 개수는 서로 다를 수도 있다. 프로세서(3210)는 단일 코어 프로세서 또는 다중 코어 프로세서를 포함할 수 있다. 스토리지 서버(3200)에 대한 상기 설명은, 어플리케이션 서버(3100)에도 유사하게 적용될 수 있다. 실시예에 따라, 어플리케이션 서버(3100)는 스토리지 장치(3150)를 포함하지 않을 수도 있다. 스토리지 서버(3200)는 적어도 하나 이상의 스토리지 장치(3250)를 포함할 수 있다. 스토리지 서버(3200)에 포함되는 스토리지 장치(3250)의 개수는 실시예에 따라 다양하게 선택될 수 있다.
어플리케이션 서버들(3100~3100n) 및 스토리지 서버들(3200~3200m)은 네트워크(3300)를 통해 서로 통신할 수 있다. 네트워크(3300)는 FC(Fiber Channel) 또는 이더넷(Ethernet) 등을 이용하여 구현될 수 있다. 이 때, FC는 상대적으로 고속의 데이터 전송에 사용되는 매체이며, 고성능/고가용성을 제공하는 광 스위치를 사용할 수 있다. 네트워크(3300)의 액세스 방식에 따라 스토리지 서버들(3200~3200m)은 파일 스토리지, 블록 스토리지, 또는 오브젝트 스토리지로서 제공될 수 있다.
일 실시예에서, 네트워크(3300)는 SAN(Storage Area Network)과 같은 스토리지 전용 네트워크일 수 있다. 예를 들어, SAN은 FC 네트워크를 이용하고 FCP(FC Protocol)에 따라 구현된 FC-SAN일 수 있다. 다른 예에서, SAN은 TCP/IP 네트워크를 이용하고 iSCSI(SCSI over TCP/IP 또는 Internet SCSI) 프로토콜에 따라 구현된 IP-SAN일 수 있다. 다른 실시예에서, 네트워크(3300)는 TCP/IP 네트워크와 같은 일반 네트워크일 수 있다. 예를 들어, 네트워크(3300)는 FCoE(FC over Ethernet), NAS(Network Attached Storage), NVMe-oF(NVMe over Fabrics) 등의 프로토콜에 따라 구현될 수 있다.
이하에서는, 어플리케이션 서버(3100) 및 스토리지 서버(3200)를 중심으로 설명하기로 한다. 어플리케이션 서버(3100)에 대한 설명은 다른 어플리케이션 서버(3100n)에도 적용될 수 있고, 스토리지 서버(3200)에 대한 설명은 다른 스토리지 서버(3200m)에도 적용될 수 있다.
어플리케이션 서버(3100)는 사용자 또는 클라이언트가 저장 요청한 데이터를 네트워크(3300)를 통해 스토리지 서버들(3200~3200m) 중 하나에 저장할 수 있다. 또한, 어플리케이션 서버(3100)는 사용자 또는 클라이언트가 독출 요청한 데이터를 스토리지 서버들(3200~3200m) 중 하나로부터 네트워크(3300)를 통해 획득할 수 있다. 예를 들어, 어플리케이션 서버(3100)는 웹 서버 또는 DBMS(Database Management System) 등으로 구현될 수 있다.
어플리케이션 서버(3100)는 네트워크(3300)를 통해 다른 어플리케이션 서버(3100n)에 포함된 메모리(3120n) 또는 스토리지 장치(3150n)에 액세스할 수 있고, 또는 네트워크(3300)를 통해 스토리지 서버(3200~3200m)에 포함된 메모리(3220~3220m) 또는 스토리지 장치(3250~3250m)에 액세스할 수 있다. 이로써, 어플리케이션 서버(3100)는 어플리케이션 서버들(3100~3100n) 및/또는 스토리지 서버들(3200~3200m)에 저장된 데이터에 대해 다양한 동작들을 수행할 수 있다. 예를 들어, 어플리케이션 서버(3100)는 어플리케이션 서버들(3100~3100n) 및/또는 스토리지 서버들(3200~3200m) 사이에서 데이터를 이동 또는 카피(copy)하기 위한 명령어를 실행할 수 있다. 이 때 데이터는 스토리지 서버들(3200~3200m)의 스토리지 장치로(3250~3250m)부터 스토리지 서버들(3200~3200m)의 메모리들(3220~3220m)을 거쳐서, 또는 바로 어플리케이션 서버들(3100~3100n)의 메모리(3120~3120n)로 이동될 수 있다. 네트워크(3300)를 통해 이동하는 데이터는 보안 또는 프라이버시를 위해 암호화된 데이터일 수 있다.
스토리지 서버(3200)를 예시로 설명하면, 인터페이스(3254)는 프로세서(3210)와 컨트롤러(3251)의 물리적 연결 및 NIC(3240)와 컨트롤러(3251)의 물리적 연결을 제공할 수 있다. 예를 들어, 인터페이스(3254)는 스토리지 장치(3250)를 전용 케이블로 직접 접속하는 DAS(Direct Attached Storage) 방식으로 구현될 수 있다. 또한, 예를 들어, 인터페이스(3254)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe(NVM express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC(embedded multi-media card), UFS(Universal Flash Storage), eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.
스토리지 서버(3200)는 스위치(3230) 및 NIC(3240)을 더 포함할 수 있다. 스위치(3230)는 프로세서(3210)의 제어에 따라 프로세서(3210)와 스토리지 장치(3250)를 선택적으로 연결시키거나, NIC(3240)과 스토리지 장치(3250)를 선택적으로 연결시킬 수 있다. 이와 유사하게, 어플리케이션 서버(3100)는 스위치(3130) 및 NIC(3140)을 더 포함할 수 있다.
일 실시예에서 NIC(3240)는 네트워크 인터페이스 카드, 네트워크 어댑터 등을 포함할 수 있다. NIC(3240)는 유선 인터페이스, 무선 인터페이스, 블루투스 인터페이스, 광학 인터페이스 등에 의해 네트워크(3300)에 연결될 수 있다. NIC(3240)는 내부 메모리, DSP, 호스트 버스 인터페이스 등을 포함할 수 있으며, 호스트 버스 인터페이스를 통해 프로세서(3210) 및/또는 스위치(3230) 등과 연결될 수 있다. 호스트 버스 인터페이스는, 앞서 설명한 인터페이스(3254)의 예시들 중 하나로 구현될 수도 있다. 일 실시예에서, NIC(3240)는 프로세서(3210), 스위치(3230), 스토리지 장치(3250) 중 적어도 하나와 통합될 수도 있다.
스토리지 서버(3200~3200m) 또는 어플리케이션 서버(3100~3100n)에서 프로세서는 스토리지 장치(3150~3150n, 3250~3250m) 또는 메모리(3120~3120n, 3220~3220m)로 커맨드를 전송하여 데이터를 프로그램하거나 리드할 수 있다. 이 때 데이터는 ECC(Error Correction Code) 엔진을 통해 에러 정정된 데이터일 수 있다. 데이터는 데이터 버스 변환(Data Bus Inversion: DBI) 또는 데이터 마스킹(Data Masking: DM) 처리된 데이터로서, CRC(Cyclic Redundancy Code) 정보를 포함할 수 있다. 데이터는 보안 또는 프라이버시를 위해 암호화된 데이터일 수 있다.
스토리지 장치(3150~3150m, 3250~3250m)는 프로세서로부터 수신된 리드 커맨드에 응답하여, 제어 신호 및 커맨드/어드레스 신호를 NAND 플래시 메모리 장치(3252~3252m)로 전송할 수 있다. 이에 따라 NAND 플래시 메모리 장치(3252~3252m)로부터 데이터를 독출하는 경우, RE(Read Enable) 신호는 데이터 출력 제어 신호로 입력되어, 데이터를 DQ 버스로 출력하는 역할을 할 수 있다. RE 신호를 이용하여 DQS(Data Strobe)를 생성할 수 있다. 커맨드와 어드레스 신호는 WE(Write Enable) 신호의 상승 엣지 또는 하강 엣지에 따라 페이지 버퍼에 래치될 수 있다.
컨트롤러(3251)는 스토리지 장치(3250)의 동작을 전반적으로 제어할 수 있다. 일 실시예에서, 컨트롤러(3251)는 SRAM(Static Random Access Memory)을 포함할 수 있다. 컨트롤러(3251)는 기입 커맨드에 응답하여 낸드 플래시(3252)에 데이터를 기입할 수 있고, 또는 독출 커맨드에 응답하여 낸드 플래시(3252)로부터 데이터를 독출할 수 있다. 예를 들어, 기입 커맨드 및/또는 독출 커맨드는 스토리지 서버(3200) 내의 프로세서(3210), 다른 스토리지 서버(3200m) 내의 프로세서(3210m) 또는 어플리케이션 서버(3100, 3100n) 내의 프로세서(3110, 3110n)로부터 제공될 수 있다. DRAM(3253)은 낸드 플래시(3252)에 기입될 데이터 또는 낸드 플래시(3252)로부터 독출된 데이터를 임시 저장(버퍼링)할 수 있다. 또한, DRAM(3253)은 메타 데이터를 저장할 수 있다. 여기서, 메타 데이터는 사용자 데이터 또는 낸드 플래시(3252)를 관리하기 위해 컨트롤러(3251)에서 생성된 데이터이다.
스토리지 장치(3150~3150m, 3250~3250m)는 도 1 내지 20을 참조하여 상술한 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 스토리지 장치에 기초하여 구현되며, 본 발명의 실시예들에 따른 데이터 기입 방법을 수행하도록 구현될 수 있다.
본 발명의 실시예들은 비휘발성 메모리 장치 및 스토리지 장치를 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 PC(Personal Computer), 서버 컴퓨터(server computer), 데이터 센터(data center), 워크스테이션(workstation), 노트북(laptop), 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(Internet of Things) 기기, IoE(Internet of Everything) 기기, e-북(e-book), VR(Virtual Reality) 기기, AR(Augmented Reality) 기기, 드론(drone) 등과 같은 전자 시스템에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 복수의 메모리 블록들을 포함하는 비휘발성 메모리 장치의 데이터 기입 방법으로서,
    상기 복수의 메모리 블록들 각각을 서로 다른 특성을 가지는 2개 이상의 워드 라인 그룹들로 구분하는 단계;
    상기 복수의 메모리 블록들 중 2개 이상의 메모리 블록들에 대한 기입 커맨드를 수신하는 단계;
    상기 2개 이상의 메모리 블록들에 대한 전체 데이터 기입 구간 중에서 일부 구간 동안에, 상기 2개 이상의 메모리 블록들 중 1개의 메모리 블록에 대한 어드레스를 수신하여, 상기 1개의 메모리 블록에 포함되는 워드 라인 그룹에 대한 데이터 기입 동작을 수행하는 단계; 및
    상기 전체 데이터 기입 구간 중에서 상기 일부 구간을 제외한 다른 일부 구간 동안에, 상기 2개 이상의 메모리 블록들에 대한 어드레스를 수신하여, 상기 2개 이상의 메모리 블록들에 포함되는 워드 라인 그룹들에 대한 데이터 기입 동작을 수행하는 단계를 포함하는 비휘발성 메모리 장치의 데이터 기입 방법.
  2. 제 1 항에 있어서, 상기 복수의 메모리 블록들 각각을 상기 2개 이상의 워드 라인 그룹들로 구분하는 단계는,
    제1 메모리 블록을 제1 특성을 가지는 제1 워드 라인 그룹 및 제2 특성을 가지는 제2 워드 라인 그룹으로 구분하는 단계; 및
    제2 메모리 블록을 상기 제1 특성을 가지는 제3 워드 라인 그룹 및 상기 제2 특성을 가지는 제4 워드 라인 그룹으로 구분하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 기입 방법.
  3. 제 2 항에 있어서,
    프로그램 성능에 따라 상기 제1 특성 및 상기 제2 특성이 결정되며,
    상기 제1 및 제3 워드 라인 그룹들은 기준치보다 높은 프로그램 성능을 가지는 워드 라인들을 포함하고,
    상기 제2 및 제4 워드 라인 그룹들은 상기 기준치보다 낮거나 같은 프로그램 성능을 가지는 워드 라인들을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 기입 방법.
  4. 제 2 항에 있어서,
    데이터 리텐션(retention) 성능에 따라 상기 제1 특성 및 상기 제2 특성이 결정되며,
    상기 제1 및 제3 워드 라인 그룹들은 기준치보다 높은 데이터 리텐션 성능을 가지는 워드 라인들을 포함하고,
    상기 제2 및 제4 워드 라인 그룹들은 상기 기준치보다 낮거나 같은 데이터 리텐션 성능을 가지는 워드 라인들을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 기입 방법.
  5. 제 2 항에 있어서,
    상기 제1 및 제2 메모리 블록들 내에서의 위치에 따라 상기 제1 특성 및 상기 제2 특성이 결정되며,
    상기 제2 및 제4 워드 라인 그룹들은 상기 제1 및 제2 메모리 블록들의 가장자리에 위치하는 워드 라인들을 포함하고,
    상기 제1 및 제3 워드 라인 그룹들은 상기 제2 및 제4 워드 라인 그룹들에 포함되는 상기 워드 라인들보다 상기 제1 및 제2 메모리 블록들의 중심부에 위치하는 워드 라인들을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 기입 방법.
  6. 제 2 항에 있어서,
    상기 제1 워드 라인 그룹에 포함되는 메모리 셀들에 저장되는 데이터의 비트 수와 상기 제2 워드 라인 그룹에 포함되는 메모리 셀들에 저장되는 데이터의 비트 수는 서로 다른 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 기입 방법.
  7. 제 2 항에 있어서, 상기 1개의 메모리 블록에 포함되는 상기 워드 라인 그룹에 대한 상기 데이터 기입 동작을 수행하는 단계는,
    상기 전체 데이터 기입 구간 중에서 제1 기입 구간 동안에, 상기 제1 워드 라인 그룹에 포함되는 제1 선택 워드 라인들에 대한 제1 어드레스를 수신하는 단계; 및
    상기 제1 기입 구간 동안에, 상기 제1 어드레스에 기초하여 상기 제1 선택 워드 라인들에 대한 기입 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 기입 방법.
  8. 제 7 항에 있어서, 상기 2개 이상의 메모리 블록들에 포함되는 상기 워드 라인 그룹들에 대한 상기 데이터 기입 동작을 수행하는 단계는,
    상기 전체 데이터 기입 구간 중에서 상기 제1 기입 구간 이후의 제2 기입 구간 동안에, 상기 제1 워드 라인 그룹에 포함되는 제2 선택 워드 라인들에 대한 제2 어드레스 및 상기 제4 워드 라인 그룹에 포함되는 제3 선택 워드 라인들에 대한 제3 어드레스를 수신하는 단계; 및
    상기 제2 기입 구간 동안에, 상기 제2 및 제3 어드레스들에 기초하여 상기 제2 및 제3 선택 워드 라인들에 대한 기입 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 기입 방법.
  9. 제 8 항에 있어서, 상기 2개 이상의 메모리 블록들에 포함되는 상기 워드 라인 그룹들에 대한 상기 데이터 기입 동작을 수행하는 단계는,
    상기 제2 기입 구간 동안에, 상기 제2 워드 라인 그룹에 포함되는 제4 선택 워드 라인들에 대한 제4 어드레스 및 상기 제3 워드 라인 그룹에 포함되는 제5 선택 워드 라인들에 대한 제5 어드레스를 수신하는 단계; 및
    상기 제2 기입 구간 동안에, 상기 제4 및 제5 어드레스들에 기초하여 상기 제4 및 제5 선택 워드 라인들에 대한 기입 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 기입 방법.
  10. 제 9 항에 있어서,
    상기 제2 기입 구간 동안에, 상기 제1 메모리 블록에 대한 상기 제2 및 제4 어드레스들 및 상기 제2 메모리 블록에 대한 상기 제3 및 제5 어드레스들은 교번적으로 수신되는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 기입 방법.
  11. 제 8 항에 있어서, 상기 1개의 메모리 블록에 포함되는 상기 워드 라인 그룹에 대한 상기 데이터 기입 동작을 수행하는 단계는,
    상기 전체 데이터 기입 구간 중에서 상기 제2 기입 구간 이후의 제3 기입 구간 동안에, 상기 제3 워드 라인 그룹에 포함되는 제4 선택 워드 라인들에 대한 제4 어드레스를 수신하는 단계; 및
    상기 제3 기입 구간 동안에, 상기 제4 어드레스에 기초하여 상기 제4 선택 워드 라인들에 대한 기입 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 기입 방법.
  12. 제 11 항에 있어서, 상기 복수의 메모리 블록들 각각을 상기 2개 이상의 워드 라인 그룹들로 구분하는 단계는,
    제3 메모리 블록을 상기 제1 특성을 가지는 제5 워드 라인 그룹 및 상기 제2 특성을 가지는 제6 워드 라인 그룹으로 구분하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 기입 방법.
  13. 제 12 항에 있어서, 상기 2개 이상의 메모리 블록들에 포함되는 상기 워드 라인 그룹들에 대한 상기 데이터 기입 동작을 수행하는 단계는,
    상기 제3 기입 구간 이후의 제4 기입 구간 동안에, 상기 제3 워드 라인 그룹에 포함되는 제5 선택 워드 라인들에 대한 제5 어드레스 및 상기 제6 워드 라인 그룹에 포함되는 제6 선택 워드 라인들에 대한 제6 어드레스를 수신하는 단계; 및
    상기 제4 기입 구간 동안에, 상기 제5 및 제6 어드레스들에 기초하여 상기 제5 및 제6 선택 워드 라인들에 대한 기입 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 기입 방법.
  14. 제 1 항에 있어서, 상기 복수의 메모리 블록들 각각을 상기 2개 이상의 워드 라인 그룹들로 구분하는 단계는,
    제1 메모리 블록을 제1 특성을 가지는 제1 워드 라인 그룹, 제2 특성을 가지는 제2 워드 라인 그룹 및 제3 특성을 가지는 제3 워드 라인 그룹으로 구분하는 단계; 및
    제2 메모리 블록을 상기 제1 특성을 가지는 제4 워드 라인 그룹, 상기 제2 특성을 가지는 제5 워드 라인 그룹 및 상기 제3 특성을 가지는 제6 워드 라인 그룹으로 구분하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 기입 방법.
  15. 제 1 항에 있어서,
    상기 복수의 메모리 블록들 각각의 상기 2개 이상의 워드 라인 그룹들에 대한 정보는 룩업 테이블(Look-Up Table; LUT)의 형태로 저장되는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 기입 방법.
  16. 제 1 항에 있어서,
    상기 복수의 메모리 블록들 각각의 상기 2개 이상의 워드 라인 그룹들에 대한 정보를 업데이트하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 기입 방법.
  17. 제 16 항에 있어서, 상기 복수의 메모리 블록들 각각의 상기 2개 이상의 워드 라인 그룹들에 대한 정보를 업데이트하는 단계는,
    제1 메모리 블록에 대한 제1 프로그램/소거 사이클(P/E cycle) 횟수를 획득하는 단계; 및
    상기 제1 프로그램/소거 사이클 횟수가 기준 횟수보다 많은 경우에, 상기 제1 메모리 블록에 포함되는 상기 2개 이상의 워드 라인 그룹들을 변경하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 기입 방법.
  18. 복수의 메모리 블록들을 포함하는 메모리 셀 어레이; 및
    상기 복수의 메모리 블록들 각각을 서로 다른 특성을 가지는 2개 이상의 워드 라인 그룹들로 구분하고, 상기 복수의 메모리 블록들 중 2개 이상의 메모리 블록들에 대한 기입 커맨드를 수신하고, 상기 2개 이상의 메모리 블록들에 대한 전체 데이터 기입 구간 중에서 일부 구간 동안에 상기 2개 이상의 메모리 블록들 중 1개의 메모리 블록에 대한 어드레스를 수신하여 상기 1개의 메모리 블록에 포함되는 워드 라인 그룹에 대한 데이터 기입 동작을 수행하며, 상기 전체 데이터 기입 구간 중에서 상기 일부 구간을 제외한 다른 일부 구간 동안에 상기 2개 이상의 메모리 블록들에 대한 어드레스를 수신하여 상기 2개 이상의 메모리 블록들에 포함되는 워드 라인 그룹들에 대한 데이터 기입 동작을 수행하는 제어 회로를 포함하는 비휘발성 메모리 장치.
  19. 제 18 항에 있어서, 상기 제어 회로는,
    상기 복수의 메모리 블록들 각각의 상기 2개 이상의 워드 라인 그룹들에 대한 정보를 포함하는 룩업 테이블(Look-Up Table; LUT)을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  20. 복수의 메모리 블록들을 포함하는 비휘발성 메모리 장치의 데이터 기입 방법으로서,
    상기 복수의 메모리 블록들 중 제1 메모리 블록을 제1 특성을 가지는 제1 워드 라인 그룹 및 제2 특성을 가지는 제2 워드 라인 그룹으로 구분하는 단계;
    상기 복수의 메모리 블록들 중 제2 메모리 블록을 상기 제1 특성을 가지는 제3 워드 라인 그룹 및 상기 제2 특성을 가지는 제4 워드 라인 그룹으로 구분하는 단계;
    상기 제1 및 제2 메모리 블록들에 대한 전체 데이터 기입 구간 중에서 제1 기입 구간 동안에, 상기 제1 워드 라인 그룹에 포함되는 제1 선택 워드 라인들에 대한 제1 어드레스를 수신하여, 상기 제1 선택 워드 라인들에 대한 기입 동작을 수행하는 단계;
    상기 전체 데이터 기입 구간 중에서 상기 제1 기입 구간 이후의 제2 기입 구간 동안에, 상기 제1 워드 라인 그룹에 포함되는 제2 선택 워드 라인들에 대한 제2 어드레스 및 상기 제4 워드 라인 그룹에 포함되는 제3 선택 워드 라인들에 대한 제3 어드레스를 수신하여, 상기 제2 및 제3 선택 워드 라인들에 대한 기입 동작을 수행하는 단계;
    상기 제2 기입 구간 동안에, 상기 제2 워드 라인 그룹에 포함되는 제4 선택 워드 라인들에 대한 제4 어드레스 및 상기 제3 워드 라인 그룹에 포함되는 제5 선택 워드 라인들에 대한 제5 어드레스를 수신하여, 상기 제4 및 제5 선택 워드 라인들에 대한 기입 동작을 수행하는 단계; 및
    상기 전체 데이터 기입 구간 중에서 상기 제2 기입 구간 이후의 제3 기입 구간 동안에, 상기 제3 워드 라인 그룹에 포함되는 제4 선택 워드 라인들에 대한 제4 어드레스를 수신하여, 상기 제4 선택 워드 라인들에 대한 기입 동작을 수행하는 단계를 포함하는 비휘발성 메모리 장치의 데이터 기입 방법.
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