KR20220040846A - 집적회로 소자 및 이를 포함하는 전자 시스템 - Google Patents

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KR20220040846A
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송현주
이해민
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삼성전자주식회사
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Abstract

본 발명의 기술적 사상에 따른 집적회로 소자는, 반도체 기판 상에 반도체 기판의 주면에 평행하고 제1 방향으로 연장되고 주면에 수직인 수직 방향을 따라 상호 중첩되는 복수의 게이트 전극을 포함하는 게이트 스택, 게이트 스택을 관통하며 수직 방향으로 연장되는 채널 구조물, 게이트 스택을 수직 방향으로 절단하고 제1 방향으로 연장되는 워드 라인 컷 개구부, 및 게이트 스택 상에 배치되고 워드 라인 컷 개구부와 수직 방향으로 오버랩되는 홀부를 구비하는 상부 지지층을 포함하고, 채널 구조물의 최상면은 상부 지지층의 최하면과 서로 맞닿는다.

Description

집적회로 소자 및 이를 포함하는 전자 시스템{INTEGRATED CIRCUIT DEVICE AND ELECTRONIC SYSTEM HAVING THE SAME}
본 발명의 기술적 사상은 집적회로 소자 및 이를 포함하는 전자 시스템에 관한 것으로, 더욱 상세하게는, 비휘발성 수직형 메모리 소자를 구비하는 집적회로 소자 및 이를 포함하는 전자 시스템에 관한 것이다.
우수한 성능 및 경제성을 충족시키기 위해, 집적회로 소자의 집적도를 증가시키는 것이 요구되고 있다. 특히, 메모리 소자의 집적도는 제품의 경제성을 결정하는 중요한 요인이다. 2차원 메모리 소자의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 미세 패턴 형성을 위해서는 고가의 장비들이 필요하고, 칩 다이(die)의 면적은 제한적이기 때문에, 2차원 메모리 소자의 집적도가 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원 구조를 가지는 수직형 메모리 소자가 요구되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 수직형 메모리 소자에서 채널홀 내에 도전성 물질막 대신 절연 희생막을 먼저 채운 후 워드 라인 컷의 식각을 진행하여 상기 식각 과정에서 플라즈마 이온의 틸팅 현상으로 인한 불량 발생을 억제할 수 있는 방법으로 제조되어, 우수한 전기적 특성을 가지는 집적회로 소자 및 이를 포함하는 전자 시스템을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 따른 집적회로 소자는, 반도체 기판; 상기 반도체 기판 상에 배치되는 하부 베이스층 및 상부 베이스층; 상기 상부 베이스층 상에, 상기 반도체 기판의 주면에 평행하고 서로 교차하는 제1 방향 및 제2 방향으로 연장되고, 상기 주면에 수직인 제3 방향을 따라 교대로 적층되는 복수의 제1 게이트 전극 및 복수의 제1 절연층을 포함하는 제1 게이트 스택; 상기 제1 게이트 스택 상에, 상기 제1 방향 및 상기 제2 방향으로 연장되고, 상기 제3 방향을 따라 교대로 적층되는 복수의 제2 게이트 전극 및 복수의 제2 절연층을 포함하는 제2 게이트 스택; 상기 제1 게이트 스택을 상기 제3 방향으로 관통하며 연장되는 제1 채널홀; 상기 제2 게이트 스택을 상기 제3 방향으로 관통하며, 상기 제1 채널홀 상에 배치되도록 연장되는 제2 채널홀; 상기 제1 채널홀 및 상기 제2 채널홀을 채우는 채널 구조물; 상기 제1 및 제2 게이트 스택을 상기 제3 방향으로 절단하고, 상기 제1 방향으로 연장되는 워드 라인 컷 개구부; 상기 제2 게이트 스택 상에 배치되고, 상기 워드 라인 컷 개구부와 상기 제3 방향으로 오버랩되며 상기 제2 게이트 스택의 일부까지 이어지는 복수의 홀부를 구비하는 상부 지지층; 및 상기 워드 라인 컷 개구부 및 상기 복수의 홀부를 채우는 절연 구조물;을 포함하고, 상기 채널 구조물의 최상면은 상기 상부 지지층의 최하면과 서로 맞닿고, 상기 채널 구조물의 최상면의 레벨은 상기 복수의 홀부의 최하면의 레벨보다 더 높다.
본 발명의 기술적 사상에 따른 집적회로 소자는, 반도체 기판 상에, 상기 반도체 기판의 주면에 평행하고 제1 방향으로 연장되고, 상기 주면에 수직인 수직 방향을 따라 상호 중첩되는 복수의 게이트 전극을 포함하는 게이트 스택; 상기 게이트 스택을 관통하며 상기 수직 방향으로 연장되는 채널 구조물; 상기 게이트 스택을 상기 수직 방향으로 절단하고 상기 제1 방향으로 연장되는 워드 라인 컷 개구부; 및 상기 게이트 스택 상에 배치되고, 상기 워드 라인 컷 개구부와 상기 수직 방향으로 오버랩되는 홀부를 구비하는 상부 지지층;을 포함하고, 상기 채널 구조물의 최상면은 상기 상부 지지층의 최하면과 서로 맞닿는다.
본 발명의 기술적 사상에 따른 전자 시스템은, 메인 기판; 상기 메인 기판 상의 집적회로 소자; 및 상기 메인 기판 상에서 상기 집적회로 소자와 전기적으로 연결되는 컨트롤러;를 포함하고, 상기 집적회로 소자는, 반도체 기판; 상기 반도체 기판 상에 배치되는 주변 회로; 상기 주변 회로와 전기적으로 연결되는 입출력 패드; 상기 주변 회로 상에, 상기 반도체 기판의 주면에 평행하고 제1 방향으로 연장되고, 상기 주면에 수직인 수직 방향을 따라 상호 중첩되는 복수의 게이트 전극을 포함하는 게이트 스택; 상기 게이트 스택을 관통하며 상기 수직 방향으로 연장되는 채널 구조물; 상기 게이트 스택을 상기 수직 방향으로 절단하고 상기 제1 방향으로 연장되는 워드 라인 컷 개구부; 및 상기 게이트 스택 상에 배치되고, 상기 워드 라인 컷 개구부와 상기 수직 방향으로 오버랩되는 홀부를 구비하는 상부 지지층;을 포함하고, 상기 채널 구조물의 최상면은 상기 상부 지지층의 최하면과 서로 맞닿는다.
본 발명의 기술적 사상에 의한 집적회로 소자에 따르면, 수직형 메모리 소자에서 채널홀 내에 도전성 물질막 대신 절연 희생막을 먼저 채운 후 워드 라인 컷의 식각을 진행하여 상기 식각 과정에서 플라즈마 이온의 틸팅 현상으로 인한 불량 발생을 억제할 수 있으므로, 우수한 전기적 특성을 가지는 효과가 있다.
도 1은 본 발명의 기술적 사상의 실시예들에 따른 집적회로 소자를 나타내는 블록도이다.
도 2는 본 발명의 기술적 사상의 실시예들에 따른 집적회로 소자의 메모리 셀 어레이의 등가 회로도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 집적회로 소자의 구성 요소들을 나타내는 평면도이다.
도 4는 도 3의 Ⅳ-Ⅳ' 선을 따라 절단한 단면도이고, 도 5는 도 4의 Ⅴ 부분의 확대도이고, 도 6은 도 4의 Ⅵ 부분의 확대도이고, 도 7은 도 4의 Ⅶ 부분의 확대도이다.
도 8 및 도 9는 각각 본 발명의 기술적 사상의 다른 실시예들에 따른 집적회로 소자의 단면도이다.
도 10a 내지 도 10h는 본 발명의 기술적 사상의 일 실시예에 따른 집적회로 소자의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
도 11은 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 포함하는 전자 시스템을 나타내는 도면이다.
도 12는 본 발명의 기술적 사상의 실시예들에 따른 집적회로 소자를 포함하는 전자 시스템을 나타내는 사시도이다.
도 13 내지 도 15는 각각 본 발명의 기술적 사상의 실시예들에 따른 집적회로 소자를 포함하는 반도체 패키지를 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 기술적 사상의 실시예들에 따른 집적회로 소자를 나타내는 블록도이다.
도 1을 참조하면, 집적회로 소자(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 셀 블록(BLK1, BLK2, …, BLKn)을 포함한다. 상기 복수의 메모리 셀 블록(BLK1, BLK2, …, BLKn)은 각각 복수의 메모리 셀을 포함할 수 있다. 상기 복수의 메모리 셀 블록(BLK1, BLK2, …, BLKn)은 비트 라인(BL), 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 주변 회로(30)에 연결될 수 있다.
상기 메모리 셀 어레이(20)는 비트 라인(BL)을 통해 페이지 버퍼(34)에 연결될 수 있고, 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 로우 디코더(32)에 연결될 수 있다. 상기 메모리 셀 어레이(20)에서, 복수의 메모리 셀 블록(BLK1, BLK2, …, BLKn)에 포함된 복수의 메모리 셀은 각각 플래시 메모리 셀일 수 있다. 상기 메모리 셀 어레이(20)는 3차원 메모리 셀 어레이를 포함할 수 있다. 상기 3차원 메모리 셀 어레이는 복수의 낸드(NAND) 스트링을 포함할 수 있으며, 복수의 낸드 스트링은 각각 수직으로 적층된 복수의 워드 라인(WL)에 연결된 복수의 메모리 셀을 포함할 수 있다.
주변 회로(30)는 로우 디코더(32), 페이지 버퍼(34), 데이터 입출력 회로(36), 및 제어 로직(38)을 포함할 수 있다. 도시되지는 않았으나, 상기 주변 회로(30)는 집적회로 소자(10)의 동작에 필요한 다양한 전압들을 생성하는 전압 생성 회로, 메모리 셀 어레이(20)로부터 독출된 데이터의 오류를 정정하기 위한 오류 정정 회로, 입출력 인터페이스 등의 다양한 회로들을 더 포함할 수도 있다.
상기 주변 회로(30)는 집적회로 소자(10)의 외부로부터 어드레스(ADDR), 커맨드(CMD), 및 제어 신호(CTRL)를 수신할 수 있고, 집적회로 소자(10)의 외부에 있는 장치와 데이터(DATA)를 송수신할 수 있다.
상기 주변 회로(30)의 구성에 대하여 구체적으로 살펴보면 다음과 같다.
로우 디코더(32)는 외부로부터의 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록(BLK1, BLK2, …, BLKn) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록의 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 선택할 수 있다. 상기 로우 디코더(32)는 선택된 메모리 셀 블록의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.
페이지 버퍼(34)는 비트 라인(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 상기 페이지 버퍼(34)는 프로그램 동작 시에는 기입 드라이버로 동작하여 메모리 셀 어레이(20)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트 라인(BL)에 인가할 수 있으며, 독출 동작 시에는 감지 증폭기로 동작하여 메모리 셀 어레이(20)에 저장된 데이터(DATA)를 감지할 수 있다. 상기 페이지 버퍼(34)는 제어 로직(38)으로부터 제공되는 제어 신호(PCTL)에 따라 동작할 수 있다.
데이터 입출력 회로(36)는 데이터 라인들(DLs)을 통해 페이지 버퍼(34)와 연결될 수 있다. 상기 데이터 입출력 회로(36)는 프로그램 동작 시 메모리 컨트롤러(미도시)로부터 데이터(DATA)를 수신하고, 제어 로직(38)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼(34)에 제공할 수 있다. 상기 데이터 입출력 회로(36)는 독출 동작 시 제어 로직(38)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼(34)에 저장된 독출 데이터(DATA)를 상기 메모리 컨트롤러에 제공할 수 있다. 상기 데이터 입출력 회로(36)는 입력되는 어드레스 또는 명령어를 제어 로직(38) 또는 로우 디코더(32)에 전달할 수 있다.
제어 로직(38)은 상기 메모리 컨트롤러로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다. 상기 제어 로직(38)은 로우 어드레스(R_ADDR)를 로우 디코더(32)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(36)에 제공할 수 있다. 상기 제어 로직(38)은 제어 신호(CTRL)에 응답하여 집적회로 소자(10) 내에서 사용되는 각종 내부 제어 신호들을 생성할 수 있다. 예를 들어, 상기 제어 로직(38)은 프로그램 동작 또는 소거 동작 등의 메모리 동작 수행 시 워드 라인(WL) 및 비트 라인(BL)으로 제공되는 전압 레벨을 조절할 수 있다.
도 2는 본 발명의 기술적 사상의 실시예들에 따른 집적회로 소자의 메모리 셀 어레이의 등가 회로도이다.
도 2를 참조하면, 수직 채널 구조를 갖는 수직형 낸드 플래시 메모리 소자의 등가 회로도가 예시되어 있다.
메모리 셀 어레이(MCA)는 복수의 메모리 셀 스트링(MS)을 포함할 수 있다. 상기 메모리 셀 어레이(MCA)는 복수의 비트 라인(BL), 복수의 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)을 포함할 수 있다.
복수의 비트 라인(BL) 및 공통 소스 라인(CSL)의 사이에 복수의 메모리 셀 스트링(MS)이 형성될 수 있다. 도면에는 복수의 메모리 셀 스트링(MS)이 각각 2개의 스트링 선택 라인(SSL)을 포함하는 경우를 예시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예를 들어, 복수의 메모리 셀 스트링(MS)은 각각 1개의 스트링 선택 라인(SSL)을 포함할 수도 있다.
복수의 메모리 셀 스트링(MS)은 각각 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)를 포함할 수 있다. 스트링 선택 트랜지스터(SST)의 드레인 영역은 비트 라인(BL)과 연결되며, 접지 선택 트랜지스터(GST)의 소스 영역은 공통 소스 라인(CSL)과 연결될 수 있다. 공통 소스 라인(CSL)은 복수의 접지 선택 트랜지스터(GST)의 소스 영역이 공통으로 연결된 영역일 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)과 연결될 수 있다. 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)는 각각 복수의 워드 라인(WL)에 연결될 수 있다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 집적회로 소자의 구성 요소들을 나타내는 평면도이고, 도 4는 도 3의 Ⅳ-Ⅳ' 선을 따라 절단한 단면도이고, 도 5는 도 4의 Ⅴ 부분의 확대도이고, 도 6은 도 4의 Ⅵ 부분의 확대도이고, 도 7은 도 4의 Ⅶ 부분의 확대도이다.
도 3 내지 도 7을 함께 참조하면, 집적회로 소자(100)는 메모리 셀 영역(MCR) 및 연결 영역(CON)을 포함하는 셀 어레이 구조물(CS)을 포함할 수 있다.
메모리 셀 영역(MCR)은 앞서 도 2를 참조하여 설명한 수직 채널 구조 낸드 타입의 메모리 셀 어레이(MCA)가 형성되는 영역일 수 있다. 연결 영역(CON)은 메모리 셀 영역(MCR)에 형성되는 메모리 셀 어레이(MCA)와 주변 회로 영역(미도시)과의 전기적 연결을 위한 패드부(PAD)가 형성되는 영역일 수 있다.
반도체 기판(101)은 반도체 물질, 예를 들어, Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체, 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘(Si), 저머늄(Ge), 또는 실리콘-저머늄을 포함할 수 있다. 상기 반도체 기판(101)은 벌크 웨이퍼 또는 에피택셜층이 형성된 웨이퍼로 제공될 수도 있다. 다른 실시예들에서, 상기 반도체 기판(101)은 SOI(silicon on insulator) 기판 또는 GeOI(germanium on insulator) 기판을 포함할 수도 있다.
베이스 구조물(110)이 반도체 기판(101) 상에 배치될 수 있다. 일부 실시예들에서, 상기 베이스 구조물(110)은 셀 어레이 구조물(CS)에 형성되는 수직형 메모리 셀들로 전류를 공급하는 소스 영역으로 기능할 수 있다.
상기 베이스 구조물(110)은 반도체 기판(101) 상에 순차적으로 배치된 하부 베이스층(110L)과 상부 베이스층(110U)을 포함할 수 있다. 일부 실시예들에서, 하부 베이스층(110L)은 불순물이 도핑된 폴리실리콘 또는 불순물이 도핑되지 않은 폴리실리콘으로 형성될 수 있고, 상부 베이스층(110U) 또한 불순물이 도핑된 폴리실리콘 또는 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다. 다른 실시예들에서, 하부 베이스층(110L)과 상부 베이스층(110U) 모두가 실리콘과 같은 반도체 물질로 형성될 수도 있다. 상부 베이스층(110U)은 하부 베이스층(110L) 형성을 위한 희생 물질층의 제거 공정에서 몰드 스택의 무너짐 또는 쓰러짐을 방지하기 위한 지지층으로 작용할 수 있다. 하부 베이스층(110L)은 앞서 도 2를 참조하여 설명한 공통 소스 라인(CSL)에 대응될 수 있다.
게이트 스택(GS)이 베이스 구조물(110) 상에서 상기 베이스 구조물(110)의 상면에 평행한 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 연장될 수 있다. 상기 게이트 스택(GS)은 하단의 제1 게이트 스택(GS1) 및 상단의 제2 게이트 스택(GS2)을 포함할 수 있다.
제1 게이트 스택(GS1)은 복수의 제1 게이트 전극(130) 및 복수의 제1 절연층(140)을 포함할 수 있고, 복수의 제1 게이트 전극(130)과 복수의 제1 절연층(140)은 베이스 구조물(110)의 상면에 수직한 제3 방향(Z 방향)을 따라 교대로 배치될 수 있다. 또한, 제1 게이트 스택(GS1)의 최상부에는 제1 상부 절연층(150)이 배치될 수 있다. 제2 게이트 스택(GS2)은 복수의 제2 게이트 전극(230) 및 복수의 제2 절연층(240)을 포함할 수 있고, 복수의 제2 게이트 전극(230)과 복수의 제2 절연층(240)은 제1 게이트 스택(GS1)의 상부에 제3 방향(Z 방향)을 따라 교대로 배치될 수 있다. 또한, 제2 게이트 스택(GS2)의 최상부에는 제2 상부 절연층(250)이 배치될 수 있다.
제1 게이트 전극(130)은 매립 도전층(132)과, 상기 매립 도전층(132)의 상면, 바닥면, 및 측면을 둘러싸는 절연 라이너(134)를 포함할 수 있다. 예를 들어, 매립 도전층(132)은 텅스텐, 니켈, 코발트, 탄탈륨 등과 같은 금속, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드 등과 같은 금속 실리사이드, 도핑된 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 매립 도전층(132)의 상면 및 측면을 둘러싸는 도전 배리어층(미도시)이 더 형성될 수 있다. 상기 도전 배리어층은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 절연 라이너(134)는 알루미늄 산화물과 같은 고유전체 물질을 포함할 수 있다.
제2 게이트 전극(230)은 매립 도전층(232)과, 상기 매립 도전층(232)의 상면, 바닥면, 및 측면을 둘러싸는 절연 라이너(234)를 포함할 수 있다. 상기 제1 게이트 전극(130)과 상기 제2 게이트 전극(230)을 구성하는 물질은 실질적으로 동일할 수 있다.
복수의 제1 및 제2 게이트 전극(130, 230)은 앞서 도 2를 참조하여 설명한 메모리 셀 스트링(MS)을 구성하는 접지 선택 라인(GSL), 워드 라인(WL), 및 적어도 하나의 스트링 선택 라인(SSL)에 대응될 수 있다. 예를 들어, 최하부의 제1 게이트 전극(130)은 접지 선택 라인(GSL)으로 기능하고, 최상부의 제2 게이트 전극(230)은 스트링 선택 라인(SSL)으로 기능하며, 나머지 제1 및 제2 게이트 전극(130, 230)은 워드 라인(WL)으로 기능할 수 있다. 이에 따라 접지 선택 트랜지스터(GST), 선택 트랜지스터(SST), 및 이들 사이의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)가 직렬 연결된 메모리 셀 스트링(MS)이 제공될 수 있다. 일부 실시예들에서, 제1 및 제2 게이트 전극(130, 230) 중 적어도 하나는 더미 워드 라인으로 기능할 수 있으나, 이에 한정되는 것은 아니다.
베이스 구조물(110) 상에는 복수의 워드 라인 컷(170)이 베이스 구조물(110)의 상면과 평행한 제1 방향(X 방향)을 따라 연장될 수 있다. 한 쌍의 워드 라인 컷(170) 사이에 배치되는 게이트 스택(GS)이 하나의 블록을 구성할 수 있고, 한 쌍의 워드 라인 컷(170)은 게이트 스택(GS)의 제2 방향(Y 방향)을 따른 폭을 한정할 수 있다. 상기 워드 라인 컷(170)은 절연 스페이서(172), 절연 분리층(174), 및 상부 매립층(176)으로 구성될 수 있다. 즉, 상기 워드 라인 컷(170)은 절연 구조물로 구성될 수 있다.
베이스 구조물(110) 상에는 워드 라인 컷 개구부(WLH) 내부를 채우는 절연 분리층(174)이 배치될 수 있다. 절연 분리층(174)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 저유전 물질로 이루어질 수 있다. 상기 절연 분리층(174)은 제1 절연 구조물로 지칭될 수 있다.
복수의 채널 구조물(160)은 메모리 셀 영역(MCR)에서 베이스 구조물(110)의 상면으로부터 제1 및 제2 게이트 전극(130, 230)을 관통하여 제3 방향(Z 방향)으로 연장될 수 있다. 복수의 채널 구조물(160)은 제1 방향(X 방향) 및 제2 방향(Y 방향)을 따라 소정의 간격으로 이격되어 배열될 수 있다. 복수의 채널 구조물(160)은 지그재그 형상 또는 엇갈린(staggered) 형상으로 배열될 수 있다.
상기 복수의 채널 구조물(160)은 제1 게이트 스택(GS1)을 관통하는 제1 채널홀(160H1)과 제2 게이트 스택(GS2)을 관통하는 제2 채널홀(160H2)의 내부에 연장되며 형성될 수 있다. 복수의 채널 구조물(160)은 제1 채널홀(160H1)과 제2 채널홀(160H2)의 경계 부분에서 외측으로 돌출하는 형상을 가질 수 있다.
상기 복수의 채널 구조물(160) 각각은 게이트 절연층(162), 채널층(164), 매립 절연층(166), 및 도전 플러그(168)를 포함할 수 있다. 제1 및 제2 채널홀(160H1, 160H2)의 측벽 상에 게이트 절연층(162)과 채널층(164)이 순차적으로 배치될 수 있다. 예를 들어, 게이트 절연층(162)은 제1 및 제2 채널홀(160H1, 160H2)의 측벽 상에 컨포멀하게 배치되고, 채널층(164)이 제1 및 제2 채널홀(160H1, 160H2)의 측벽과 바닥부 상에 컨포멀하게 배치될 수 있다. 채널층(164) 상에서 제1 및 제2 채널홀(160H1, 160H2)의 잔류 공간을 채우는 매립 절연층(166)이 배치될 수 있다. 제2 채널홀(160H2)의 상측에는 채널층(164)과 접촉하며 제2 채널홀(160H2)의 입구(예를 들어, 최상단)를 막는 도전 플러그(168)가 배치될 수 있다. 다른 실시예들에서, 매립 절연층(166)이 생략되고, 채널층(164)이 제1 및 제2 채널홀(160H1, 160H2)의 잔류 부분을 채우는 필라 형상으로 형성될 수도 있다.
상기 복수의 채널 구조물(160)은 상부 베이스층(110U) 및 하부 베이스층(110L)을 관통하여 반도체 기판(101)과 접촉할 수 있다. 하부 베이스층(110L)과 동일한 레벨에서 게이트 절연층(162) 부분이 제거되고 채널층(164)이 하부 베이스층(110L)의 연장부(110LE)와 접촉할 수 있다. 게이트 절연층(162)의 측벽 부분(162S)과 바닥 부분(162L)이 하부 베이스층(110L)의 연장부(110LE)를 사이에 두고 서로 이격되어 배치되고, 게이트 절연층(162)의 바닥 부분(162L)이 채널층(164)의 바닥면을 둘러싸도록 배치된다. 그러므로, 채널층(164)은 반도체 기판(101)과 직접 접촉하는 대신, 하부 베이스층(110L)과 전기적으로 연결될 수 있다.
일부 실시예들에서, 채널층(164)은 제1 채널홀(160H1)의 바닥부에서 베이스 구조물(110)의 상면과 접촉하도록 배치될 수 있다. 이와 달리, 제1 채널홀(160H1)의 바닥부에서 베이스 구조물(110) 상에 소정의 높이를 갖는 컨택 반도체층(미도시)이 더 형성되고, 채널층(164)이 상기 컨택 반도체층을 통해 베이스 구조물(110)과 전기적으로 연결될 수도 있다.
게이트 절연층(162)은 채널층(164) 외측벽 상에 순차적으로 터널링 유전막(162A), 전하 저장막(162B), 및 블로킹 유전막(162C)을 포함하는 구조를 가질 수 있다. 게이트 절연층(162)을 이루는 터널링 유전막(162A), 전하 저장막(162B), 및 블로킹 유전막(162C)의 상대적인 두께는 도시된 바에 한정되지 않으며 다양하게 변형될 수 있다.
터널링 유전막(162A)은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다. 전하 저장막(162B)은 채널층(164)으로부터 터널링 유전막(162A)을 통과한 전자들이 저장될 수 있는 영역으로서, 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물, 또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 블로킹 유전막(162C)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전율이 더 큰 금속 산화물로 이루어질 수 있다. 상기 금속 산화물은 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 또는 이들의 조합으로 이루어질 수 있다.
하나의 블록 내에서 최상부의 제2 게이트 전극(230)은 스트링 분리 절연층(미도시)에 의해 평면적으로 두 개의 부분들로 분리될 수 있다. 상기 두 개의 부분들은 앞서 도 2를 참조하여 설명한 스트링 선택 라인(SSL)을 구성할 수 있다.
연결 영역(CON)에서 제1 게이트 스택(GS1)이 연장되어 제1 패드부(PAD1)를 구성할 수 있고, 제1 패드부(PAD1)를 덮는 제1 커버 절연층(120)이 배치될 수 있다. 또한, 제2 게이트 스택(GS2)이 연장되어 제2 패드부(PAD2)를 구성할 수 있고, 제2 패드부(PAD2)를 덮는 제2 커버 절연층(220)이 배치될 수 있다.
상기 연결 영역(CON)에서 복수의 제1 및 제2 게이트 전극(130, 230)은 베이스 구조물(110)의 상면으로부터 멀어짐에 따라 제1 방향(X 방향)을 따라 더욱 짧은 길이를 갖도록 연장될 수 있다. 상기 연결 영역(CON)에서 제1 및 제2 커버 절연층(120, 220)을 관통하여 제1 및 제2 게이트 전극(130, 230)에 연결되는 컨택 구조물(CNT)이 배치될 수 있다.
도시되지는 않았으나, 연결 영역(CON)에서 베이스 구조물(110)의 상면으로부터 게이트 스택(GS)을 관통하여 제3 방향(Z 방향)으로 연장되는 복수의 더미 채널 구조물이 더 형성될 수 있다. 상기 더미 채널 구조물은 집적회로 소자(100)의 제조 공정에서 게이트 스택(GS)의 구부러짐 또는 휘어짐을 방지하고 구조적 안정성을 확보하기 위하여 형성될 수 있다.
게이트 스택(GS)의 높이가 커질수록 워드 라인 컷 개구부(WLH)의 종횡비, 다시 말하면, 워드 라인 컷 개구부(WLH)의 폭에 대한 게이트 스택(GS)의 높이의 비율이 증가될 수 있다. 특히, 게이트 스택(GS)이 제1 및 제2 게이트 스택(GS1, GS2)으로 구성되는 다단 구조에서는 워드 라인 컷 개구부(WLH)의 종횡비가 더욱 커질 수 있다. 이에 따라, 게이트 스택(GS)의 형성 공정 또는 비트 라인 컨택(BLC) 및 컨택 구조물(CNT)의 형성 공정에서 게이트 스택(GS)의 구부러짐 또는 휘어짐에 의한 불량이 발생할 수 있다.
이를 해결하기 위하여, 제2 게이트 스택(GS2) 상에는 상부 지지층(TS)이 배치될 수 있다. 상부 지지층(TS)은 복수의 홀부(TSH)를 포함할 수 있고, 복수의 홀부(TSH)는 워드 라인 컷 개구부(WLH)와 수직 오버랩되도록 배치될 수 있다. 상부 지지층(TS)은 집적회로 소자(100)의 제조 공정 동안에 게이트 스택(GS)에 구조적 안정성을 부여하여 게이트 스택(GS)이 구부러짐 또는 휘어짐에 의해 발생하는 공정 불량 등을 방지할 수 있다.
상기 상부 지지층(TS)은 채널 구조물(160)의 최상면 및 제2 상부 절연층(250)의 상면과 맞닿도록 형성될 수 있다. 즉, 상기 제2 게이트 스택(GS2)과 상기 상부 지지층(TS)의 사이에 다른 물질막이 배치되지 않을 수 있다.
상부 매립층(176)은 복수의 홀부(TSH) 내부를 채울 수 있다. 일부 실시예들에서, 상부 매립층(176)은 절연 분리층(174)과 동일한 물질로 형성될 수도 있다. 상부 지지층(TS) 및 상부 매립층(176)은 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다. 상기 상부 매립층(176)은 제2 절연 구조물로 지칭될 수 있다.
매립 도전층(132)의 측벽 및 절연 라이너(134)의 측벽을 덮는 절연 스페이서(172)가 워드 라인 컷 개구부(WLH)의 내벽 및 복수의 홀부(TSH)의 내벽 상으로 연장되어 컨포멀하게 배치될 수 있다.
워드 라인 컷 개구부(WLH)의 제2 방향으로의 제1 폭(W1)은 홀부(TSH)의 제2 방향으로의 제2 폭(W2)보다 작을 수 있다. 후술하겠지만, 상기 홀부(TSH)의 제조 공정은 상기 제2 상부 절연층(250)까지 과식각되도록 진행될 수 있다. 따라서, 상기 홀부(TSH)는 상기 제2 폭(W2)으로 제2 상부 절연층(250)의 일부까지 형성될 수 있다.
워드 라인 컷 개구부(WLH)의 하부에는 베이스 구조물(110)과 동일한 레벨에서 측방향으로 돌출하는 확장부(WLE)가 형성될 수 있다. 예를 들어, 워드 라인 컷 개구부(WLH)의 최하면은 하부 베이스층(110L)의 바닥면과 실질적으로 동일한 레벨에 배치될 수 있다. 상기 확장부(WLE)는 하부 확장부(WLEL) 및 상부 확장부(WLEU)를 포함할 수 있다. 구체적으로, 상기 워드 라인 컷 개구부(WLH)는 하부 베이스층(110L)과 동일한 레벨에서 측방향으로 돌출하는 하부 확장부(WLEL) 및 상부 베이스층(110U)과 동일한 레벨에서 측방향으로 돌출하는 상부 확장부(WLEU)를 포함할 수 있다. 상기 하부 확장부(WLEL)의 측방향으로의 제3 폭(W3)은 상기 상부 확장부(WLEU)의 측방향으로의 제4 폭(W4)보다 더 클 수 있다. 따라서, 베이스 구조물(110)의 내부에서 상기 워드 라인 컷 개구부(WLH)의 하부는 계단 형상을 가질 수 있다.
상기 하부 확장부(WLEL)는 하부 베이스층(110L)의 전체 높이(즉, 바닥면부터 상면까지)에 걸쳐 형성될 수 있다, 즉, 상기 하부 확장부(WLEL)의 높이는 상기 하부 베이스층(110L)의 두께와 실질적으로 동일할 수 있다. 이와 달리, 상기 상부 확장부(WLEU)는 상부 베이스층(110U)의 일부 높이(즉, 바닥면부터 중간까지)에 걸쳐 형성될 수 있다. 즉, 상기 상부 확장부(WLEU)의 높이는 상기 상부 베이스층(110U)의 두께보다 작을 수 있다. 다만, 상기 상부 확장부(WLEU)의 높이가 이에 한정되는 것은 아니다.
비트 라인 컨택(BLC)은 상부 지지층(TS)을 관통하여 채널 구조물(160)의 도전 플러그(168)와 접촉할 수 있고, 상부 지지층(TS) 상에는 비트 라인 컨택(BLC)과 접촉하는 비트 라인(BL)이 제2 방향(Y 방향)으로 연장될 수 있다. 또한, 연결 영역(CON)에서 상부 지지층(TS) 상에 도전 라인(ML)이 형성될 수 있다. 도시되지는 않았으나, 상부 지지층(TS)과 비트 라인(BL) 사이와 상부 지지층(TS)과 도전 라인(ML) 사이에는 추가적인 절연층이 더 형성될 수도 있다.
상기 채널 구조물(160)의 최상면은 상기 상부 지지층(TS)의 최하면과 서로 맞닿을 수 있다. 다시 말해, 상기 도전 플러그(168)의 상면은 상기 상부 지지층(TS)의 최하면과 서로 맞닿을 수 있다. 즉, 상기 채널 구조물(160) 상에 추가적인 물질막이 배치되지 않고, 바로 상기 상부 지지층(TS)이 배치될 수 있다.
또한, 앞서 설명한 바와 같이, 상기 홀부(TSH)는 제2 상부 절연층(250)의 일부까지 형성될 수 있다. 이에 따라, 상기 채널 구조물(160)의 최상면의 레벨(LV1)은 상기 복수의 홀부(TSH)의 최하면의 레벨(LV2)보다 더 높도록 형성될 수 있다.
일반적인 집적회로 소자의 제조 공정에 있어서, 제1 및 제2 채널홀(160H1, 160H2) 내에 채널 구조물(160)을 형성하는 공정까지 모두 진행한 후, 워드 라인 컷 개구부(WLH)를 형성하는 식각 공정을 진행하게 된다. 이 경우, 먼저 형성된 채널 구조물(160) 내의 도전성 물질에 양전하가 축적되며, 상기 식각 공정에서 발생하는 플라즈마 이온은 상기 양전하에 의하여 원치 않는 방향으로 틸팅하는 현상이 발생한다. 이로 인하여, 상기 식각 공정에서 워드 라인 컷 개구부(WLH)가 채널 구조물(160)의 방향까지 확대되고, 결국 워드 라인 컷 개구부(WLH)와 채널 구조물(160)이 맞닿음으로써, 누설 전류와 같은 불량을 유발할 수 있다. 이러한 불량은 게이트 스택(GS)의 높이가 커질수록 워드 라인 컷 개구부(WLH)의 종횡비가 증가함으로써, 더욱 문제가 되고 있는 실정이다.
이러한 문제를 해결하기 위하여, 본 발명의 집적회로 소자(100)는, 채널홀(160H) 내에 도전성 물질막 대신 절연 희생막(160S, 도 10c 참조)을 먼저 채운 후 워드 라인 컷 개구부(WLH)의 식각을 진행한다. 이 경우, 먼저 형성된 채널홀(160H) 내의 절연 희생막(160S, 도 10c 참조)에는 양전하가 축적되지 않으므로, 상기 식각 공정에서 발생하는 플라즈마 이온이 원치 않는 방향으로 틸팅하는 현상이 발생하지 않을 수 있다.
이에 따른 첫 번째 결과로, 본 발명의 집적회로 소자(100)는 상부 지지층(TS)에 홀부(TSH)를 형성할 때 채널홀(160H) 내에 절연 희생막이 존재하므로, 홀부(TSH)의 형성 과정에서 발생할 수 있는 과식각 또는 오정렬과 같은 이유로 채널 구조물(160)이 영향을 받지 않는다. 그러므로, 채널 구조물(160) 상에 추가적인 물질막의 배치 없이, 바로 상부 지지층(TS)을 형성할 수 있어 전체적인 셀 어레이 구조물(CS)의 높이를 낮출 수 있다.
이에 따른 두 번째 결과로, 본 발명의 집적회로 소자(100)는 워드 라인 컷 개구부(WLH)의 식각 공정 후 워드 라인 컷 개구부(WLH)의 하부에 블로킹 산화막을 형성함으로써, 베이스 구조물(110)의 내부에서 워드 라인 컷 개구부(WLH)의 하부는 계단 형상을 가질 수 있다.
궁극적으로, 본 발명의 기술적 사상에 따른 집적회로 소자(100)는, 수직형 메모리 소자에서 채널홀(160H) 내에 도전성 물질막 대신 절연 희생막을 먼저 채운 후 워드 라인 컷 개구부(WLH)의 식각을 진행하여, 상기 식각 과정에서 플라즈마 이온의 틸팅 현상으로 인한 불량 발생을 억제할 수 있는 효과가 있으므로, 우수한 전기적 특성을 제공할 수 있다.
도 8 및 도 9는 각각 본 발명의 기술적 사상의 다른 실시예들에 따른 집적회로 소자의 단면도이다.
이하에서 설명하는 집적회로 소자들(200, 300)을 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은, 앞서 도 3 내지 도 7에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 집적회로 소자(100)와 차이점을 중심으로 설명하도록 한다.
도 8을 참조하면, 집적회로 소자(200)는 주변 회로 구조물(PS)과, 상기 주변 회로 구조물(PS)보다 높은 수직 레벨에 배치되는 셀 어레이 구조물(CS)을 포함할 수 있다.
본 실시예에서 집적회로 소자(200)는, 주변 회로 구조물(PS) 상에 셀 어레이 구조물(CS)이 배치되는 COP(Cell On Periphery) 구조를 가질 수 있다.
주변 회로 구조물(PS)은 반도체 기판(101) 상에 배치된 주변 회로 트랜지스터(60TR)와 주변 회로 배선(70)을 포함할 수 있다. 반도체 기판(101)에는 소자 분리막(102)에 의해 활성 영역(AC)이 정의될 수 있고, 활성 영역(AC) 상에 복수의 주변 회로 트랜지스터(60TR)가 형성될 수 있다. 복수의 주변 회로 트랜지스터(60TR)는 주변 회로 게이트(60G)와, 주변 회로 게이트(60G)의 양측의 반도체 기판(101) 일부분에 배치되는 소스/드레인 영역(62)을 포함할 수 있다.
주변 회로 배선(70)은 복수의 주변 회로 컨택(72)과 복수의 주변 회로 금속층(74)을 포함한다. 반도체 기판(101) 상에는 주변 회로 트랜지스터(60TR)와 주변 회로 배선(70)을 덮는 층간 절연막(80)이 배치될 수 있다. 복수의 주변 회로 금속층(74)은 서로 다른 수직 레벨에 배치되는 복수의 금속층을 포함하는 다층 구조를 가질 수 있다. 도면에는 복수의 주변 회로 금속층(74)이 모두 동일한 높이로 형성된 것이 도시되었으나, 이와 달리 일부 레벨에 배치되는(예를 들어, 최상부 레벨에 배치되는) 주변 회로 금속층(74)이 나머지 레벨에 배치되는 주변 회로 금속층(74)보다 더 큰 높이로 형성될 수도 있다.
층간 절연막(80) 상에는 베이스 구조물(110)이 배치될 수 있다. 상기 베이스 구조물(110)은 주변 회로 구조물(PS) 상에 순차적으로 배치되는 베이스 플레이트(110P), 하부 베이스층(110L), 및 상부 베이스층(110U)을 포함할 수 있다. 상기 베이스 플레이트(110P)는 실리콘과 같은 반도체 물질을 포함할 수 있다.
도 9를 참조하면, 집적회로 소자(300)는 메모리 셀 영역(MCR) 및 연결 영역(CON)을 포함하는 셀 어레이 구조물(CS)을 포함할 수 있다.
본 실시예에서 집적회로 소자(300)는, 하나의 게이트 스택(GS)만을 포함하도록 구성될 수 있다. 즉, 집적회로 소자(300)는 2단 적층의 다단 구조가 아닌 1단 구조의 게이트 스택(GS)을 포함할 수 있다. 이에 따라, 채널홀(160H)은 반도체 기판(101)에서 멀어지는 제3 방향(Z 방향)으로 일정하게 폭이 넓어지는 테이퍼진(tapered) 형상을 가질 수 있다.
워드 라인 컷 개구부(WLH) 내에는 공통 소스 라인이 형성될 수 있다. 이 경우, 상기 워드 라인 컷 개구부(WLH)와 수직으로 오버랩되는 베이스 구조물(110) 부분에 공통 소스 영역(CSR)이 더 형성되고, 상기 공통 소스 라인이 상기 공통 소스 영역(CSR)과 전기적으로 연결되도록 배치될 수 있다. 상기 공통 소스 영역(CSR)은 불순물이 고농도로 도핑된 영역일 수 있고, 메모리 셀들로 전류를 공급하는 소스 영역으로 기능할 수 있다.
도 10a 내지 도 10h는 본 발명의 기술적 사상의 일 실시예에 따른 집적회로 소자의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
설명의 편의를 위하여, 도 10a 내지 도 10h는 도 4의 MM 부분을 중점적으로 나타내는 확대 단면도들로 제공한다.
도 10a를 참조하면, 반도체 기판(101) 상에 하부 희생막(110S)과 상부 베이스층(110U)을 포함하는 베이스 구조물(110)을 형성할 수 있다.
그 다음으로, 베이스 구조물(110)의 상면 상에 복수의 제1 절연층(140)과 복수의 제1 몰드층(180)을 교대로 형성하고, 제1 상부 절연층(150)을 형성함에 의해 제1 희생 게이트 스택(SGS1)을 형성할 수 있다. 그리고, 제1 희생 게이트 스택(SGS1)을 관통하는 제1 채널홀(160H1)을 형성할 수 있다.
그 다음으로, 제1 희생 게이트 스택(SGS1) 상에 복수의 제2 절연층(240)과 복수의 제2 몰드층(280)을 교대로 형성하고, 제2 상부 절연층(250)을 형성함에 의해 제2 희생 게이트 스택(SGS2)을 형성할 수 있다. 상기 제2 희생 게이트 스택(SGS2)의 최상부에 상부 희생막(260)을 형성할 수 있다. 그리고, 제2 희생 게이트 스택(SGS2)을 관통하는 제2 채널홀(160H2)을 형성할 수 있다.
그 다음으로, 상기 제1 채널홀(160H1) 및 상기 제2 채널홀(160H2)을 컨포멀하게 덮는 희생 라이너(160L)를 형성할 수 있다. 상기 희생 라이너(160L)는 절연성 물질로 구성될 수 있다.
도 10b를 참조하면, 제1 채널홀(160H1) 및 제2 채널홀(160H2)을 채우는 절연 희생막(160S)을 형성할 수 있다.
절연 희생막(160S)은 절연성 물질로 구성될 수 있다. 예를 들어, 상기 절연 희생막(160S)은 실리콘 질화막으로 형성될 수 있다. 따라서, 제1 채널홀(160H1) 및 제2 채널홀(160H2)의 주변에 양전하가 축적되는 현상은 제거될 수 있다.
그 다음으로, 제1 및 제2 희생 게이트 스택(SGS1, SGS2)을 관통하는 워드 라인 컷 개구부(WLH)를 형성할 수 있다. 상기 워드 라인 컷 개구부(WLH)는 상부 베이스층(110U)을 관통하여 하부 희생막(110S)의 상면을 노출시킬 수 있다. 도시되지는 않았으나, 상부 베이스층(110U)의 측면에 블로킹 산화막을 형성할 수 있다.
도 10c를 참조하면, 워드 라인 컷 개구부(WLH)를 채우는 내부 희생막(170S)을 형성할 수 있다.
내부 희생막(170S)은 불순물이 도핑되지 않은 폴리실리콘으로 형성될 수 있다. 도시되지는 않았으나, 내부 희생막(170S)의 상면에 블로킹 산화막을 형성할 수 있다.
그 다음으로, 절연 희생막(160S) 및 희생 라이너(160L)를 모두 제거할 수 있다. 이에 따라, 제1 채널홀(160H1) 및 제2 채널홀(160H2)은 빈 공간으로 형성되고, 상기 빈 공간은 반도체 기판(101)을 노출시킬 수 있다.
도 10d를 참조하면, 제1 채널홀(160H1) 및 제2 채널홀(160H2)을 채우는 채널 구조물(160)을 형성할 수 있다.
채널 구조물(160)은 게이트 절연층(162), 채널층(164), 매립 절연층(166), 및 도전 플러그(168)를 포함할 수 있다.
그 다음으로, 상기 도전 플러그(168)의 상면 및 내부 희생막(170S)의 상면이 노출되도록, 상부 희생막(260, 도 10c 참조)을 완전히 제거할 수 있다. 상기 상부 희생막(260, 도 10c 참조)의 제거 공정은 CMP(Chemical Mechanical Polishing) 또는 에치백(etch-back)과 같은 평탄화 공정으로 수행될 수 있다.
도 10e를 참조하면, 도전 플러그(168)의 상면 및 내부 희생막(170S, 도 10d 참조)의 상면을 덮도록 상부 지지층(TS)을 형성한다.
그 다음으로, 상기 내부 희생막(170S, 도 10d 참조)이 노출되도록, 상부 지지층(TS)에 홀부(TSH)를 형성할 수 있다. 상기 홀부(TSH)는 식각 공정으로 형성될 수 있고, 이 경우 상기 식각 공정에서 과식각이 발생하여 상기 제2 상부 절연층(250)의 일부가 함께 식각될 수 있다.
도 10f를 참조하면, 하부 희생막(110S, 도 10e 참조)의 전부 및 상부 베이스층(110U)의 일부가 식각될 수 있다.
상기 하부 희생막(110S, 도 10e 참조)의 전부가 식각되어 수평 홀부(110H)가 형성되고, 이에 더하여, 게이트 절연층(162)의 일부가 식각될 수 있다. 따라서, 상기 수평 홀부(110H)에 의하여 채널층(164)의 일부가 노출될 수 있다.
도 10g를 참조하면, 수평 홀부(110H, 도 10e 참조)에 하부 베이스층(110L)이 형성될 수 있다.
상기 하부 베이스층(110L)은 불순물이 도핑된 폴리실리콘으로 형성될 수 있다. 상기 하부 베이스층(110L)은 노출된 채널층(164)과 맞닿도록 형성될 수 있으며, 워드 라인 컷 개구부(WLH)의 하부에 계단 형상의 확장부(WLE)가 배치되도록 형성될 수 있다.
도 10h를 참조하면, 워드 라인 컷 개구부(WLH)의 측벽에 노출된 복수의 제1 및 제2 몰드층(180, 280)을 제거할 수 있다.
복수의 제1 및 제2 몰드층(180, 280)의 제거 공정은 인산 용액을 식각액으로 사용한 습식 식각 공정일 수 있다.
다시 도 4를 참조하면, 상기 복수의 제1 및 제2 몰드층(180, 280)이 제거된 공간에 복수의 제1 및 제2 게이트 전극(130, 230)을 형성하고, 후속 공정을 진행하여 집적회로 소자(100)를 완성할 수 있다. 상기 후속 공정은 통상의 기술자에게 자명하므로, 여기서는 상세한 설명을 생략한다.
궁극적으로, 본 발명의 기술적 사상에 따른 집적회로 소자(100)는, 수직형 메모리 소자에서 채널홀(160H) 내에 도전성 물질막 대신 절연 희생막(160S, 도 10c 참조)을 먼저 채운 후 워드 라인 컷 개구부(WLH)의 식각을 진행하여, 상기 식각 과정에서 플라즈마 이온의 틸팅 현상으로 인한 불량 발생을 억제할 수 있는 효과가 있으므로, 우수한 전기적 특성을 제공할 수 있다.
도 11은 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 포함하는 전자 시스템을 나타내는 도면이다.
도 11을 참조하면, 본 발명에 따른 전자 시스템(1000)은 집적회로 소자(1100) 및 집적회로 소자(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다.
전자 시스템(1000)은 하나 또는 복수의 집적회로 소자(1100)를 포함하는 스토리지 장치 또는 스토리지 장치를 포함하는 전자 장치일 수 있다. 예를 들어, 전자 시스템(1000)은 적어도 하나의 집적회로 소자(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치, 또는 통신 장치일 수 있다.
집적회로 소자(1100)는 비휘발성 수직형 메모리 소자일 수 있다. 예를 들어, 집적회로 소자(1100)는 앞서 도 1 내지 도 9를 참조하여 설명한 집적회로 소자(100, 200, 300) 중 적어도 하나를 포함하는 낸드 플래시 메모리 소자일 수 있다. 집적회로 소자(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 일부 실시예들에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 복수의 워드 라인(WL), 제1 및 제2 게이트 상부 라인(UL1, UL2), 제1 및 제2 게이트 하부 라인(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 있는 복수의 메모리 셀 스트링(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서 복수의 메모리 셀 스트링(CSTR)은 각각 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터(UT1, UT2), 및 하부 트랜지스터(LT1, LT2)와 상부 트랜지스터(UT1, UT2)의 사이에 배치되는 복수의 메모리 셀 트랜지스터(MCT)를 포함할 수 있다. 하부 트랜지스터(LT1, LT2)의 개수와 상부 트랜지스터(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
일부 실시예들에서, 상부 트랜지스터(UT1, UT2)는 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터(LT1, LT2)는 접지 선택 트랜지스터를 포함할 수 있다. 복수의 게이트 하부 라인(LL1, LL2)은 각각 하부 트랜지스터(LT1, LT2)의 게이트 전극일 수 있다. 워드 라인(WL)은 메모리 셀 트랜지스터(MCT)의 게이트 전극일 수 있고, 게이트 상부 라인(UL1, UL2)은 상부 트랜지스터(UT1, UT2)의 게이트 전극일 수 있다.
공통 소스 라인(CSL), 복수의 게이트 하부 라인(LL1, LL2), 복수의 워드 라인(WL), 및 복수의 게이트 상부 라인(UL1, UL2)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 복수의 제1 연결 배선(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 복수의 비트 라인(BL)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 복수의 제2 연결 배선(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터(MCT) 중 적어도 하나에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다.
집적회로 소자(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), 낸드 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 일부 실시예들에서, 전자 시스템(1000)은 복수의 집적회로 소자(1100)를 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 집적회로 소자(1100)를 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, 낸드 컨트롤러(1220)를 제어하여 집적회로 소자(1100)에 억세스할 수 있다. 낸드 컨트롤러(1220)는 집적회로 소자(1100)와의 통신을 처리하는 낸드 인터페이스(1221)를 포함할 수 있다. 낸드 인터페이스(1221)를 통해, 집적회로 소자(1100)를 제어하기 위한 제어 명령, 집적회로 소자(1100)의 복수의 메모리 셀 트랜지스터(MCT)에 기록하고자 하는 데이터, 집적회로 소자(1100)의 복수의 메모리 셀 트랜지스터(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 집적회로 소자(1100)를 제어할 수 있다.
도 12는 본 발명의 기술적 사상의 실시예들에 따른 집적회로 소자를 포함하는 전자 시스템을 나타내는 사시도이다.
도 12를 참조하면, 본 발명의 실시예에 따른 전자 시스템(2000)은 메인 기판(2001), 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 디램(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 디램(2004)은 메인 기판(2001)에 형성되는 복수의 배선 패턴(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀의 개수와 배치는 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 일부 실시예들에서, 전자 시스템(2000)은 USB, PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 일부 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
디램(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 디램(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 디램(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 낸드 컨트롤러 외에 디램(2004)을 제어하기 위한 디램 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지(2003a, 2003b)를 포함할 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b) 각각은 복수의 반도체 칩(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b) 각각은 패키지 기판(2100), 패키지 기판(2100) 상의 복수의 반도체 칩(2200), 복수의 반도체 칩(2200) 각각의 하부면에 배치되는 접착층(2300), 복수의 반도체 칩(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 복수의 반도체 칩(2200)과 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 복수의 패키지 상부 패드(2130)를 포함하는 인쇄회로 기판일 수 있다. 복수의 반도체 칩(2200)은 각각 입출력 패드(2201)를 포함할 수 있다. 입출력 패드(2201)는 도 11의 입출력 패드(1101)에 해당할 수 있다. 복수의 반도체 칩(2200) 각각은 복수의 게이트 스택(3210) 및 복수의 채널 구조물(3220)을 포함할 수 있다. 복수의 반도체 칩(2200) 각각은 앞서 도 1 내지 도 9를 참조하여 설명한 집적회로 소자(100, 200, 300) 중 적어도 하나를 포함할 수 있다.
일부 실시예들에서, 연결 구조물(2400)은 입출력 패드(2201)와 패키지 상부 패드(2130)를 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드(2130)와 전기적으로 연결될 수 있다. 일부 실시예들에서, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
일부 실시예들에서, 컨트롤러(2002)와 복수의 반도체 칩(2200)은 하나의 패키지에 포함될 수도 있다. 일부 실시예들에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 복수의 반도체 칩(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 복수의 반도체 칩(2200)이 서로 연결될 수도 있다.
도 13 내지 도 15는 각각 본 발명의 기술적 사상의 실시예들에 따른 집적회로 소자를 포함하는 반도체 패키지를 나타내는 단면도이다.
구체적으로, 도 13 및 도 14에는 도 12의 A-A' 선 단면에 따르는 구성이 상세하게 도시되어 있고, 도 15에는 도 12의 B-B' 선 단면에 따르는 구성이 상세하게 도시되어 있다.
도 13을 참조하면, 반도체 패키지(3003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다.
패키지 기판(2100)은 패키지 기판 몸체부(2120), 패키지 기판 몸체부(2120)의 상면에 배치되는 복수의 패키지 상부 패드(2130, 도 12 참조), 패키지 기판 몸체부(2120)의 하면에 배치되거나 하면을 통해 노출되는 복수의 하부 패드(2125), 및 패키지 기판 몸체부(2120) 내부에서 복수의 상부 패드(2130)와 복수의 하부 패드(2125)를 전기적으로 연결하는 복수의 내부 배선(2135)을 포함할 수 있다. 복수의 상부 패드(2130)는 복수의 연결 구조물(2400, 도 12 참조)과 전기적으로 연결될 수 있다. 복수의 하부 패드(2125)는 복수의 도전성 연결부(2800)를 통해 도 12에 예시한 전자 시스템(2000)의 메인 기판(2001) 상의 복수의 배선 패턴(2005)에 연결될 수 있다.
복수의 반도체 칩(2200) 각각은 반도체 기판(3010), 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 복수의 주변 배선(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제1 구조물(3100)은 도 8을 참조하여 설명한 바와 같이, 주변 회로 트랜지스터(60TR)를 포함할 수 있다. 도 13에는 제1 구조물(3100)이 도 8에 예시한 집적회로 소자(200)의 주변 회로 영역과 같은 구조를 가지는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다.
제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 스택(3210), 게이트 스택(3210)을 관통하는 채널 구조물(3220), 및 채널 구조물(3220)과 전기적으로 연결되는 비트 라인(3240)을 포함할 수 있다. 게이트 스택(3210)은 도 8에 예시한 제1 및 제2 게이트 스택(GS1, GS2)으로 이루어질 수 있다. 제1 및 제2 게이트 스택(GS1, GS2)은 복수의 게이트 전극(130)을 포함할 수 있다. 또한, 복수의 반도체 칩(2200) 각각은 게이트 전극(130)과 전기적으로 연결되는 복수의 컨택 구조물(CNT)을 포함할 수 있다.
복수의 반도체 칩(2200) 각각은 제1 구조물(3100)의 복수의 주변 배선(3110)과 전기적으로 연결되며, 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 스택(3210)의 외측에 배치될 수 있다. 다른 실시예들에서, 반도체 패키지(3003)는 게이트 스택(3210)을 관통하는 관통 배선을 더 포함할 수 있다. 복수의 반도체 칩(2200) 각각은 제1 구조물(3100)의 복수의 주변 배선(3110)과 전기적으로 연결되는 입출력 패드(2201, 도 12 참조)를 더 포함할 수 있다.
도 14를 참조하면, 반도체 패키지(4003)는 도 13을 참조하여 설명한 반도체 패키지(3003)와 유사한 구성을 가진다. 단, 반도체 패키지(4003)는 복수의 반도체 칩(2200a)을 포함한다.
복수의 반도체 칩(2200a) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조물(4100), 및 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
제1 구조물(4100)은 주변 배선(4110) 및 복수의 제1 접합 구조물(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제1 구조물(4100)은 도 8을 참조하여 설명한 바와 같이, 주변 회로 트랜지스터(60TR)를 포함할 수 있다. 도 14에는 제1 구조물(4100)이 도 8에 예시한 집적회로 소자(200)의 주변 회로 영역과 같은 구조를 가지는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다.
제2 구조물(4200)은 공통 소스 라인(4205), 공통 소스 라인(4205)과 제1 구조물(4100) 사이의 게이트 스택(4210), 및 게이트 스택(4210)을 관통하는 채널 구조물(4220)을 포함할 수 있다. 게이트 스택(4210)은 도 8에 예시한 제1 및 제2 게이트 스택(GS1, GS2)으로 이루어질 수 있다. 제1 및 제2 게이트 스택(GS1, GS2)은 복수의 게이트 전극(130)을 포함할 수 있다. 또한, 복수의 반도체 칩(2200a) 각각은 게이트 전극(130)과 전기적으로 연결되는 복수의 컨택 구조물(CNT)을 포함할 수 있다.
또한, 복수의 반도체 칩(2200a) 각각은 게이트 스택(4210)의 복수의 게이트 전극(130)과 각각 전기적으로 연결되는 복수의 제2 접합 구조물(4250)을 포함할 수 있다. 예를 들어, 복수의 제2 접합 구조물(4250) 중 일부는 채널 구조물(4220)과 전기적으로 연결되는 비트 라인(4240)에 연결되도록 구성될 수 있다. 복수의 제2 접합 구조물(4250) 중 다른 일부는 복수의 컨택 구조물(CNT)을 통해 게이트 전극(130)과 전기적으로 연결되도록 구성될 수 있다.
제1 구조물(4100)의 복수의 제1 접합 구조물(4150) 및 제2 구조물(4200)의 복수의 제2 접합 구조물(4250)은 서로 접촉하면서 접합될 수 있다. 복수의 제1 접합 구조물(4150) 및 복수의 제2 접합 구조물(4250)의 접합되는 부분들은 금속, 예를 들어, 구리(Cu)로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, 도 13에 예시한 복수의 반도체 칩(2200) 각각의 사이의 연결과, 도 14에 예시한 복수의 반도체 칩(2200a) 각각의 사이의 연결은 본딩 와이어 형태의 복수의 연결 구조물(2400, 도 12 참조)을 통해 이루어질 수 있다. 다른 실시예들에서, 도 13에 예시한 복수의 반도체 칩(2200) 각각의 사이의 연결과, 도 14에 예시한 복수의 반도체 칩(2200a) 각각의 사이의 연결은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
도 15를 참조하면, 반도체 패키지(5003)에서, 복수의 반도체 칩(2200b)은 서로 수직 정렬될 수 있다.
복수의 반도체 칩(2200b) 각각은 반도체 기판(5010), 반도체 기판(5010) 아래에 형성된 제1 구조물(5100), 및 제1 구조물(5100) 아래에서 제1 구조물(5100)과 웨이퍼 본딩 방식으로 접합된 제2 구조물(5200)을 포함할 수 있다.
제1 구조물(5100)은 주변 배선들(5110) 및 제1 접합 구조물(5150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제1 구조물(5100)은 도 8을 참조하여 설명한 바와 같이, 주변 회로 트랜지스터(60TR)를 포함할 수 있다. 도 14에는 제1 구조물(4100)이 도 8에 예시한 집적회로 소자(200)의 주변 회로 영역과 같은 구조를 가지는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다.
제2 구조물(5200)은 공통 소스 라인(5205), 공통 소스 라인(5205)과 제1 구조물(5100) 사이의 게이트 스택(5210), 게이트 스택(5210)을 관통하는 채널 구조물들(5220)과 워드 라인 컷(5230), 그리고 채널 구조물들(5220) 및 게이트 스택(5210)의 복수의 게이트 전극(130)과 각각 전기적으로 연결되는 복수의 제2 접합 구조물(5250)을 포함할 수 있다. 예를 들어, 복수의 제2 접합 구조물(5250) 중 일부는 채널 구조물들(5220)과 전기적으로 연결되는 비트 라인(5240)에 연결되도록 구성될 수 있다. 복수의 제2 접합 구조물(5250) 중 다른 일부는 복수의 컨택 구조물(CNT)을 통해 게이트 전극(130)과 전기적으로 연결되도록 구성될 수 있다.
제1 구조물(5100)의 복수의 제1 접합 구조물(5150) 및 제2 구조물(5200)의 복수의 제2 접합 구조물(5250)은 서로 접촉하면서 접합될 수 있다. 복수의 제1 접합 구조물(5150) 및 복수의 제2 접합 구조물(5250)의 접합되는 부분들은 금속, 예를 들어, 구리(Cu)로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 반도체 칩(2200b) 중 최상부의 반도체 칩을 제외한 나머지 반도체 칩들은 반도체 기판(5010) 상의 후면 절연층(5300), 후면 절연층(5300) 상의 후면 입출력 패드들(5320), 및 반도체 기판(5010)과 후면 절연층(5300)을 관통하고 제1 구조물(5100)의 주변 배선들(5110)과 후면 입출력 패드들(5320)을 전기적으로 연결하는 관통 전극 구조물들(5310)을 더 포함할 수 있다.
관통 전극 구조물들(5310) 각각은 관통 전극(5310a) 및 관통 전극(5310a)의 측면을 둘러싸는 절연성 스페이서(5310b)를 포함할 수 있다. 반도체 패키지(5003)는 복수의 반도체 칩(2200b) 각각의 하부에 배치되는 연결 구조물들(5400), 예를 들어, 도전성 범프를 더 포함할 수 있다. 연결 구조물들(5400)은 복수의 반도체 칩(2200b)을 전기적으로 연결할 수 있고, 복수의 반도체 칩(2200b)과 패키지 기판(2100)을 전기적으로 연결할 수 있다. 언더필 물질층(5510)은 연결 구조물들(5400)의 측면을 둘러쌀 수 있다. 또한, 제2 구조물(5200)을 관통하여 연결 구조물들(5400)에 전기적으로 연결되는 관통 구조체(5265) 및 관통 패드(2210)를 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 기술적 사상의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형상으로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 100, 200, 300: 집적회로 소자
1000, 2000: 전자 시스템
101: 반도체 기판 110: 베이스 구조물
120: 커버 절연층 130: 게이트 전극
140: 절연층 150: 상부 절연층
160: 채널 구조물 170: 워드 라인 컷
TS: 상부 지지층

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판 상에 배치되는 하부 베이스층 및 상부 베이스층;
    상기 상부 베이스층 상에, 상기 반도체 기판의 주면에 평행하고 서로 교차하는 제1 방향 및 제2 방향으로 연장되고, 상기 주면에 수직인 제3 방향을 따라 교대로 적층되는 복수의 제1 게이트 전극 및 복수의 제1 절연층을 포함하는 제1 게이트 스택;
    상기 제1 게이트 스택 상에, 상기 제1 방향 및 상기 제2 방향으로 연장되고, 상기 제3 방향을 따라 교대로 적층되는 복수의 제2 게이트 전극 및 복수의 제2 절연층을 포함하는 제2 게이트 스택;
    상기 제1 게이트 스택을 상기 제3 방향으로 관통하며 연장되는 제1 채널홀;
    상기 제2 게이트 스택을 상기 제3 방향으로 관통하며, 상기 제1 채널홀 상에 배치되도록 연장되는 제2 채널홀;
    상기 제1 채널홀 및 상기 제2 채널홀을 채우는 채널 구조물;
    상기 제1 및 제2 게이트 스택을 상기 제3 방향으로 절단하고, 상기 제1 방향으로 연장되는 워드 라인 컷 개구부;
    상기 제2 게이트 스택 상에 배치되고, 상기 워드 라인 컷 개구부와 상기 제3 방향으로 오버랩되며 상기 제2 게이트 스택의 일부까지 이어지는 복수의 홀부를 구비하는 상부 지지층; 및
    상기 워드 라인 컷 개구부 및 상기 복수의 홀부를 채우는 절연 구조물;을 포함하고,
    상기 채널 구조물의 최상면은 상기 상부 지지층의 최하면과 서로 맞닿고,
    상기 채널 구조물의 최상면의 레벨은 상기 복수의 홀부의 최하면의 레벨보다 더 높은,
    집적회로 소자.
  2. 제1항에 있어서,
    상기 채널 구조물은
    채널홀;
    상기 채널홀의 측벽에 순차적으로 배치되는 게이트 절연층 및 채널층;
    상기 채널홀의 잔류 공간을 채우는 매립 절연층; 및
    상기 채널홀의 입구를 막는 도전 플러그;를 포함하고,
    상기 도전 플러그의 상면은 상기 상부 지지층의 최하면과 서로 맞닿는 것을 특징으로 하는 집적회로 소자.
  3. 제2항에 있어서,
    상기 절연 구조물은
    상기 워드 라인 컷 개구부를 채우는 제1 절연 구조물; 및
    상기 홀부를 채우는 제2 절연 구조물;을 포함하고,
    상기 제1 절연 구조물과 상기 제2 절연 구조물의 경계면의 레벨은 상기 도전 플러그의 상면의 레벨보다 더 낮고,
    상기 제2 방향으로, 상기 제1 절연 구조물의 폭은 상기 제2 절연 구조물의 폭보다 더 작은 것을 특징으로 하는 집적회로 소자.
  4. 제2항에 있어서,
    상기 절연 구조물은,
    상기 워드 라인 컷 개구부 및 상기 홀부의 측벽 및 바닥면 상에 컨포멀하게 형성되는 절연 스페이서; 및
    상기 워드 라인 컷 개구부 및 상기 홀부의 잔류 공간을 채우는 절연 매립층;을 포함하는 것을 특징으로 하는 집적회로 소자.
  5. 제1항에 있어서,
    상기 워드 라인 컷 개구부의 일 부분은 상기 복수의 홀부에 의하여 노출되고,
    상기 워드 라인 컷 개구부의 나머지 부분은 상기 상부 지지층에 의하여 덮이고,
    상기 복수의 홀부는 하나의 워드 라인 컷 개구부를 따라 상기 제1 방향으로 서로 등간격으로 배치되는 것을 특징으로 하는 집적회로 소자.
  6. 제5항에 있어서,
    상기 제2 방향으로, 상기 복수의 홀부 각각의 폭은 상기 워드 라인 컷 개구부의 폭보다 더 큰 것을 특징으로 하는 집적회로 소자.
  7. 제2항에 있어서,
    상기 채널 구조물은
    상기 상부 베이스층 및 상기 하부 베이스층을 관통하여 상기 반도체 기판에 접촉하고,
    상기 하부 베이스층과 동일한 레벨에서 상기 게이트 절연층의 일부분이 제거되고,
    상기 채널층이 상기 하부 베이스층과 접촉하는 것을 특징으로 하는 집적회로 소자.
  8. 제7항에 있어서,
    상기 채널층과 접촉하는 부분에서 상기 하부 베이스층은 돌출부를 포함하고,
    상기 돌출부의 상면의 레벨은 상기 하부 베이스층의 상면의 레벨보다 더 높고, 상기 돌출부의 하면의 레벨은 상기 하부 베이스층의 하면의 레벨보다 더 낮은 것을 특징으로 하는 집적회로 소자.
  9. 제1항에 있어서,
    상기 워드 라인 컷 개구부는 상기 상부 베이스층 및 상기 하부 베이스층을 관통하여 상기 반도체 기판의 상면을 노출하고,
    상기 워드 라인 컷 개구부는 상기 하부 베이스층과 동일한 레벨에서 측방향으로 돌출하는 하부 확장부가 형성되고,
    상기 워드 라인 컷 개구부는 상기 상부 베이스층과 동일한 레벨에서 측방향으로 돌출하는 상부 확장부가 형성되고,
    상기 제2 방향으로, 상기 하부 확장부의 폭은 상기 상부 확장부의 폭보다 더 큰 것을 특징으로 하는 집적회로 소자.
  10. 제9항에 있어서,
    상기 제3 방향으로, 상기 하부 확장부의 높이는 상기 상부 확장부의 높이보다 더 큰 것을 특징으로 하는 집적회로 소자.
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