CN107943205B - Ddr可综合物理层中用延迟链计算时钟周期的电路及方法 - Google Patents

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Abstract

本发明涉及DDR可综合物理层中用延迟链计算时钟周期的技术。本发明的目的是能够自动并且高精度的对输入时钟的时钟周期进行测量，以满足在不同工艺下测量时钟的灵活性，提出了一种DDR可综合物理层中用延迟链计算时钟周期的电路及方法，其技术方案要点为：第一时钟通过第一时钟相位检测寄存器及第二时钟相位检测寄存器后得到第一输出信号；第二时钟通过第三时钟相位检测寄存器及第四时钟相位检测寄存器后得到第二输出信号；调整主延迟链设置的延迟值，使输入时钟的上升沿与第二时钟的上升沿对齐，使第一输出信号的值为1，第二时钟信号的值为0，此时主延迟链及副延迟链锁定输入时钟；把调整后主延迟链及副延迟链实际的延迟值相加得到最终的时钟周期。

Description

DDR可综合物理层中用延迟链计算时钟周期的电路及方法
技术领域
本发明涉及延迟链测量时钟周期技术，特别涉及DDR可综合物理层中用延迟链计算时钟周期的技术。
背景技术
如今，内存种类多种多样，但双倍数据速率(DDR)内存仍占有主导地位，为了处理高达2Gb/s的数据流，一个稳定高效的DDR物理层是必须的。如果DDR物理层是可综合的物理层，那么就可以为设计带来巨大的灵活性，因为可综合物理层中重要的部件延迟链是以RTL代码的形式存在于设计当中，这就允许了延迟电路能够用于多种工艺的电路之中。DDR时钟存在533Mhz,667Mhz,800Mhz等多个时钟频率，那么延迟链能够自动测量时钟就成为了一个重要的问题。
发明内容
本发明的目的是提供一种DDR可综合物理层中用延迟链计算时钟周期的电路及方法，能够自动并且高精度的对输入时钟的时钟周期进行测量，以满足在不同工艺下测量时钟的灵活性。
本发明解决其技术问题，采用的技术方案是：DDR可综合物理层中用延迟链计算时钟周期的电路，包括输入时钟，其特征在于，还包括主延迟链、副延迟链、第一时钟相位检测寄存器、第二时钟相位检测寄存器、第三时钟相位检测寄存器和第四时钟相位检测寄存器，所述输入时钟分别与第一至第四时钟相位检测寄存器的时钟端连接，输入时钟与主延迟链的输入端连接，主延迟链的输出端与副延迟链的输入端连接，副延迟链的输出端与第三时钟相位检测寄存器的信号端连接，第三时钟相位检测寄存器的输出端与第四时钟相位检测寄存器的信号端连接，第四时钟相位检测寄存器的输出端的信号为第二输出信号，主延迟链的输出端与第一时钟相位检测寄存器的信号端连接，第一时钟相位检测寄存器的输出端与第二时钟相位检测寄存器的信号端连接，第二时钟相位检测寄存器的输出端的输出信号为第一输出信号。
具体地，所述主延迟链设置的延迟值至少覆盖输入时钟的半个周期。
进一步地，所述主延迟链包括128级延迟器件。
具体地，所述输入时钟为最小化时钟偏移。
再进一步地，所述副延迟链设置的延迟值至少跨越输入时钟的时钟沿亚稳态。
具体地，所述副延迟链包括8级延迟器件。
DDR可综合物理层中用延迟链计算时钟周期的方法，应用于DDR可综合物理层中用延迟链计算时钟周期的电路，其特征在于，包括以下步骤：
步骤1、输入时钟通过主延迟链后得到第一时钟；
步骤2、第一时钟通过副延迟链后得到第二时钟；
步骤3、第一时钟通过第一时钟相位检测寄存器及第二时钟相位检测寄存器后得到第一输出信号；
步骤4、第二时钟通过第三时钟相位检测寄存器及第四时钟相位检测寄存器后得到第二输出信号；
步骤5、调整主延迟链设置的延迟值，使输入时钟的上升沿与第二时钟的上升沿对齐，从而使第一输出信号的值为1，第二时钟信号的值为0，此时主延迟链及副延迟链锁定输入时钟；
步骤6、把调整后主延迟链实际的延迟值与副延迟链实际的延迟值相加得到最终的时钟周期。
具体地，骤1中，所述主延迟链包括128级延迟器件。
进一步地，步骤2中，所述副延迟链包括8级延迟器件。
具体地，步骤5中，如果主延迟链设置的延迟值及副延迟链设置的延迟值足够覆盖整个周期，那么主延迟链处于全周期模式，此时主延迟链实际的延迟值与副延迟链的实际的延迟值的和就是输入时钟的整个周期；如果输入时钟的频率低到使主延迟链设置的延迟值及副延迟链设置的延迟值不能覆盖整个周期，导致第一输出信号和第二输出信号无法满足第一输出信号的值为1，第二输出信号的值为0，此时，主延迟链会自动转换到半周期模式，在此模式下，主延迟链在第二时钟达到输入时钟的半个周期时锁定输入时钟，此时主延迟链实际的延迟值与副延迟链的实际的延迟值的和的2倍就是输入时钟的整个周期；如果时钟频率低到主延迟链设置的延迟值及副延迟链设置的延迟值无法采样半个周期，则将主延迟链设置的延迟值调整为至最大，这种模式叫做饱和模式，这种情况下输入时钟速率较慢，其他延迟链按照默认设置就能够测出输入时钟的周期。
本发明的有益效果是，通过上述DDR可综合物理层中用延迟链计算时钟周期的电路及方法，能自动适应各种频率的输入时钟，提高了DDR可综合物理层的灵活性，同时测量时钟的电路能够用于多种工艺的电路之中。
附图说明
图1为本发明DDR可综合物理层中用延迟链计算时钟周期的电路结构图。
其中，DLM为主延迟链，DLR为副延迟链，FF1-0为第一时钟相位检测寄存器，FF1-1为第二时钟相位检测寄存器，FF2-0为第三时钟相位检测寄存器，FF2-1为第四时钟相位检测寄存器，IN1为主延迟链的输入端，OUT1为主延迟链的输出端，IN2为副延迟链的输入端，OUT2为副延迟链的输出端，D1为第一时钟相位检测寄存器的信号端，Q1为第一时钟相位检测寄存器的输出端，CLK1为第一时钟相位检测寄存器的时钟端，D2为第二时钟相位检测寄存器的信号端，Q2为第二时钟相位检测寄存器的输出端，CLK2为第二时钟相位检测寄存器的时钟端，D3为第三时钟相位检测寄存器的信号端，Q3为第三时钟相位检测寄存器的输出端，CLK3为第三时钟相位检测寄存器的时钟端，D4为第四时钟相位检测寄存器的信号端，Q4为第四时钟相位检测寄存器的输出端，CLK4为第四时钟相位检测寄存器的时钟端。
具体实施方式
下面结合附图及实施例，详细描述本发明的技术方案。
本发明所述DDR可综合物理层中用延迟链计算时钟周期的电路由输入时钟、主延迟链、副延迟链、第一时钟相位检测寄存器、第二时钟相位检测寄存器、第三时钟相位检测寄存器和第四时钟相位检测寄存器组成，其电路结构图参见图1，其中，输入时钟分别与第一至第四时钟相位检测寄存器的时钟端连接，输入时钟与主延迟链的输入端连接，主延迟链的输出端与副延迟链的输入端连接，副延迟链的输出端与第三时钟相位检测寄存器的信号端连接，第三时钟相位检测寄存器的输出端与第四时钟相位检测寄存器的信号端连接，第四时钟相位检测寄存器的输出端的信号为第二输出信号，主延迟链的输出端与第一时钟相位检测寄存器的信号端连接，第一时钟相位检测寄存器的输出端与第二时钟相位检测寄存器的信号端连接，第二时钟相位检测寄存器的输出端的输出信号为第一输出信号。
DDR可综合物理层中用延迟链计算时钟周期的方法，应用于DDR可综合物理层中用延迟链计算时钟周期的电路，由以下步骤组成：
步骤1、输入时钟通过主延迟链后得到第一时钟；
步骤2、第一时钟通过副延迟链后得到第二时钟；
步骤3、第一时钟通过第一时钟相位检测寄存器及第二时钟相位检测寄存器后得到第一输出信号；
步骤4、第二时钟通过第三时钟相位检测寄存器及第四时钟相位检测寄存器后得到第二输出信号；
步骤5、调整主延迟链设置的延迟值，使输入时钟的上升沿与第二时钟的上升沿对齐，从而使第一输出信号的值为1，第二时钟信号的值为0，此时主延迟链及副延迟链锁定输入时钟；
步骤6、把调整后主延迟链实际的延迟值与副延迟链实际的延迟值相加得到最终的时钟周期。
实施例
本发明实施例DDR可综合物理层中用延迟链计算时钟周期的电路，包括输入时钟、主延迟链、副延迟链、第一时钟相位检测寄存器、第二时钟相位检测寄存器、第三时钟相位检测寄存器和第四时钟相位检测寄存器，其中，输入时钟分别与第一至第四时钟相位检测寄存器的时钟端连接，输入时钟与主延迟链的输入端连接，主延迟链的输出端与副延迟链的输入端连接，副延迟链的输出端与第三时钟相位检测寄存器的信号端连接，第三时钟相位检测寄存器的输出端与第四时钟相位检测寄存器的信号端连接，第四时钟相位检测寄存器的输出端的信号为第二输出信号，主延迟链的输出端与第一时钟相位检测寄存器的信号端连接，第一时钟相位检测寄存器的输出端与第二时钟相位检测寄存器的信号端连接，第二时钟相位检测寄存器的输出端的输出信号为第一输出信号。
上述电路中，主延迟链设置的延迟值至少覆盖输入时钟的半个周期；主延迟链优选地包括可128级延迟器件，可以根据实际需要自由设定；输入时钟为最小化时钟偏移；副延迟链设置的延迟值至少跨越输入时钟的时钟沿亚稳态；副延迟链优选地可包括8级延迟器件，也可以根据实际需要自由设定。
DDR可综合物理层中用延迟链计算时钟周期的方法，应用于DDR可综合物理层中用延迟链计算时钟周期的电路，包括以下步骤：
步骤1、输入时钟通过主延迟链后得到第一时钟，优选地，主延迟链可包括128级延迟器件；
步骤2、第一时钟通过副延迟链后得到第二时钟，优选地，副延迟链可包括8级延迟器件；
步骤3、第一时钟通过第一时钟相位检测寄存器及第二时钟相位检测寄存器后得到第一输出信号；
步骤4、第二时钟通过第三时钟相位检测寄存器及第四时钟相位检测寄存器后得到第二输出信号；
步骤5、调整主延迟链设置的延迟值，使输入时钟的上升沿与第二时钟的上升沿对齐，从而使第一输出信号的值为1，第二时钟信号的值为0，此时主延迟链及副延迟链锁定输入时钟；
步骤6、把调整后主延迟链实际的延迟值与副延迟链实际的延迟值相加得到最终的时钟周期。
上述方法中，步骤5中，如果主延迟链设置的延迟值及副延迟链设置的延迟值足够覆盖整个周期，那么主延迟链处于全周期模式，此时主延迟链实际的延迟值与副延迟链的实际的延迟值的和就是输入时钟的整个周期；如果输入时钟的频率低到使主延迟链设置的延迟值及副延迟链设置的延迟值不能覆盖整个周期，导致第一输出信号和第二输出信号无法满足第一输出信号的值为1，第二输出信号的值为0，此时，主延迟链会自动转换到半周期模式，在此模式下，主延迟链在第二时钟达到输入时钟的半个周期时锁定输入时钟，此时主延迟链实际的延迟值与副延迟链的实际的延迟值的和的2倍就是输入时钟的整个周期；如果时钟频率低到主延迟链设置的延迟值及副延迟链设置的延迟值无法采样半个周期，则将主延迟链设置的延迟值调整为至最大，这种模式叫做饱和模式，这种情况下输入时钟速率较慢，其他延迟链按照默认设置就能够测出输入时钟的周期。

Claims (10)

1.一种DDR可综合物理层中用延迟链计算时钟周期的电路，包括输入时钟，其特征在于，还包括主延迟链、副延迟链、第一时钟相位检测寄存器、第二时钟相位检测寄存器、第三时钟相位检测寄存器和第四时钟相位检测寄存器，所述输入时钟分别与第一至第四时钟相位检测寄存器的时钟端连接，输入时钟与主延迟链的输入端连接，主延迟链的输出端与副延迟链的输入端连接，副延迟链的输出端与第三时钟相位检测寄存器的信号端连接，第三时钟相位检测寄存器的输出端与第四时钟相位检测寄存器的信号端连接，第四时钟相位检测寄存器的输出端的信号为第二输出信号，主延迟链的输出端与第一时钟相位检测寄存器的信号端连接，第一时钟相位检测寄存器的输出端与第二时钟相位检测寄存器的信号端连接，第二时钟相位检测寄存器的输出端的输出信号为第一输出信号。
2.根据权利要求1所述的DDR可综合物理层中用延迟链计算时钟周期的电路，其特征在于，所述主延迟链设置的延迟值至少覆盖输入时钟的半个周期。
3.根据权利要求2所述的DDR可综合物理层中用延迟链计算时钟周期的电路，其特征在于，所述主延迟链包括128级延迟器件。
4.根据权利要求1所述的DDR可综合物理层中用延迟链计算时钟周期的电路，其特征在于，所述输入时钟为最小化时钟偏移。
5.根据权利要求1所述的DDR可综合物理层中用延迟链计算时钟周期的电路，其特征在于，所述副延迟链设置的延迟值至少跨越输入时钟的时钟沿亚稳态。
6.根据权利要求5所述的DDR可综合物理层中用延迟链计算时钟周期的电路，其特征在于，所述副延迟链包括8级延迟器件。
7.一种DDR可综合物理层中用延迟链计算时钟周期的方法，应用于权利要求1-6任意一项所述的DDR可综合物理层中用延迟链计算时钟周期的电路，其特征在于，包括以下步骤：
步骤1、输入时钟通过主延迟链后得到第一时钟；
步骤2、第一时钟通过副延迟链后得到第二时钟；
步骤3、第一时钟通过第一时钟相位检测寄存器及第二时钟相位检测寄存器后得到第一输出信号；
步骤4、第二时钟通过第三时钟相位检测寄存器及第四时钟相位检测寄存器后得到第二输出信号；
步骤5、调整主延迟链设置的延迟值，使输入时钟的上升沿与第二时钟的上升沿对齐，从而使第一输出信号的值为1，第二时钟信号的值为0，此时主延迟链及副延迟链锁定输入时钟；
步骤6、把调整后主延迟链实际的延迟值与副延迟链实际的延迟值相加得到最终的时钟周期。
8.根据权利要求7所述的DDR可综合物理层中用延迟链计算时钟周期的方法，其特征在于，步骤1中，所述主延迟链包括128级延迟器件。
9.根据权利要求7所述的DDR可综合物理层中用延迟链计算时钟周期的方法，其特征在于，步骤2中，所述副延迟链包括8级延迟器件。
10.根据权利要求7所述的DDR可综合物理层中用延迟链计算时钟周期的方法，其特征在于，步骤5中，如果主延迟链设置的延迟值及副延迟链设置的延迟值足够覆盖整个周期，那么主延迟链处于全周期模式，此时主延迟链实际的延迟值与副延迟链的实际的延迟值的和就是输入时钟的整个周期；如果输入时钟的频率低到使主延迟链设置的延迟值及副延迟链设置的延迟值不能覆盖整个周期，导致第一输出信号和第二输出信号无法满足第一输出信号的值为1，第二输出信号的值为0，此时，主延迟链会自动转换到半周期模式，在此模式下，主延迟链在第二时钟达到输入时钟的半个周期时锁定输入时钟，此时主延迟链实际的延迟值与副延迟链的实际的延迟值的和的2倍就是输入时钟的整个周期；如果时钟频率低到主延迟链设置的延迟值及副延迟链设置的延迟值无法采样半个周期，则将主延迟链设置的延迟值调整为至最大，此模式叫做饱和模式，此情况下输入时钟速率较慢，其他延迟链按照默认设置就能够测出输入时钟的周期。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109830252B (zh) * 2018-12-29 2024-03-22 灿芯半导体(上海)股份有限公司 实现时钟周期的数字电路及实现四分之一时钟周期的方法
CN116827314A (zh) * 2023-06-27 2023-09-29 成都电科星拓科技有限公司 一种高精度数字检沿电路及时钟周期量化方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1499726A (zh) * 2002-10-30 2004-05-26 ����ʿ�뵼�����޹�˾ 占空度校正电路和具有该电路的延迟锁相环
CN101060328A (zh) * 2006-11-22 2007-10-24 威盛电子股份有限公司 延迟装置及其方法
CN101087132A (zh) * 2007-07-10 2007-12-12 中国人民解放军国防科学技术大学 基于相位合成的时钟50%占空比调节方法
KR100911895B1 (ko) * 2007-08-14 2009-08-11 주식회사 하이닉스반도체 레지스터 제어형 지연고정루프회로
CN103065677A (zh) * 2012-12-14 2013-04-24 东南大学 基于延迟单元的自校准***
CN103378826A (zh) * 2012-04-11 2013-10-30 飞思卡尔半导体公司 高精度单沿捕获以及延迟测量电路
CN205899288U (zh) * 2016-01-26 2017-01-18 广州龙之杰科技有限公司 一种数字信号边沿延时修正***
CN107132904A (zh) * 2016-02-29 2017-09-05 华为技术有限公司 一种ddr***的控制***及控制方法
CN107438809A (zh) * 2015-04-14 2017-12-05 高通股份有限公司 用于生成输出使能信号的控制电路以及相关***和方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7397848B2 (en) * 2003-04-09 2008-07-08 Rambus Inc. Partial response receiver

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1499726A (zh) * 2002-10-30 2004-05-26 ����ʿ�뵼�����޹�˾ 占空度校正电路和具有该电路的延迟锁相环
CN101060328A (zh) * 2006-11-22 2007-10-24 威盛电子股份有限公司 延迟装置及其方法
CN101087132A (zh) * 2007-07-10 2007-12-12 中国人民解放军国防科学技术大学 基于相位合成的时钟50%占空比调节方法
KR100911895B1 (ko) * 2007-08-14 2009-08-11 주식회사 하이닉스반도체 레지스터 제어형 지연고정루프회로
CN103378826A (zh) * 2012-04-11 2013-10-30 飞思卡尔半导体公司 高精度单沿捕获以及延迟测量电路
CN103065677A (zh) * 2012-12-14 2013-04-24 东南大学 基于延迟单元的自校准***
CN107438809A (zh) * 2015-04-14 2017-12-05 高通股份有限公司 用于生成输出使能信号的控制电路以及相关***和方法
CN205899288U (zh) * 2016-01-26 2017-01-18 广州龙之杰科技有限公司 一种数字信号边沿延时修正***
CN107132904A (zh) * 2016-02-29 2017-09-05 华为技术有限公司 一种ddr***的控制***及控制方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
基于DDR2控制器的主从结构DLL的研究与设计;谢凤英;《中国集成电路》;20090424;第3卷(第18期);第44-47页 *

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