CN116827314A - 一种高精度数字检沿电路及时钟周期量化方法 - Google Patents
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Abstract
本发明提供了一种高精度数字检沿电路，包括第一数字延迟线、第二数字延迟线、第一采样寄存器、第二采样寄存器以及与门；时钟信号分别输入至第一数字延迟线、第一采样寄存器与第二采样寄存器CLK控制端，经第一数字延迟线的时钟信号分别输入至第一采样寄存器输入端和第二数字延迟线，第二数字延迟线的信号输入值第二采样寄存器输入端；第二采样寄存器输出取反后与第一采样寄存器输出信号输入至与门，根据与门输出确定时钟边沿。本发明不依赖模拟电路由纯数字电路实现，简化设计流程和难度，不依赖高频时钟检沿，降低了***要求，同时精度误差控制在约几个寄存器建立保持时间，精度得到提高，并实现时钟周期量化，便于精确控制相移时钟的位置。
Description
技术领域
本发明涉及数字电路领域，特别涉及一种高精度数字检沿电路及时钟周期量化方法。
背景技术
在高速SPI，SDIO等协议中，串行时钟频率已经很高，在低功耗***中，为了降低驱动电路的功耗，不会用更高的频率分频来产生串行时钟，而是直接用***时钟作为协议串行时钟。主机采样从机返回数据时，由于输入信号和时钟采样之间有较大的相位偏差，因为没有更高的时钟频率来细分一个周期内的采样点，需要将采样时钟做相移，当采样时钟沿对应的数据满足采样电路的建立保持时间时，才能采到正确的数据。
而时钟相移时间取决于具体的***设计方法，如图1所示为常见的处理方法。考虑图1中时钟和数据的延迟。串行通信时钟sclk经过主机芯片内部延迟t1,电路板延迟t2，从机芯片内延迟t3到达从机采样电路，从机采样电路使用该时钟沿输出数据，数据经过链路延迟t5被采样到。而采样时钟有3种选择：
方案1是采样时钟来自主机内部sclk，sclk通过内部的DLL1延迟来选择正确的采样点。该时钟与返回数据之间的相位差最大，可能大于一个sclk周期，因此采样点选择比较困难，建议低频时使用。
方案2也是使用sclk作为采样时钟，但是scl来自pcb，因此延迟可以在pcb通过DLL2实现，也可以在主机内部DLL1实现，由于该sclk来自于更接近从机的点，所以sclk和接收数据的相位差更小，想比第一种选择更容易调节，但是差别不大。
方案3是使用data的随路翻转信号toggle，当输出一次数据时，toggle信号翻转一次，主机可以利用该时钟采样信号，翻转信号和数据信号在时钟侧延迟基本非常接近，都是t1+t2+t3，在数据输出侧延迟也非常接近都是t5。因此，在主机侧的看到的会是图2的情况，即数据和时钟之间的偏差t6和t7会比较小，因此通过移动toggle的位置到数据的中心即可。而移动时钟的多少取决于时钟的周期。如果是协议是单沿驱动数据输出，初始移动1/2周期，如果是双沿触发数据输出，初始移动时间为1/4。有了初始移动距离后，再进行两边的扫描，找到采样的安全边界，最后确认采样的位置。
发明内容
针对现有技术中存在的问题，提供了一种高精度数字检沿电路及时钟周期量化方法,能够实现时钟边沿的准确检测以及快速量化时钟周期。
本发明第一方面提出了一种高精度数字检沿电路，包括：第一数字延迟线、第二数字延迟线、第一采样寄存器、第二采样寄存器以及与门；时钟信号分别输入至第一数字延迟线、第一采样寄存器与第二采样寄存器CLK控制端，经第一数字延迟线的时钟信号分别输入至第一采样寄存器输入端和第二数字延迟线，第二数字延迟线的信号输入值第二采样寄存器输入端；第二采样寄存器输出取反后与第一采样寄存器输出信号输入至与门，根据与门输出确定时钟边沿。
作为一种优选方案，所述第一数字延迟线与第二数字延迟线均由多个延迟单元组成，用于对时钟信号进行延迟处理。
作为一种优选方案，所述第一数字延迟线的延迟大于第二数字延迟线。
作为一种优选方案，所述第一数字延迟线的延迟范围大于待检测的时钟信号周期。
作为一种优选方案，所述第一采样寄存器与第二采样寄存器均通过时钟信号控制。
本发明第二方面提出了一种基于上述的高精度数字检沿电路的时钟周期量化方法，输入时钟信号，通过调节第一数字延迟线的延迟单元数量，使得与门输出为1时，完成时钟边沿检测，第一数字延迟线的延迟即为时钟信号周期。
作为一种优选方法，先估算半个时钟周期所等于数字延迟线的延迟单元数量，并从对应数量延迟单元数量开始调节第一数字延迟线，搜索时钟边沿；或，从整个时钟周期所等于数字延迟线的延迟单元数量开始调节，搜索时钟边沿。
与现有技术相比，采用上述技术方案的有益效果为：本发明能够不依赖模拟电路纯数字电路实现，简化了设计流程和难度，不依赖高频时钟检沿，降低了***要求，同时精度误差控制在约几个寄存器建立保持时间，精度得到提高，并实现时钟周期量化，便于精确控制相移时钟的位置。
附图说明
图1为现有技术中时钟延迟处理方法。
图2为现有技术中采用方案3中根据toggle信号采集数据示意图。
图3为本发明提出的数字电路中的高精度数字检沿电路示意图。
图4为本发明一实施例中促使延迟小于半个周期的时序图。
图5为本发明一实施例中促使延迟等于半个周期的时序图。
图6为本发明一实施例中促使延迟大于半个周期的时序图。
图7为本发明一实施例中促使延迟等于整个周期的时序图。
具体实施方式
下面详细描述本申请的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的模块或具有相同或类似功能的模块。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能理解为对本申请的限制。相反，本申请的实施例包括落入所附加权利要求书的精神和内涵范围内的所有变化、修改和等同物。
由于现有技术中采用方案3时，需要移动的时间是通过周期计算的，因此需要测量sclk的周期，即检测时钟上升沿到上升沿或者上升沿到下降沿有多少个延迟单元。基于此，本发明提出了一种高精度数字检沿电路，能够准确的检测到时钟边沿，进而确定时钟周期。
具体方案如下：
如图3所示，一种高精度数字检沿电路，包括：第一数字延迟线、第二数字延迟线、第一采样寄存器、第二采样寄存器以及与门；时钟信号分别输入至第一数字延迟线、第一采样寄存器与第二采样寄存器CLK控制端，经第一数字延迟线的时钟信号分别输入至第一采样寄存器输入端和第二数字延迟线，第二数字延迟线的信号输入值第二采样寄存器输入端；第二采样寄存器输出取反后与第一采样寄存器输出信号输入至与门，根据与门输出确定时钟边沿。
需要说明的是，第一数字延迟线与第二数字延迟线均由多个延迟单元组成，用于对时钟信号进行延迟处理。并且，第一数字延迟线的延迟大于第二数字延迟线。
在本实施例中，第一数字延迟线的延迟范围大于待检测的时钟信号周期。
进一步的，本实施例中还提出了基于前述高精度数字检沿电路的时钟周期量化方法，输入时钟信号，通过调节第一数字延迟线的延迟单元数量，使得与门输出为1时，完成时钟边沿检测，第一数字延迟线的延迟即为时钟信号周期。
对于实际引用中的高速接口采样问题，当得到时钟周期等于多少个延迟单元后，利用翻转信号和数据基本对齐的前提条件，将翻转信号延迟半个数据周期作为采样点，基本能正确采样。之后可以左右移动该采样点，得到正确采样的范围，再决定最可靠的采样点设置。
同时，在实际应用中，如果考虑采样误差，则误差为第一采样寄存器的建立时间，第二采样寄存器的保持时间和两个采样寄存器输入时钟的偏差三项之和。
下面结合图3，以检测时钟的上升沿检测时钟周期为例介绍本发明提出的检沿电路。待检测的时钟为CLKA，CLK输入给第一数字从延迟线DLL1，得到较大延迟的时钟CLKA_DELAY1，输入到第一采样寄存器中，同时在经过第二数字延迟线DLL2，得到时钟CLKA_DELAY2输入到第二采样寄存器中，之后通过时钟信号CLKA控制第一采样寄存器和第二采样寄存器采样时钟CLKA_DELAY1和CLKA_DELAY2，再通过与门检测上升沿。当检测到上升沿时，认为CLKA_DELAY1已经延迟了CLKA的一个周期，通过查看第一数字延迟线DLL1的延迟单元数量，即测量了CLKA一个周期等于多少个延迟单元，测量完毕。
需要说明的是，在通过CLK采样CLKA_DEALY1和CLKA_DEALY2，第一采样寄存器和第二采样寄存器需要经过两级打拍减少亚稳态概率。
在实际电路中，在典型的PVT(工艺电压温度)条件下，先估算半个时钟周期所等于数字延迟线的延迟单元数量，并从对应数量延迟单元数量开始调节第一数字延迟线，搜索时钟边沿，能减少DLL1延迟调节的时间，快速得到测量结果。或者，从整个时钟周期所等于数字延迟线的延迟单元数量开始调节，搜索时钟边沿。
下面对搜索时钟边沿的具体过程进行进一步说明。
如图4所示，此时初始延迟小于半个周期，则CLKA采样值D1和D2都为0，与门输出pos也为0，此时将DLL1延迟调大。
如图5所示，此时延迟刚好半个周期，采样值D1为0，D2为1，与门输出pos为0，未检测到上升沿，再将DLL1延迟调大。
如图6所示，此时延迟大于半个周期，采样值D1为1，D2为1，与门输出pos为0，未检测到上升沿，将DLL1延迟调大。
如图7所示，此时延迟等于整个周期，采样值D1为1，D2为0，与门输出pos为1，检测到上升沿，停止扫描，此时第一数字延迟线DLL1的延迟值为整个周期的计数值。
实施例1
本实施例提出了一种高精度数字检沿电路，包括：第一数字延迟线、第二数字延迟线、第一采样寄存器、第二采样寄存器以及与门；时钟信号分别输入至第一数字延迟线、第一采样寄存器与第二采样寄存器CLK控制端，经第一数字延迟线的时钟信号分别输入至第一采样寄存器输入端和第二数字延迟线，第二数字延迟线的信号输入值第二采样寄存器输入端；第二采样寄存器输出取反后与第一采样寄存器输出信号输入至与门，根据与门输出确定时钟边沿。
实施例2
在实施例1的基础上，本实施例中第一数字延迟线与第二数字延迟线均由多个延迟单元组成，用于对时钟信号进行延迟处理。
实施例3
在实施例1的基础上，本实施例中第一数字延迟线的延迟大于第二数字延迟线。
实施例4
在实施例1的基础上，本实施例中第一数字延迟线的延迟范围大于待检测的时钟信号周期。
实施例5
在实施例1的基础上，本实施例中第一采样寄存器与第二采样寄存器均通过时钟信号控制。
实施例6
本实施例提出了一种基于实施例1所述的高精度数字检沿电路的时钟周期量化方法，输入时钟信号，通过调节第一数字延迟线的延迟单元数量，使得与门输出为1时，完成时钟边沿检测，第一数字延迟线的延迟即为时钟信号周期。
实施例7
在实施例1的基础上，本实施例中先估算半个时钟周期所等于数字延迟线的延迟单元数量，并从对应数量延迟单元数量开始调节第一数字延迟线，搜索时钟边沿；或，从整个时钟周期所等于数字延迟线的延迟单元数量开始调节，搜索时钟边沿。
通过上述实施例1～实施例7可较好地实现本发明。
需要说明的是，在本发明实施例的描述中，除非另有明确的规定和限定，术语“设置”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接连接，也可以通过中间媒介间接连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义；实施例中的附图用以对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
尽管上面已经示出和描述了本申请的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本申请的限制，本领域的普通技术人员在本申请的范围内可以对上述实施例进行变化、修改、替换和变型。
Claims (7)
1.一种高精度数字检沿电路，其特征在于，包括：第一数字延迟线、第二数字延迟线、第一采样寄存器、第二采样寄存器以及与门；时钟信号分别输入至第一数字延迟线、第一采样寄存器与第二采样寄存器CLK控制端，经第一数字延迟线的时钟信号分别输入至第一采样寄存器输入端和第二数字延迟线，第二数字延迟线的信号输入值第二采样寄存器输入端；第二采样寄存器输出取反后与第一采样寄存器输出信号输入至与门，根据与门输出确定时钟边沿。
2.根据权利要求1所述的高精度数字检沿电路，其特征在于，所述第一数字延迟线与第二数字延迟线均由多个延迟单元组成，用于对时钟信号进行延迟处理。
3.根据权利要求1或2所述的高精度数字检沿电路，其特征在于，所述第一数字延迟线的延迟大于第二数字延迟线。
4.根据权利要求3所述的高精度数字检沿电路，其特征在于，所述第一数字延迟线的延迟范围大于待检测的时钟信号周期。
5.根据权利要求1所述的高精度数字检沿电路，其特征在于，所述第一采样寄存器与第二采样寄存器均通过时钟信号控制。
6.一种基于权利要求1-5任一项所述的高精度数字检沿电路的时钟周期量化方法，其特征在于，输入时钟信号，通过调节第一数字延迟线的延迟单元数量，使得与门输出为1时，完成时钟边沿检测，第一数字延迟线的延迟即为时钟信号周期。
7.根据权利要求6所述的时钟周期量化方法，其特征在于，先估算半个时钟周期所等于数字延迟线的延迟单元数量，并从对应数量延迟单元数量开始调节第一数字延迟线，搜索时钟边沿；或，从整个时钟周期所等于数字延迟线的延迟单元数量开始调节，搜索时钟边沿。
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