CN107731858A - 一种阵列基板、其制作方法及显示面板 - Google Patents
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Abstract
本发明公开了一种阵列基板、其制作方法及显示面板，由于像素电路中包括有硅薄膜晶体管和半导体氧化物薄膜晶体管，像素电路中需要较高载流子迁移率的晶体管设置为硅薄膜晶体管，需要较低载流子迁移率的晶体管可以设置为半导体氧化物薄膜晶体管，与现有相比不需要通过增加晶体管的沟道长度，因此能够在保证在不降低阵列基板分辨率的基础上实现满足像素电路所需的不同性能的薄膜晶体管的要求。并且由于半导体氧化物薄膜晶体管为顶栅结构晶体管，这样第二栅电极层可以对半导体氧化物层起遮光作用，从而改善半导体氧化物薄膜晶体管由于负偏置温度光照应激NBTIS导致的阈值电压偏移。
Description
技术领域
本发明涉及显示技术领域，尤指一种阵列基板、其制作方法及显示面板。
背景技术
在薄膜晶体管显示技术领域，与非晶硅(a-Si)薄膜晶体管相比，多晶硅(P-Si)尤其是低温多晶硅薄膜晶体管(Low Temperature Poly-silicon Thin Film Transistor，LTPS TFT)具有更高的载流子迁移率、更好的液晶特性以及较少的漏电流，已经逐渐取代非晶硅薄膜晶体管，成为薄膜晶体管的主流，而且低温多晶硅薄膜晶体管还能被用于柔性显示器以及有机发光二极管显示器上。
现有显示面板中开关薄膜晶体管(Switching Thin Film Transistor，STFT)和驱动薄膜晶体管(Driving Thin Film Transistor，DTFT)均采用高迁移率的低温多晶硅作为有源层。低温多晶硅薄膜晶体管高的载流子迁移率，能够有效的提高开关薄膜晶体管的开关特性，但是，驱动薄膜晶体管在载流子的迁移率偏大时，不利于显示器进行灰阶显示。
现有技术中，为了保证驱动薄膜晶体管对开启电压值的要求，通常是通过增加晶体管的沟道的长度来实现的，但是沟道长度的增加限制了分辨率的提高。
发明内容
有鉴于此，本发明实施例提供了一种阵列基板、其制作方法及显示面板，保证在不降低阵列基板分辨率的基础上实现满足像素电路所需的不同性能的薄膜晶体管的要求。
本发明实施例提供的一种阵列基板，包括衬底基板、位于所述衬底基板上的像素电路；
所述像素电路中包括至少一个硅薄膜晶体管和至少一个半导体氧化物薄膜晶体管；
所述硅薄膜晶体管包括第一栅电极层、第一源漏电极层和硅沟道层，所述半导体氧化物薄膜晶体管包括第二栅电极层、第二源漏电极层和半导体氧化物层；
所述硅薄膜晶体管和所述半导体氧化物薄膜晶体管均为顶栅结构晶体管。
可选地，在本发明实施例提供的阵列基板中，所述第一栅电极层位于所述硅沟道层的上方，所述第二栅电极层位于所述半导体氧化物层的上方；
所述第一栅电极层与所述半导体氧化物层设置在同一层；
所述第一栅电极层与所述硅沟道层之间还设置有第一绝缘层；
所述第二栅电极层与所述半导体氧化物层之间还设置有第二绝缘层，且所述第二绝缘层覆盖所述第一栅电极层和所述半导体氧化物层。
可选地，在本发明实施例提供的阵列基板中，所述像素电路还包括电容结构；
其中所述第一栅电极层复用为所述电容结构的第一电极；
所述电容结构的第二电极位于所述第二绝缘层上方，且所述第二电极在所述衬底基板的正投影与所述第一电极在所述衬底基板的正投影存在重叠区域。
可选地，在本发明实施例提供的阵列基板中，第一源漏电极层和所述第二源漏电极层设置为同层同材质，且第一源漏电极层和所述第二源漏电极层均位于所述第二栅电极层的上方；
所述第二栅电极层与所述第二源漏电极层之间还设置有层间介质层；
所述第一源漏电极层中的第一源极和第一漏极均通过贯穿所述层间介质层、所述第二绝缘层和所述第一绝缘层的过孔与所述硅沟道层电连接，所述第二源漏电极层中的第二源极和第二漏极均通过贯穿所述层间介质层和所述第二绝缘层的过孔与所述半导体氧化物层电连接。
可选地，在本发明实施例提供的阵列基板中，所述半导体氧化物薄膜晶体管还包括位于所述第一绝缘层与所述第二绝缘层之间且位于所述半导体氧化物层的两侧的欧姆接触层；
所述第二源漏电极层中的第二源极和第二漏极分别通过位于所述半导体氧化物层两侧的所述欧姆接触层与所述半导体氧化物层电连接。
可选地，在本发明实施例提供的阵列基板中，所述欧姆接触层与所述第一栅电极层设置为同层同材质，且所述半导体氧化物层在所述衬底基板的正投影与所述欧姆接触层在所述衬底基板的正投影部分重叠。
可选地，在本发明实施例提供的阵列基板中，所述欧姆接触层由部分所述半导体氧化物层进行掺杂而成。
可选地，在本发明实施例提供的阵列基板中，所述第二电极与所述第二栅电极层设置为同层同材质，或者所述第二电极与所述第一源漏电极层设置为同层同材质。
相应地，本发明实施例还提供了一种显示面板，所述显示面板包括上述任一种阵列基板。
相应地，本发明实施例还提供了一种上述阵列基板的制作方法，包括：
在所述衬底基板上形成所述硅沟道层的图形；
形成覆盖所述硅沟道层的所述第一绝缘层；
在所述第一绝缘层上形成所述半导体氧化物层的图形和所述第一栅电极层的图形；
形覆盖所述半导体氧化物层和所述第一栅电极层的所述第二绝缘层；
在所述第二绝缘层上形成第二栅电极层的图形；
形成覆盖所述第二栅电极层的所述层间介质层；
通过一次构图工艺在所述层间介质层上形成所述第一源漏电极层的图形和所述第二源漏电极层的图形；其中，所述第一源漏电极层中的第一源极和第一漏极均通过贯穿所述层间介质层、所述第一绝缘层和所述第二绝缘层的过孔与所述硅沟道层电连接，所述第二源漏电极层中的第二源极和第二漏极均通过贯穿所述层间介质层和所述第二绝缘层的过孔与所述半导体氧化物层电连接。
可选地，在本发明实施例提供的制作方法中，当所述阵列基板中包括电容结构时，在形成所述第二栅电极层的同时形成所述电容结构的第二电极的图形，或者，在形成所述第一源漏电极层的同时形成所述电容结构的第二电极的图形。
可选地，在本发明实施例提供的制作方法中，当所述半导体氧化物薄膜晶体管还包括欧姆接触层时，在形成所述第一栅电极层的同时形成所述欧姆接触层的图形；或者，
在形成第二栅电极层的图形之后，在形成所述层间介质层之前，以所述第二栅电极层为掩模对所述半导体氧化物层进行掺杂形成所述欧姆接触层。
本发明有益效果如下：
本发明实施例提供的阵列基板、其制作方法及显示面板，由于像素电路中包括有硅薄膜晶体管和半导体氧化物薄膜晶体管，像素电路中需要较高载流子迁移率的晶体管设置为硅薄膜晶体管，需要较低载流子迁移率的晶体管可以设置为半导体氧化物薄膜晶体管，与现有相比不需要通过增加晶体管的沟道长度，因此能够在保证在不降低阵列基板分辨率的基础上实现满足像素电路所需的不同性能的薄膜晶体管的要求。并且由于半导体氧化物薄膜晶体管为顶栅结构晶体管，这样第二栅电极层可以对半导体氧化物层起遮光作用，从而改善半导体氧化物薄膜晶体管由于负偏置温度光照应激NBTIS导致的阈值电压偏移。并且在像素电路中的发光二极管发光时，可以降低由散射、NBTIS、阈值电压偏移等产生的电路噪声。
附图说明
图1为像素电路的结构示意图之一；
图2a为本发明实施例提供的阵列基板的结构示意图之一；
图2b为本发明实施例提供的阵列基板的结构示意图之二；
图2c为本发明实施例提供的阵列基板的结构示意图之三；
图3a为本发明实施例提供的阵列基板的结构示意图之四；
图3b为本发明实施例提供的阵列基板的结构示意图之五；
图4为本发明实施例提供的阵列基板的结构示意图之六；
图5a为像素电路的结构示意图之二；
图5b为像素电路的结构示意图之三；
图6为本发明实施例提供的阵列基板的制作方法的流程图；
图7a至图7i分别为本发明实施例一提供的阵列基板的制作方法在执行各步骤后对应的结构示意图；
图8a和图8b为本发明实施例二提供的阵列基板的制作方法在执行步骤(3)和(4)后对应的结构示意图；
图9a至图9e为本发明实施例三提供的阵列基板的制作方法在执行步骤(3)至(7)后对应的结构示意图。
具体实施方式
在有机电致发光显示面板中，像素电路如图1所示，至少包括1个驱动晶体管T1，一个开关晶体管T2和一个存储电容Cs，当扫描线Scan选择某一行时，扫描线Scan输入低电平信号，开关晶体管T2导通，数据线Vdata的电压写入存储电容Cs；当该行扫描结束后，扫描线Scan1输入的信号变为高电平，开关晶体管T2关断，存储电容Cs存储的电压控制驱动晶体管T1产生电流来驱动OLED像素，保证OLED像素在一帧内持续发光。但是在现有的有机电致发光显示面板中，由于LTPS TFT高的载流子迁移率，能够有效的提高开关晶体管的开关特性，因此像素电路中的所有晶体管均设置为LTPS TFT，但是，驱动晶体管在载流子的迁移率偏大时，不利于显示器进行灰阶显示。
有鉴于此，本发明实施例提供了一种阵列基板、其制作方法及显示面板。
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
附图中各部件的形状和大小不反映真实比例，目的只是示意说明本发明内容。
本发明实施例提供的一种阵列基板，如图2a至图2c所示，包括衬底基板10、位于衬底基板10上的像素电路，像素电路中包括至少一个硅薄膜晶体管11和至少一个半导体氧化物薄膜晶体管12；硅薄膜晶体管11包括第一栅电极层111、第一源漏电极层(112和113)和硅沟道层114，半导体氧化物薄膜晶体管12包括第二栅电极层121、第二源漏电极层(125和126)和半导体氧化物层124；
硅薄膜晶体管11和半导体氧化物薄膜晶体管12均为顶栅结构晶体管。
本发明实施例提供的阵列基板，由于像素电路中包括有硅薄膜晶体管和半导体氧化物薄膜晶体管，像素电路中需要较高载流子迁移率的晶体管设置为硅薄膜晶体管，需要较低载流子迁移率的晶体管可以设置为半导体氧化物薄膜晶体管，与现有相比不需要通过增加晶体管的沟道长度，因此能够在保证在不降低阵列基板分辨率的基础上实现满足像素电路所需的不同性能的薄膜晶体管的要求。并且在该阵列基板中，由于半导体氧化物薄膜晶体管为顶栅结构晶体管，即第二栅电极层位于半导体氧化物层的上方。这样第二栅电极层可以对半导体氧化物层起遮光作用，从而改善半导体氧化物薄膜晶体管由于负偏置温度光照应激(Negative Bais Temperature Illumination Stress，NBTIS)导致的阈值电压偏移。并且顶栅结构的半导体氧化物薄膜晶体管，在像素电路中的发光二极管发光时，可以降低由散射、NBTIS、阈值电压偏移等产生的电路噪声。
具体地，在本发明实施例提供的阵列基板中，硅沟道层可以是采用低温方向沉积形成的多晶硅，也称为低温多晶硅。半导体氧化物层可以是氧化铟镓锌(IGZO)等的半导体氧化物，且一般为n型沟道设计，在此不作限定。
具体地，硅薄膜晶体管的切换速度快，具有良好的驱动电流，因此一般将像素电路中的开关晶体管设置为硅薄膜晶体管。而半导体氧化物薄膜晶体管的漏电流低，均匀性好。因此一般将像素电路中的驱动晶体管设置为半导体氧化物薄膜晶体管。
需要说明的是，在本发明实施例提供的阵列基板中，顶栅结构晶体管是指晶体管中栅电极层位于沟道层的上方。
可选地，在本发明实施例提供的阵列基板中，如图2a至图2c所示，第一栅电极层111位于硅沟道层114的上方，第二栅电极层121位于半导体氧化物层124的上方；
第一栅电极层111与半导体氧化物层124设置在同一层；
第一栅电极层111与硅沟道层114之间还设置有第一绝缘层16；
第二栅电极层121与半导体氧化物层124之间还设置有第二绝缘层14，且第二绝缘层14覆盖第一栅电极层111和半导体氧化物层124。
本发明实施例提供的上述阵列基板，由于半导体氧化物薄膜晶体管为顶栅结构晶体管，在应用时层间介质层的结构无需任何改变，可以将可能减小硅薄膜晶体管的器件变化。
可选地，在本发明实施例提供的阵列基板中，如图3a和图3b所示，像素电路还包括电容结构13；
其中第一栅电极层111复用为电容结构13的第一电极；
电容结构13的第二电极131位于第一绝缘层16上方，且第二电极131在衬底基板10的正投影与第一电极(即第一栅电极层111)在衬底基板10的正投影存在重叠区域。利用第一栅电极层复用为电容结构的第一电极，可以减少制作工艺，从而降低成本。
可选地，在本发明实施例提供的阵列基板中，如图2a至图2c所示，第一源漏电极层(112和113)和第二源漏电极层(125和126)设置为同层同材质，且第一源漏电极层(112和113)和第二源漏电极层(125和126)均位于第二栅电极层121的上方；
第二栅电极层121与第二源漏电极层(125和126)之间还设置有层间介质层15；
第一源漏电极层(112和113)中的第一源极112和第一漏极113均通过贯穿层间介质层15、第二绝缘层14和第一绝缘层16和的过孔与硅沟道层114电连接，第二源漏电极层(125和126)中的第二源极125和第二漏极126均通过贯穿层间介质层15和第二绝缘层14的过孔与半导体氧化物层124电连接。
具体地，本发明实施例提供的阵列基板将第一源漏电极层(112和113)和第二源漏电极层(125和126)同层设置，可以降少工艺步骤，从而降低成本。
可选地，在本发明实施例提供的阵列基板中，如图2a至图2c所示，半导体氧化物薄膜晶体管12还包括位于第一绝缘层16与第二绝缘层14之间且位于半导体氧化物层124的两侧的欧姆接触层122；
第二源漏电极层(125和126)中的第二源极125和第二漏极126分别通过位于半导体氧化物层124两侧的欧姆接触层122与半导体氧化物层124电连接。
具体地，如图2a至图2c所示，第二源漏电极层(125和126)中的第二源极125和第二漏极126分别通过贯穿层间介质层15和第二绝缘层14的过孔与欧姆接触层122实现电连接，欧姆接触层122与半导体氧化物层124直接接触实现电连接。
可选地，在本发明实施例提供的阵列基板中，如图2a和图2b所示，欧姆接触层122与第一栅电极层111设置为同层同材质，且半导体氧化物层124在衬底基板10的正投影与欧姆接触层122在衬底基板10的正投影部分重叠。
具体地，如图2a所示，欧姆接触层122可以位于半导体氧化物层124的上方，即形成欧姆接触层122后再形成半导体氧化物层124。
或者，如图2b所示，半导体氧化物层124也可以位于的欧姆接触层122上方，即形成半导体氧化物层124后再形成欧姆接触层122，这样可以避免形成欧姆接触层122时对半导体氧化物层124造成不好的影响。
可选地，在本发明实施例提供的阵列基板中，如图2c所示，欧姆接触层122由部分半导体氧化物层124进行掺杂而成。这样，在形成欧姆接触层122时，以第二栅电极121位掩模，对半导体氧化物层124进行n+掺杂，从而在半导体氧化物层124两侧掺杂的区域形成欧姆接触层122，可以确保设计边缘。(design margin)。
可选地，在本发明实施例提供的阵列基板中，如图3a所示，第二电极131与第二栅电极层121同层设置，这样可以避免增加制作电容结构的构图工艺，从而节约成本。并且利用第二绝缘层14既用作半导体氧化物薄膜晶体管12的栅极绝缘层，又用作电容结构13两个电极之间的介电层，可以使第二绝缘层14的厚度相对较薄，有利于器件特性的改善。
或者，可选地，在本发明实施例提供的阵列基板中，如图3b所示，第二电极131与第一源漏电极层同层(112和113)设置。这样同样可以避免增加制作电容结构的构图工艺，从而节约成本。
可选地，在本发明实施例提供的阵列基板中，如图4所示，还包括覆盖第一源漏电极层(112和113)和第二源漏电极层(125和126)的平坦化层17。
具体地，本发明实施例提供的阵列基板中的像素电路，可以是图1所示的2T1C结构，还可以是如图5a所示具有外部补偿功能的3T1C的结构，当然也还可以是具有内部补偿功能的结构，例如图5b所示的4T1C结构，在此不作限定。只要是需要设置硅薄膜晶体管和半导体氧化物薄膜晶体管的像素电路均属于本发明的保护范围。
基于同一发明构思，本发明实施例还提供了一种显示面板，包括本发明实施例提供的上述任一种阵列基板。由于该显示面板解决问题的原理与前述一种阵列基板相似，因此该显示面板的实施可以参见前述阵列基板的实施，重复之处不再赘述。
基于同一发明构思，本发明实施例还提供了一种上述阵列基板的制作方法，如图6所示，包括：
S601、在衬底基板上形成硅沟道层的图形；
S602、形成覆盖硅沟道层的第一绝缘层；
S603、在第一绝缘层上形成半导体氧化物层的图形和第一栅电极层的图形；
S604、形覆盖半导体氧化物层和第一栅电极层的第二绝缘层；
S605、在第二绝缘层上形成第二栅电极层的图形；
S606、形成覆盖第二栅电极层的层间介质层；
S607、通过一次构图工艺在层间介质层上形成第一源漏电极层的图形和第二源漏电极层的图形。其中，第一源漏电极层中的第一源极和第一漏极均通过贯穿层间介质层、第一绝缘层和第二绝缘层的过孔与硅沟道层电连接，第二源漏电极层中的第二源极和第二漏极均通过贯穿层间介质层和第二绝缘层的过孔与半导体氧化物层电连接。
具体地，在本发明实施例提供的上述制作方法中，步骤S603中，可以先形成半导体氧化物层的图形后，再在第一绝缘层上形成第一栅电极层的图形；当然也可以先在第一绝缘层上形成第一栅电极层的图形后，再形成半导体氧化物层的图形，在此不作限定。
可选地，在本发明实施例提供的上述制作方法中，先在第一绝缘层上形成第一栅电极层的图形后，再形成半导体氧化物层的图形，这样可以避免在刻蚀第一栅电极层的图形时对半导体氧化物层造成影响。
具体地，在本发明实施例提供的上述制作方法中，当阵列基板中包括电容结构时，在形成第二栅电极层的同时形成电容结构的第二电极的图形，即第二电极与第二栅电极层通过一次构图工艺形成。
或者，在形成第一源漏电极层的同时形成电容结构的第二电极的图形。即第二电极与第一源漏电极层通过一次构图工艺形成。
具体地，在本发明实施例提供的上述制作方法中，当半导体氧化物薄膜晶体管还包括欧姆接触层时，在形成第一栅电极层的同时形成欧姆接触层的图形；
可选地，在本发明实施例提供的制作方法中，先通过一次构图工艺在第一绝缘层上形成第一栅电极层的图形和欧姆接触层的图形后，再形成半导体氧化物层的图形，这样避免在形成第一栅电极层的图形和欧姆接触层的图形时采用的刻蚀工艺影响半导体氧化物层的性能。
或者，具体地，在本发明实施例提供的上述制作方法中，当半导体氧化物薄膜晶体管还包括欧姆接触层时，在形成第二栅电极层的图形之后，在形成层间介质层之前，以第二栅电极层为掩模对半导体氧化物层进行掺杂形成欧姆接触层。
需要说明的是，在本发明实施例提供的上述阵列基板的制作方法中，构图工艺可只包括光刻工艺，或，可以包括光刻工艺以及刻蚀步骤，同时还可以包括打印、喷墨等其他用于形成预定图形的工艺；光刻工艺是指包括成膜、曝光、显影等工艺过程的利用光刻胶、掩模板、曝光机等形成图形的工艺。在具体实施时，可根据本发明中所形成的结构选择相应的构图工艺。
下面通过三个具体的实施例说明本发明实施例提供的制作方法。
实施例一、
(1)在衬底基板10上形成硅沟道层114的图形，如图7a所示。
(2)形成覆盖硅沟道层114的第一绝缘层16，如图7b所示。
(3)通过一次构图工艺在第一绝缘层16上形成第一栅电极层111的图形和欧姆接触层122的图形，如图7c所示。
(4)形成半导体氧化物层124的图形，如图7d所示。
(5)形覆盖半导体氧化物层124和第一栅电极层111的第二绝缘层14，如图7e所示。
(6)通过一次构图工艺在第二绝缘层14上形成第二栅电极层121的图形和电容结构的第二电极131的图形，如图7f所示。
(7)形成覆盖第二栅电极层121和第二电极131的层间介质层15，如图7g所示。
(8)通过一次构图工艺在层间介质层15上形成第一源漏电极层(112和113)的图形和第二源漏电极层(125和126)的图形，其中，第一源极112通过贯穿层间介质层15、第二绝缘层14和第一绝缘层16的过孔与硅沟道层114连接，第一漏极113均通过贯穿层间介质层15、第二绝缘层14和第一绝缘层16的过孔与硅沟道层114连接，第二源极125通过贯穿层间介质层15和第二绝缘层14的过孔与欧姆接触层122连接，第二漏极126通过贯穿层间介质层15和第二绝缘层14的过孔与欧姆接触层122连接，如图7h所示。
(9)形成覆盖第一源漏电极层(112和113)和第二源漏电极层(125和126)的平坦化层17，如图7i所示。
实施例二、
步骤(1)、(2)、(5)-(9)与实施例一的(1)、(2)、(5)-(9)相同，在此不作详述。
(3)在第一绝缘层16上形成半导体氧化物层124的图形，如图8a所示。
(4)通过一次构图工艺在第一绝缘层16上形成第一栅电极层111的图形和欧姆接触层122的图形，如图8b所示。
实施例三、
步骤(1)和(2)与实施例一的(1)和(2)相同，在此不作详述。
(3)在第一绝缘层16上形成第一栅电极层111的图形，如图9a所示。
(4)形成半导体氧化物层124的图形，如图9b所示。
(5)形覆盖半导体氧化物层124和第一栅电极层111的第二绝缘层14，如图9c所示。
(6)通过一次构图工艺在第二绝缘层14上形成第二栅电极层121的图形和电容结构的第二电极131的图形，如图9d所示。
(7)以第二栅电极层121为掩模对半导体氧化物层124的两侧进行掺杂形成欧姆接触层122，如图9e所示。
之后的步骤与实施例一中的步骤(7)-(9)相同，在此不作详述。
上述三个实施例形成的阵列基板，衬底基板上包括硅薄膜晶体管和半导体氧化物薄膜晶体管以及电容结构，可以尽可能的减少构图工艺。
本发明实施例提供的阵列基板、其制作方法及显示面板，由于像素电路中包括有硅薄膜晶体管和半导体氧化物薄膜晶体管，像素电路中需要较高载流子迁移率的晶体管设置为硅薄膜晶体管，需要较低载流子迁移率的晶体管可以设置为半导体氧化物薄膜晶体管，与现有相比不需要通过增加晶体管的沟道长度，因此能够在保证在不降低阵列基板分辨率的基础上实现满足像素电路所需的不同性能的薄膜晶体管的要求。并且由于半导体氧化物薄膜晶体管为顶栅结构晶体管，这样第二栅电极层可以对半导体氧化物层起遮光作用，从而改善半导体氧化物薄膜晶体管由于负偏置温度光照应激NBTIS导致的阈值电压偏移。并且在像素电路中的发光二极管发光时，可以降低由散射、NBTIS、阈值电压偏移等产生的电路噪声。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (12)
1.一种阵列基板，包括衬底基板、位于所述衬底基板上的像素电路，其特征在于：
所述像素电路中包括至少一个硅薄膜晶体管和至少一个半导体氧化物薄膜晶体管；
所述硅薄膜晶体管包括第一栅电极层、第一源漏电极层和硅沟道层，所述半导体氧化物薄膜晶体管包括第二栅电极层、第二源漏电极层和半导体氧化物层；
所述硅薄膜晶体管和所述半导体氧化物薄膜晶体管均为顶栅结构晶体管。
2.如权利要求1所述的阵列基板，其特征在于，所述第一栅电极层位于所述硅沟道层的上方，所述第二栅电极层位于所述半导体氧化物层的上方；
所述第一栅电极层与所述半导体氧化物层设置在同一层；
所述第一栅电极层与所述硅沟道层之间还设置有第一绝缘层；
所述第二栅电极层与所述半导体氧化物层之间还设置有第二绝缘层，且所述第二绝缘层覆盖所述第一栅电极层和所述半导体氧化物层。
3.如权利要求2所述的阵列基板，其特征在于，所述像素电路还包括电容结构；
其中所述第一栅电极层复用为所述电容结构的第一电极；
所述电容结构的第二电极位于所述第二绝缘层上方，且所述第二电极在所述衬底基板的正投影与所述第一电极在所述衬底基板的正投影存在重叠区域。
4.如权利要求3所述的阵列基板，其特征在于，第一源漏电极层和所述第二源漏电极层设置为同层同材质，且第一源漏电极层和所述第二源漏电极层均位于所述第二栅电极层的上方；
所述第二栅电极层与所述第二源漏电极层之间还设置有层间介质层；
所述第一源漏电极层中的第一源极和第一漏极均通过贯穿所述层间介质层、所述第二绝缘层和所述第一绝缘层的过孔与所述硅沟道层电连接，所述第二源漏电极层中的第二源极和第二漏极均通过贯穿所述层间介质层和所述第二绝缘层的过孔与所述半导体氧化物层电连接。
5.如权利要求4所述的阵列基板，其特征在于，所述半导体氧化物薄膜晶体管还包括位于所述第一绝缘层与所述第二绝缘层之间且位于所述半导体氧化物层的两侧的欧姆接触层；
所述第二源漏电极层中的第二源极和第二漏极分别通过位于所述半导体氧化物层两侧的所述欧姆接触层与所述半导体氧化物层电连接。
6.如权利要求5所述的阵列基板，其特征在于，所述欧姆接触层与所述第一栅电极层设置为同层同材质，且所述半导体氧化物层在所述衬底基板的正投影与所述欧姆接触层在所述衬底基板的正投影部分重叠。
7.如权利要求5所述的阵列基板，其特征在于，所述欧姆接触层由部分所述半导体氧化物层进行掺杂而成。
8.如权利要求4-7任一项所述的阵列基板，其特征在于，所述第二电极与所述第二栅电极层设置为同层同材质，或者所述第二电极与所述第一源漏电极层设置为同层同材质。
9.一种显示面板，其特征在于，所述显示面板包括如权利要求1-8任一项所述的阵列基板。
10.一种如权利要求1-8任一项所述的阵列基板的制作方法，其特征在于，包括：
在所述衬底基板上形成所述硅沟道层的图形；
形成覆盖所述硅沟道层的所述第一绝缘层；
在所述第一绝缘层上形成所述半导体氧化物层的图形和所述第一栅电极层的图形；
形覆盖所述半导体氧化物层和所述第一栅电极层的所述第二绝缘层；
在所述第二绝缘层上形成第二栅电极层的图形；
形成覆盖所述第二栅电极层的所述层间介质层；
通过一次构图工艺在所述层间介质层上形成所述第一源漏电极层的图形和所述第二源漏电极层的图形；其中，所述第一源漏电极层中的第一源极和第一漏极均通过贯穿所述层间介质层、所述第一绝缘层和所述第二绝缘层的过孔与所述硅沟道层电连接，所述第二源漏电极层中的第二源极和第二漏极均通过贯穿所述层间介质层和所述第二绝缘层的过孔与所述半导体氧化物层电连接。
11.如权利要求10所述的制作方法，其特征在于，当所述阵列基板中包括电容结构时，在形成所述第二栅电极层的同时形成所述电容结构的第二电极的图形，或者，在形成所述第一源漏电极层的同时形成所述电容结构的第二电极的图形。
12.如权利要求10所述的制作方法，其特征在于，当所述半导体氧化物薄膜晶体管还包括欧姆接触层时，在形成所述第一栅电极层的同时形成所述欧姆接触层的图形；或者，
在形成第二栅电极层的图形之后，在形成所述层间介质层之前，以所述第二栅电极层为掩模对所述半导体氧化物层进行掺杂形成所述欧姆接触层。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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